JPS63177392A

JPS63177392A - 半導体記憶装置

Info

Publication number: JPS63177392A
Application number: JP62009281A
Authority: JP
Inventors: Masayuki Hayakawa; 誠幸早川; Mitsuo Isobe; 磯部　満郎; Takayuki Otani; 大谷　孝之
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-01-19
Filing date: 1987-01-19
Publication date: 1988-07-21
Also published as: US4882708A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的〕（産業上の利用分野）この発明は、ランダムアクセスメモリに係わるもので、
特に、複数のメモリセルに同時に所定のデータを書き込
むための制御手段を備えた半導体記憶装置に関する。

（従来の技術）従来、スタティック型のランダムアクセスメモリ（以下
、ＳＲＡＭと略記する）は、例えば第７図に示すように
構成されている。第７図において、１１はアドレス信号
Ａｄｄが入力されるアドレス入力端子、１２はこのアド
レス入力端子１１から入力されたアドレス信号Ａｄｄが
導かれるアドレス入力回路、１３は上記アドレス入力回
路１２から導かれる行アドレス信号をデコードするデコ
ーダ、１４は上記行デコーダ１３の出力により選択的に
駆動されるワード線、１５１゜１５２は上記ワード線１
４と交差するように配設されるビット線対、１６は上記
ビット線対１５１　、１５２とプリチャージ電源ＶｐＣ
（Ｖｏｏ）端子１７との間に配置されるプリチャージ回
路、１８は上記ビット線対１５１　、１５２に同一列の
ものが複数個ずつ接続されると共に、上記ワード線１４
に同一行のものが複数個ずつ接続されるスタティック型
のメモリセル、１９は上記各ビット線対１５工。

１５２に１個ずつ接続されるセンスアンプ、２０は上記
各ビット線対１５１　、１５２に１個ずつ接続される書
き込み回路、２１は書き込み信号端子２２からの周き込
み信号ＷＳに基づいて上記８書き込み回路２０の書き込
み動作を制御するための書き込み制御回路、２３は上記
アドレス入力回路１２から導かれる列アドレス信号をデ
コードして上記各ビット線対１５１　、１５２を選択的
に駆動する列デコーダ、２４は上記書き込み回路２０お
よび各ビット線対１５１゜１５２と外部との間でデータ
入出力端子２５を介してデータＤの入出力を行なうため
のデータ入出力回路である。

前記プリチャージ回路１６．メモリセル１８、および書
き込み回路２０はそれぞれ、例えば第８図に示すように
構成されている。すなわち、プリチャージ回路１６は、
Ｐチャネル型のＭＯＳ−ＦＥＴ　（絶縁ゲート型電界効
果トランジスタ）Ｑｌ、Ｑ２から成り、これらトランジ
スタＱｌ　、Ｑ２の各ソースはプリチャージ電源ＶｐＣ
端子１７に、各ドレインはそれぞれ上記ビット線対１５
１　、１５２に、各ゲートは接地点にそれぞれ接続され
ている。そして、上記トランジスタＱｌ　、Ｑ２は、読
み出し動作時に端子１７の電位Ｖｐｃを上記ビット線対
１５１　、１５２に伝えるようになっている。

また、上記メモリセル１８は、駆動用および転送用のＮ
チャネル型ＭＯ８−ＦＥＴ　　Ｑ３〜Ｑ６と高抵抗負荷
Ｒ１，Ｒ２とから成り、上記転送用トランジスタＱｓ　
、Ｑｓは各一端がそれぞれビット線対１５．　、１５２
に接続されるとともに、ゲートがそれぞれ上記ワード線
１４に接続される。上記駆動用トランジスタＱ３　、Ｑ
４はそれぞれのソースが接地されており、互いのゲート
、ドレイン相互が交差接続されるとともに、各ドレイン
が上記転送用トランジスタＱｓ　、Ｑｓの他端にそれぞ
れ接続される。上記各高抵抗負荷Ｒ１、Ｒ２は、上記駆
動用トランジスタＱ３　、Ｑ４のドレインとｌｉｔ！Ｖ
ｏｏ間に接続される。そして、上記駆動用トランジスタ
Ｑ３　、Ｑ４と高抵抗負荷Ｒｔ　、Ｒ２とによってフリ
ップフロップが構成され、上記ビット線対１５１．１５
２から転送用トランジスタＱｓ　。

Ｑｓを介して供給されたデータを記憶するようになって
いる。

一方、上記書き込み回路２０は、Ｎチャネル型の列選択
ＭＯ８−ＦＥＴ　　Ｑｙ　、Ｑａから成り、これらトラ
ンジスタＱ７　、Ｑａのソースはそれぞれ上記ビット線
対１５１　、１５２に、各ドレインは書き込み制御線２
６１　、２６２を介して上記書き込み制御回路２１にそ
れぞれ接続され、ゲートには上記列デコーダ２３のデコ
ード出力が供給される。

上記行デコーダ１３における１行分のデコーダ、および
上記列デコーダ２３における１列分（１１１のビット線
対１５．　、１５２の分）のデコーダはそれぞれ、例え
ば第９図に示すように構成されている。

すなわち、アドレス信号Ａｄｄをナントゲート２７で受
け、このナントゲート２７の出力をインバータ２８で反
転してデコード出力線（ワード線あるいは列選択線）２
９に出力するものである。

次に、前記第７図に示したＳＲＡＭの動作を説明する。

読み出し動作の場合には、まずアドレス信号Ａｄｄがア
ドレス入力端子１１からアドレス入力回路１２に供給さ
れる。このアドレス入力回路１２から出力される行アド
レス信号は行デコーダ１３に、列アドレス信号は列デコ
ーダ２３にそれぞれ供給される。上記行デコーダ１３の
デコード出力に基づいて特定のワードＩ！１４が選択さ
れ、このワード線１４に接続された同一行のメモリセル
１８．１８．・・・が選択される。これら選択されたメ
モリセル１８．１８゜・・・から読み出された記憶デー
タに基づいて各ビット線対１５１　、１５２間に電位差
が生じ、これらビット線対１５１　、１５２間の電位差
が各センスアンプ１９゜１９、・・・によって増幅され
る。そして、前記列デコーダ２３によって選択された列
の記憶データＤがデータ入出力回路２４を介してデータ
入出力端子２５から導出される。この読み出し動作時に
は、書き込み信号端子２２は読み出しモードのレベルと
なっており、書き込み制卸回路２１の出力で皇き込み回
路２０、２０．・・・を非動作状態に設定している。

一方、書き込み動作は、特定のワード線１４が選択され
るまでは前述した読み出し動作と同じである。書き込み
信号端子２２は書き込みモードのレベルになっており、
書き込み制御回路２１の出力により書き込み回路２０が
農き込み動作可能となるように制御される。そして、デ
ータ入出力端子２５に供給されたデータＤがデータ入出
力回路２４、列デコーダ２３のデコード出力により選択
された列のビット線対１５１　、１５２をそれぞれ介し
て、このビット線対１５１　、１５２に接続されるメモ
リセル１８に書き込まれる。

第１０図は、従来のダイナミック型のランダムアクセス
メモリ（以下、ＤＲＡＭと略記する）の構成例を示して
いる。第１０図において前記第７図と同一構成部分には
同じ符号を付しており、ＳＲＡＭと異なるのはダイナミ
ック型のメモリセル３０の接続と、書き込み回路２０と
プリチャージ回路１６との間にプリチャージ回路制御信
＠線３１が存在することである。上記プリチャージ回路
１６、メモリセル３０、および書き込み回路２０はそれ
ぞれ第１１図に示すように構成されている。プリチャー
ジ回路１６は、Ｐチャネル型のＭＯＳ−ＦＥＴＱ９　、
Ｑｔ　Ｏから成り、これらトランジスタＱ９　。

ＱＩＯのソースはそれぞれプリチャージ電ｍ　ｖ　ｐｃ
端子１７に、各ドレインは上記ビット線対１５１゜１５
２にそれぞれ接続される。またこれらトランジスタＱｓ
　、Ｑｌ　ａのゲートには書き込み制御回路２１の出力
が上記プリチャージ回路制御信号線３１を介して供給さ
れる。

また、上記メモリセル３０は、転送用のＮチャネル型Ｍ
Ｏ８−ＦＥＴ　　Ｑｌ　ｔとキャパシタＣとから成り、
上記転送用トランジスタＱｒｔは一端がビット線１５１
（あるいはビット線１５２）に接続されるとともに、ゲ
ートが上記ワード＄９１４に接続される。上記キャパシ
タＣは、転送用トランジスタＱ！ｔの他端と接地点間に
接続される。そして、ビットｌ１１５ｔ　　（あるいは
ビット線１５２）から転送用トランジスタＱｌｌを介し
て供給されたデータＤをキャパシタＣに蓄積された電荷
の有無として記憶するようになっている。

一方、上記書き込み回路２０は、前記ＳＲＡＭと同じ構
成になっている。また、前記行デコーダ１３における１
行分のデコーダ、および前記列デコーダ２３における１
列分（１組のビット線対１５１゜１５２の分）のデコー
ダもそれぞれ前記第９図に示したように構成されている
。

上記ＤＲＡＭの書き込み動作について説明すると、まず
書き込みの前に上記書き込み制御回路２１の出力信号に
よって上記プリチャージ回路１６のトランジスタＱｓ　
、Ｑｌ　ｏをオン状態に設定することにより、ビット線
対１５１　、１５２をＶ、。／２のレベルにプリチャー
ジする。その後の動作は上記ＳＲＡＭと同じである。

ところで、上述した従来の半導体記！装置においては、
任意の１個の指定アドレスに対応するメモリセルに対す
る読み出し／書き込み動作は可能であるが、全メモリセ
ルにある決まった同一のデータを書き込む場合（例えば
全てのメモリセルのデータを“ＯＩＩとするメモリクリ
ア動作）には、指定アドレスを順次変えて全てのメモリ
セルを順次アクセスして書き込みを行なう必要がある。

このため、例えば６４にビットの半導体記憶装置では、
２１　”　−６５５３６回のアドレス入力およびデータ
の書き込み動作が必要である。従って、この動作期間中
は半導体記憶装置を通常通りに使用することができない
ので、この半導体記憶装置を使用したシステム、例えば
マイクロコンピュータを用いた画像データ処理システム
の効率が低下する欠点がある。

（発明が解決しようとする問題点）上述したように、従来の半導体記憶装置では、アドレス
の選択が１個のメモリセルずつしかできないため、全て
のメモリセルに同一のデータを書き込む場合に長い時間
が必要となる欠点があった。

従って、この発明は上記の欠点を除去するためのもので
、一度に全てのメモリセルに同一のデータを言き込むこ
とができる半導体記憶装置を提供することを目的として
いる。

［発明の構成］（問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、ビット
線と所定の電位を供給する電位供給源との間にメモリク
リア信号で非導通状態に設定される負荷手段を設けると
ともに、前記メモリクリア信号の供給時にデコーダを制
御して全てのワード線を選択状態に設定する制御手段と
設け、メモリクリア信号の供給時に書き込み回路によっ
て全てのメモリセルに一度に同一データを書き込むよう
にしている。

（実施例）以下、この発明の一実施例について図面を参照して説明
する。第１図はＳＲＡＭを示すもので、第１図において
前記第７図と同一構成部分には同じ符号を付してその詳
細な説明は省略する。すなわち、メモリクリア信号ＭＣ
が供給されるメモリクリア端子３２を設けたもので、こ
のメモリクリア端子３２には、行デコーダ１３．プリチ
ャージ回路１６゜書き込み制御回路２１、および列デコ
ーダ２３が接続される。そして、上記メモリクリア信号
ＭＣの供給により上記行デコーダ１３によって全てのワ
ード線１４を同時に選択するとともに、上記プリチャー
ジ回路１６によりビット線対１５．　、１５２とプリチ
ャージ電源Ｖｐｃ端子１７間を遮断状態に設定する。そ
して、この状態で各書き込み回路２０．２０．・・・に
より所定のデータを各メモリセル１８．１８．・・・に
一度に古き込む。

第２図は、前記第１図の回路における行デコーダ１３の
構成例を示している。すなわち、前記第９因に示したナ
ントゲート２７を二つのナントゲート２７、　、２７２
に分割し、これらのナントゲート２７１゜２７２の出力
端にノアゲート３３を設け、ナントゲート２７２の出力
端と接地点間にメモリクリア信号ＭＣで導通制御される
Ｎチャネル型のクリア用ＭＯ８−ＦＥＴ　　Ｑ１２を設
けたものである。上記のような構成において、メモリク
リア信号ＭＣが“０′°レベルの場合には、行デコーダ
１３は前記第７図に示したデコーダと同じ動作を行なう
。これに対し、メモリクリア信号ＭＣが″１″レベルと
なると、クリア用トランジスタＱ１２がオン状態となる
ので、アンドゲート２７２の出力がいがなるレベルであ
ってもその出力は“Ｏ１１レベルとなり、ノアゲート３
３の出力は行アドレス信号Ａ　ｄｄｌが全て“１′ルベ
ルになった時のみ選択レベルとなる。このため、この時
に選ばれたワード線１４に接続された全てのメモリセル
１８．１８．・・・が選択状態となる。

前記プリチャージ回路１６は、例えば第３図に示すよう
に構成されている。すなわち、前記第８図におけるトラ
ンジスタＧｈ　、Ｑ２のゲートを接地する代わりに、メ
モリクリア端子３２に接続し、メモリクリア信号ＭＣで
導通制御するようにしている。従って、メモリクリア信
号ＭＣが“Ｏ″レベル時はトランジスタＱ１．Ｑ２がオ
ン状態となってプリチャージ回路１６は従来と同じ動作
を行ない、“′１″レベルの時はトランジスタＱ１．Ｑ
２がオフ状態となってビット線対１５１　、１５２とプ
リチャージ電源ＶｐＣ端子１７との間を遮断状態に設定
する。

第４図は、前記第１図の回路における書き込み制御回路
２１の構成例を示している。この回路２１は、前記書き
込み回路２０におけるトランジスタＱ７　。

ＱＢの一端に出力端が接続されるインバータ３３゜３４
と、３つのノアゲート３５．３６．３７とから成る。

上記ノアゲート３５の一方の入力端にはデータＤが供給
され、他方の入力端には上記ノアゲート３７の出力が供
給され、その出力が上記インバータ３３およびノアゲー
ト３６の一方の入力端に供給される。

また、上記ノアゲート３６の他方の入力端には上記ノア
ゲート３７の出力が供給され、その出力が上記インバー
タ３４に供給される。そして、上記ノアゲート３７の一
方の入力端には書き込み制御信号ＷＳが、他方の入力端
にはメモリクリア信号ＭＣがそれぞれ供給されるように
して成る。

上記のような構成において、メモリクリア信号ＭＣが゛
０″レベルの場合には、書き込み制御信号ＷＳにより書
き込み／読み出しが制御される。

書き込み時にはこの書き込み制御信号ＷＳが“１′ルベ
ルとなり、データＤがインバータ３３．３４の出力端か
らトランジスタＱ７　、　Ｑｅ　、ビット線対１５１　
、１５２を介してメモリセル１８に古き込まれる。

一方、読み出し時には書き込み制御信号ＷＳが“０”レ
ベルとなり、インバータ３３．３４の出力はデータＤに
拘らず１”レベルとなる。従って、メモリセルにはデー
タは書き込まれない。また、メモリクリア信号ＭＣが“
１”レベルとなると、書き込み制御信号ＷＳのレベルに
拘らず入力データＤがビット線対１５．　、１５２に伝
達され、このデータＤがメモリセル１８に書き込まれる
。この際、全てのワード線１４およびカラムデコード線
が選択されているので、全てのメモリセル１８．１８．
・・・にデータＤｆｆｉ！き込まれる。この時、データ
Ｄは１１０　＄１であっても１′′であってもこれと同
じデータＤが全てのメモリセル１８．１８．・・・に書
き込まれる。

次に、前記第１図の回路の動作を説明する。メモリクリ
ア端子３２に供給されるメモリクリア信号ＭＣが゛′Ｏ
パレベルの時は、前述した第７図のＳＲＡＭと全（同じ
動作となる。これに対し、メモリクリア信号ＭＣが゛１
″レベルとなると、全てのメモリセル１８．１８・・・
が選択され、書き込み回路２０．２０．・・・により一
度にデータが書き込まれる。

このため、従来のように指定アドレスを順次変えて全て
のメモリセルに順次データを書き込む動作が不要であり
、短時間にメモリクリアができる。

従って、この半導体記憶装置を用いたシステム、例えば
マイクロコンピュータを用いた画像データ処理システム
ではメモリの利用効率を著しく高めることができる。し
かも、各ビット線対１５１゜１５２とプリチャージ電源
ＶｐＣ端子１７間がプリチャージ回路を構成するトラン
ジスタＱ１．Ｑ２のオフ状態により分離されるので、前
記第９図の回路のようにプリチャージ電源Ｖｐｃ端子１
７からトランジスタＱ１．Ｑ２　、ビット線対１５１　
、１５２　、および列選択用トランジスタＱ７　、Ｑｓ
を介して接地点に流れる′！！ｉ流がなくなり、全ての
メモリセル１８゜１８、・・・に一度にデータを書き込
んでも消費電力が少ない。

なお、上記実施例では、メモリセルとしてエンハンスメ
ント型のトランジスタと高抵抗負荷を用いたＥ／Ｒ型の
ものを例に取って説明したが、Ｅ／Ｅ型、Ｅ／Ｄ型、お
よびＣＭｏ５型等の他の構成であっても同様な効果が得
られるのは勿論である。

第５図は、この発明の他の実施例を示すもので、前記第
１図における一点鎖線で囲んだ回路部３８を一つのブロ
ックとし、このブロックを複数個設けたものである。こ
のような構成によれば、各ブロック３８１〜３８ｎ毎に
データ入力部（データ入出力端子２５１〜２５ｒＬ）を
有しているので、各ブロック３８１〜３ａｎ毎のメモリ
セルにそれぞれ任意のデータＤ１〜Ｄｎを一度に書き込
むことができる。

なお、上記各実施例では、ＳＲＡＭについて説明したが
、ＤＲＡＭに適用する場合には第６図に示すように構成
すれば良い。第６図において前記第１図および第１０図
と同一構成部分には同じ符号を付してその詳細な説明は
省略する。第６図の回路で前記第１図の回路と異なるの
は、メモリクリア信号ＭＣでプリチャージ回路１６を制
卸せず、書き込み制御回路２１の出力で制御する点のみ
である。上記プリチャージ回路１６、メモリセル３０、
および書き込み回路２０はそれぞれ、前記第１１図と同
じ構成である。

このような構成においても基本的には前記第１図の回路
と同じ動作を行ない、同じ効果が得られる。また、この
第６図の回路を前記第５図の回路と同様に構成しても良
いのは勿論である。

［発明の効果］以上説明したようにこの発明によれば、一度に全てのメ
モリセルに同一のデータを書き込むことができる半導体
記憶装置が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体記憶装置の
構成を示すブロック図、第２図は上記第１図の回路にお
ける行アドレスデコーダの構成例を示す図、第３図は上
記第１図の回路におけるプリチャージ回路の構成例を示
す図、第４図は上記第１図の回路における書き込み制御
回路の構成例を示す図、第５図および第６図はそれぞれ
この発明の他の実施例について説明するためのブロック
図、第７図は従来の半導体記憶装置を示すブロック図、
第８図は上記第７図の回路におけるプリチャージ回路、
メモリセルおよび書き込み回路の構成例を示す図、第９
図は上記第７図の回路における行デコーダおよび列デコ
ーダの構成例を示す図、第１０図は従来の他の半導体記
憶装置を示すブロック図、第１１図は上記第１０図の回
路におけるプリチャージ回路、メモリセルおよび書き込
み回路の構成例を示す図である。１１・・・アドレス入力端子、１２・・・アドレス入力
回路、１３・・・行デコーダ、１４・・・ワード線、１
５．　、１５２・・・ビット線対、１６・・・プリチャ
ージ回路、１７・・・プリチャージ電源端子、１８．３
０・・・メモリセル、１９・・・センスアンプ、２０・
・・書き込み回路、２１・・・書き込み制御回路、２２
・・・書き込み信号端子、２３・・・列デコーダ、２４
・・・データ入出力回路、２５・・・データ入出力端子
、Ａｄｄアドレス信号、ＷＳ・・・書き込み信号、Ｄ・
・・データ、ＭＣ・・・メモリクリア信号。出願人代理人　弁理士　鈴江武彦第２　因第３　因第　６　因第　７因

Claims

【特許請求の範囲】

（１）データを記憶する複数のメモリセルと、これらの
メモリセルとの間でデータの授受を行なうビット線と、
このビット線上に読み出されたデータを増幅するセンス
アンプと、前記ビット線を介して前記メモリセルへデー
タを書き込む書き込み回路と、前記メモリセルを選択す
るワード線と、このワード線を選択する行デコーダと、
前記ビット線を選択する列デコーダと、この列デコーダ
にアドレス信号を与えるアドレス入力回路とを有する半
導体記憶装置において、前記ビット線と所定の電位を供
給する電位供給源との間に設けられメモリクリア信号が
供給されることにより非導通状態に設定される負荷手段
と、前記メモリクリア信号の供給時に前記デコーダを制
御して全てのワード線を選択状態に設定する制御手段と
を具備し、前記メモリクリア信号の供給時に前記書き込
み回路によって全てのメモリセルに一度に同一のデータ
を書き込むことを特徴とする半導体記憶装置。
（２）データを記憶する複数のメモリセルと、これらの
メモリセルとの間でデータの授受を行なうビット線と、
このビット線上に読み出されたデータを増幅するセンス
アンプと、前記ビット線を介して前記メモリセルへデー
タを書き込む書き込み回路と、複数に分割され前記複数
のメモリセルを分割設定するとともにこの分割設定して
形成したメモリセル群の各メモリセルを選択するワード
線と、これら分割された複数のワード線を選択する行デ
コーダと、前記ビット線を選択する列デコーダと、この
列デコーダにアドレス信号を与えるアドレス入力回路と
を有する半導体記憶装置において、前記ビット線と所定
の電位を供給する電位供給源との間に設けられメモリク
リア信号が供給されることにより非導通状態に設定され
る負荷手段と、前記メモリクリア信号の供給時に前記デ
コーダを制御して前記複数に分割されたワード線を各メ
モリセル群毎に選択状態に設定する制御手段とを具備し
、前記メモリクリア信号の供給時に前記制御手段によっ
て選択したメモリセル群に前記書き込み回路から一度に
同一のデータを書き込むことを特徴とする半導体記憶装
置。