KR100221629B1 - 디알에이엠의 데이터 억세스 장치 - Google Patents

디알에이엠의 데이터 억세스 장치 Download PDF

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Abstract

발명은 DRAM 메모리 소자의 비트라인의 데이터를 억세스하기 위한 센싱 방식에 관한 것으로 특히, 외부로부터 입력되는 펄스신호를 반전하여 모든 디코더에 공통적으로 공급하는 반전수단을 구비하고, 상기 디코더들 각각은 소정의 양전압을 드레인 단자에 입력받고 게이트 단자에 입력되는 상기 반전수단에서 출력되는 신호에 의하여 온오프 동작하는 제2NMOS 트랜지스터와, 드레인 단자에 상기 제2NMOS 트랜지스터의 소스단자에 걸리는 전압을 입력받고 상기 상기 반전수단의 출력신호로 소스단자에 입력받으며 게이트 단자에 입력되는 코드의 상태에 따라 온/오프 동작하여 온동작시 드레인 단자에 걸리는 전압을 소스 단자로 출력하는 제1NMOS 트랜지스터로 구성되는 것을 특징으로 하는 DRAM의 데이터 억세스 장치를 제공하면, 칼럼 디코더를 로우로 선택함으로써 칼럼 감지증폭기 쪽에서의 레이아웃 마진을 확보할 수가 있고 데이터 버스 라인에서의 클램핑 효과도 볼 수가 있어서 스피드 측면에서도 유리하다는 효과가 있다.

Description

DRAM의 데이터 억세스 장치
제1도는 종래의 DRAM의 데이터 억세스 장치의 구성 예시도.
제2도는 제1도와 다른 종래의 실시 예시도.
제3도는 본 발명에 따른 DRAM의 데이터 억세스 장치의 구성 예시도.
본 발명은 DRAM 메모리 소자의 비트라인의 데이터를 억세스하기 위한 센싱 방식에 관한 것으로 특히, 기존의 센싱 방식을 사용하면서도 레이아웃(Layout)을 줄여서 마진을 확보할 수 있으며 그에 따른 스피드도 개선하기 위한 DRAM의 억세스 장치에 관한 것이다.
일반적으로, DRAM의 데이터 센싱 방식은 메모리 메트릭스의 행(row)을 제어하는 비트라인(워드라인)을 행 디코더에서 발생되는 신호를 비트라인을 통해 전송시 이 신호의 조합에 의해 선택하고 이를 센스 증폭기등을 이용하여 검출하는 방식이다. 또한, 상기 센스 증폭기들의 출력단은 데이터 버스에 공통으로 묶여 있으며 데이터 버스의 일단에는 데이터 출력을 위한 증폭부가 구비되어 진다.
상술한 바와 같은 데이터 센싱 방식중 대표적이라 할 수 있는 것은 첨부한 제1도와 제2도에 도시되어 있는 바와 같은 기술들인데, 첨부한 도면을 참조하여 살펴보면 다음과 같다.
첨부한 제1도에 도시되어 있는 기술에 따른 종래기술의 구성을 살펴보면, 메모리 메트릭스의 행을 제어하는 선인 비트라인에 걸리는 신호를 증폭하여 출력하는 다수 개의 비트라인 센스 증폭기(BS1~BSn)과, 코드(YC)와 펄스신호(YP)를 입력받아 두 신호의 상태에 따라 해당 칼럼들을 선택할 수 있는 다수 개의 디코더(Y1~Yn)와, 상기 디코더들(Ya~Yn)의 출력신호의 상태에 따라 상기 센스 증폭기(BS1~BSn)의 출력 즉, 메모리 셀로부터 나온 데이터를 데이터 버스(DBa, DBb)로 연결하기 위한 다수 개의 칼럼 센스 증폭기(CS1~CSn) 및 상기 칼럼 센스 증폭기들(CS1~CSn)과 연결되어 있는 데이터 버스(DBa, DBb)의 일단에 연결되어 있으며 상기 데이터 버스(DBa, DBb)에 실리는 데이터를 증폭하여 출력하는 데이터 증폭기(DS)로 구성되어 있다.
상기 구성중 비트라인 센스 증폭기와 칼럼 센스 증폭기 및 디코더는 각각 일대일로 연결되어 있으며, 각각의 칼럼 센스 증폭기는 데이터 버스에 연결되어 있다.
상기 구성중 디코더(Y1~Yn)들은 각각 동일한 구조를 갖는데, 그 구성을 제1디코더(Y1)의 구성을 참조하여 살펴보면, 외부에서 입력되는 코드(YC)와 펄스신호(YP)를 입력받아 부정 논리곱 연산하여 그 연산치를 출력하는 낸드게이트(10)와, 상기 낸드게이트(10)의 출력을 각각 게이트 단자에 입력받아 반전하여 출력하는 CMOS형 인버터(20)로 구성된다. 이때, 상기 코드(YP)는 공통적으로 모든 디코더에 제공되고, 각 디코더의 출력신호는 펄스신호(YC1~YCn)에 의해 제어된다.
또한, 상기 구성중 칼럼 센스 증폭기들(CS1~CSn) 역시 동일한 구조를 갖는데, 그 구성을 제1칼럼 센스 증폭기(CS1)의 구성을 참조하여 살펴보면, 연결되어 있는 디코더에서 출력되는 신호에 의해 턴 온/오프되어 제1, 제2NMOS 트랜지스터(N1, N2)와, 상기 비트라인 센스 증폭기에서 출력되는 제1, 제2비트라인 출력신호에 의하여 턴 온/오프되는 제3, 제4NMOS 트랜지스터(N3, N4)로 구성되어 진다.
상기와 같이 구성되는 종래 기술의 동작을 간략히 살펴보면, 펄스 입력(YP)와 코드(YC)를 받아들이는 신호에 의해서 제1디코더(Y1)의 출력신호는 "하이"상태가 출력된다.
이때, 선택되어지지 않은 제2내지 제n디코더(Y2~Yn)는 해당되는 코드가 로우로 입력됨으로 상기 제2내지 제n디코더(Y2~Yn)는 출력신호를 "로우"상태로 출력시킨다.
이에 따라, "하이"상태의 신호를 출력하는 상기 제1디코더(Y1)에 연결되어 있는 칼럼 센스 증폭기(CS1)만이 동작하게 되고 다른 칼럼 센스 증폭기들(CS2~CSn)은 동작되지 않는다.
이때, 상기 제1디코더(Y1)에서의 동작을 살펴보면, 코드(YC)가 먼저 하이상태가 되고 이후 펄스(YP)가 하이상태로 전환된다.
예를 들어보면, 초기 상태에서 상기 제1디코더(Y1)가 선택되지 않았을 때 상기 펄스(YP)는 "로우"상태를 유지하여 낸드 게이트(10)의 출력신호가 "하이"상태를 유지하도록 한다. 따라서, 상기 낸드 게이트(10)의 출력신호를 게이트 단자에 입력받는 CMOS형 인버터(20)의 출력은 로우 상태를 유지하게 된다.
또한, 코드(YC)가 "하이"상태를 유지하고 있더라도 펄스(YP)가 "로우"상태로 있는 동안에는 상기 낸드 게이트(10)의 출력신호가 항시 하이상태를 유지하기 때문에 상기 CMOS형 인버터(20)를 구성하는 트랜지스터중 NMOS 트랜지스터(MN)가 턴온 동작하여 출력단의 전압을 풀다운시키게 된다.
이후, 펄스(YP)와 코드(YC)가 모두 "하이"상태를 유지하게 되면, 상기 낸드 게이트(10)의 출력은 "로우"상태가 된다.
따라서, 상기 낸드 게이트(10)의 출력신호를 게이트 단자에 입력받는 CMOS형 인버터(20)의 출력은 하이 상태로 전환된다.
이에 따라, 상기 제1디코더(Y1)의 출력신호가 "하이"상태 이기 때문에 제1칼럼 센스 증폭기(CS1)의 제1, 제2NMOS 트랜지스터(N1, N2)가 턴온 동작하고 셀에서 읽혀진 데이터(B0, Bb0)의 전압을 데이터 버스로 전달하고 이것은 데이터 증폭기(DS)에서 검출되어 출력된다.
상기와 같이 동작하는 종래 기술의 예와 다른 종래 기술예는 첨부한 제2도에 도시되어 있는 바와 같다.
제2도에 도시되어 있는 기술이 제1도에 도시되어 있는 기술과 다른 점은 칼럼 센스 증폭기들(CS1~CSm)의 구조가 단순하다는 것이다.
상기 제2도에 도시되어 있는 기술도 상술한 제1도에 도시되어 있는 기술의 동작과 동일하다.
상술한 바와 같은 종래의 기술들은 동작상의 문제점은 없으나, 현재 DRAM이 점점 고집적화되는 추세이므로 그에 따른 셀의 크기가 줄어들고 있어, 셀의 데이터를 읽어 내기위한 비트라인의 폭사용 한계도 줄어들게 된다. 따라서, 비트라인 감지 증폭기와 그에 따른 칼럼 센스 증폭기 쪽에 레이아웃이 점점 어렵게 된다는 제1문제점이 발생되었다.
또한, 데이터 버스의 동작에 있어서 데이터 비트와 반전 데이터 비트의 전압 레벨의 차가 크면 데이터 증폭기(DS)에서의 센싱 동작이 쉽게 이루어지지만, 전압 차이난 데이터 라인들을 균등화 시켜 주는데 상당한 시간이 필요하게 된다. 이에 따라, 전체적인 메모리의 억세스 속도가 늦어질 수 있다는 제2문제점이 발생되었다.
상기와 같은 제1문제점을 해소하기 위한 본 발명의 제1목적은 기존의 센싱 방법을 그대로 이용하면서 레이아웃을 줄여서 마진을 확보하기 위한 DRAM의 데이터 억세스 장치를 제공하는데 있다.
또한, 상기와 같은 제2문제점을 해소하기 위한 본 발명의 제2목적은 어느 일정한 레벨 이하로 데이터 비트라인들이 차이가 날 때 클램핑을 시켜 주어 억세스 스피드를 향상시키기 위한 DRAM의 데이터 억세스 장치를 제공하는데 있다.
상기 제1목적을 달성하기 위한 본 발명의 특징은, 메모리 메트릭스의 행을 제어하는 선인 비트라인에 걸리는 신호를 증폭하여 출력하는 다수 개의 비트라인 센스 증폭기와, 외부로부터 코드와 펄스신호를 입력받아 두 신호의 상태에 따라 해당 칼럼들을 선택할 수 있는 다수 개의 디코더와, 상기 디코더들의 출력신호의 상태에 따라 상기 비트라인 센스증폭기의 출력 데이터를 데이터 버스로 연결하기 위한 다수 개의 칼럼 센스 증폭기, 및 상기 칼럼 센스 증폭기들과 연결되어 있는 데이터 버스의 일단에 연결되어 있으며 상기 데이터 버스에 실리는 데이터를 증폭하여 출력하는 데이터 증폭기로 구성되어 있는 메모리 억세스 장치에 있어서, 외부로부터 입려되는 펄스신호를 반전하여 모든 디코더에 공통적으로 공급하는 반전수단을 구비하고, 상기 디코더들 각각은 소정의 양전압을 드레인 단자에 입력받고 게이트 단자에 입력되는 상기 반전수단에서 출력되는 신호에 의하여 온/오프 동작하는 제2NMOS 트랜지스터와, 드레인 단자에 상기 제2NMOS 트랜지스터의 소스 단자에 걸리는 전압을 입력받고 상기 반전수단의 출력신호를 소스 단자에 입력받으며 게이트 단자에 입력되는 코드의 상태에 따라 온/오프 동작하여 온동작시 드레인 단자에 걸리는 전압을 소스 단자로 출력하는 제1NMOS 트랜지스터로 구성되는 데 있다.
상기 제2목적을 달성하기 위한 본 발명의 다른 특징은, 메모리 메트릭스의 행을 제어하는 선인 비트라인에 걸리는 신호를 증폭하여 출력하는 다수 개의 비트라인 센스 증폭기와, 외부로부터 코드와 펄스신호를 입력받아 두 신호의 상태에 따라 해당 칼럼들을 선택할 수 있는 다수 개의 디코더와, 상기 디코더들의 출력신호의 상태에 따라 상기 비트라인 센스 증폭기의 제1, 제2출력 데이터를 제1, 제2데이터 버스로 연결하기 위한 다수 개의 칼럼 센스 증폭기, 및 상기 칼럼 센스 증폭기들과 연결되어 있는 데이터 버스의 일단에 연결되어 있으며 상기 제1, 제2데이터 버스에 실리는 데이터를 증폭하여 출력하는 데이터 증폭기로 구성되어 있는 메모리 억세스 장치에 있어서; 상기 칼럼 센스 증폭기들 각각은 비트라인 감지 증폭기들중 비트라인으로 연결되어 있는 해당 비트라인 감지 증폭기에서 출력되는 제1데이터를 게이트에 입력받고 소스 단자에 상기 제1데이터 버스가 연결되어 있는 제1NMOS 트랜지스터와, 상기 제1NMOS 트랜지스터와 공통으로 드레인 단자가 연결되어 있으며 해당 비트라인 감지 증폭기에서 출력되는 제2데이터를 게이트에 입력받고 소스 단자에 상기 제2데이터 버스가 연결되어 있는 제2NMOS 트랜지스터로 구성되며 상기 디코더에서 출력되는 신호가 공통 드레인 단자에 묶여 있는 데 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
제3도는 본 발명에 따른 DRAM의 센싱 장치의 구성도로서, 본 발명에 따른 전체적인 구조는 종래와 동일하다.
세부적으로 차이를 보이는 구성을 살펴보면, 우선 디코더(D1~Dn)은 종래의 기술에서 사용되었던 클럭(YP)의 반전신호(YPb)를 공통적으로 입력받으며, 코드는 개별적으로 입력받는다.
상기 디코더(D1~Dn)의 구성을 살펴보면, 소정의 양전압(VINT)을 드레인 단자에 입력받고 게이트 단자에 입력되는 클럭반전신호(YPb)에 의하여 온오프 동작하는 제2NMOS 트랜지스터(MNb)와, 드레인 단자에 상기 제2NMOS 트랜지스터(MNb)의 소스 단자에 걸리는 전압을 입력받고 상기 클럭반전신호(YPb)를 소스 단자에 입력받으며 게이트 단자에 입력되는 코드(YC)의 상태에 따라 온/오프 동작하여 온동작시 드레인 단자에 걸리는 전압을 소스 단자로 출력하는 제1NMOS 트랜지스터(MNa)로 구성되어 진다.
이와 같은 구성을 통해 상기 칼럼 센스 증폭기(C1~Cn)를 선택하는 신호는 상기 제1NMOS 트랜지스터(MNa)의 드레인 단자에 걸리는 전압을 사용한다.
이때, 상기 칼럼 센스 증폭기들의 구성을 살펴보면, 비트라인 감지증폭기(BS1~BSn)들중 비트라인으로 연결되어 있는 비트라인 감지 증폭기에서 출력되는 데이터(B0, Bb0)를 각각 게이트 단자에 입력받고 소스단자는 각각 데이터 라인에 일대일로 연결되며 드레인 단자가 공통으로 묶여 있으며 상기 디코더의 출력단에 연결되어 있다.
상기와 같이 구성되는 본 발명에 따른 DRAM의 센싱 장치의 바람직한 동작예를 살펴보면, 펄스반전신호(YPb)는 제1NMOS 트랜지스터(MNa)의 소스단자와 제2NMOS 트랜지스터(MNb)의 게이트 단자에 입력된다.
또한, 코드(YC)는 상기 제1NMOS 트랜지스터(MNa)의 게이트 단자에 입력되어 진다.
따라서, 초기에 코드를 받지 못해 코드(YC)가 "로우"상태이면 상기 제1NMOS 트랜지스터(MNa)는 턴오프 상태를 유지한다.
이때, 펄스반전신호(YPb)는 "하이"상태로 들어오기 때문에 제2NMOS 트랜지스터(MNb)는 턴온 동작하여 드레인 단자에 걸려 있는 양전압(VINT)이 소스 단자에 걸리게 된다.
이때, 상기 제2NMOS 트랜지스터(MNb)의 소스 단자에 걸리는 전압은 실제로 상기 양전압(VINT)와 동일한 전압의 크기를 갖지는 않는데, 그 이유는 NMOS의 문턱전압만큼 다운되기 때문이다.
상기 제2NMOS 트랜지스터(MNb)의 소스 단자에 걸리는 전압은 상기 카럼 센스 증폭기를 구성하고 있는 제3, 제4NMOS 트랜지스터(Na, Nb)의 공통 드레인 단자에 걸리게 되는데, 상기 제3, 제4NMOS 트랜지스터(Na, Nb)의 소스 단자에 걸려 있는 데이터 라인이 양전압(VBL≤VINT)으로 프리차지 되어 있는 상태이므로 상기 제3, 제4NMOS 트랜지스터(Na, Nb)는 가각 소스단자에 걸리는 전압과 드레인 단자에 걸리는 전압이 거의 같은 동전위를 갖기 때문에 비트라인 감지 증폭기(BS1)의 출력 신호(B0,Bb0)의 신호 상태에 관계없이 턴오프되어진다.
다음 동작에서 코드(YC)가 "하이"상태로 전환되면, 디코더 내부의 트랜지스터(MNa, MNb)는 모두 턴온 동작상태가 되나, 상기 제2NMOS 트랜지스터(MNb)의 소스 단자에 걸리는 전압은 계속 전과 동일한 전압상태를 유지하게 된다.
이후, 펄스반전신호(YPb)가 "로우"로 반전되면 상기 제2NMOS 트랜지스터(MNb)는 턴오프 동작하고, 그에 따라 상기 제2NMOS 트랜지스터(MNb)의 소스 단자에 걸리는 전압 즉, 상기 제1NMOS 트랜지스터(MNa)의 드레인 단자에 걸리는 전압은 상기 제1NMOS 트랜지스터(MNa)의 소스 단자에 걸리는 전압으로 전환된다.
이때, 상기 제1NMOS 트랜지스터(MNa)의 소스 단자에 걸리는 전압은 "로우"상태의 펄스반전신호(YPb)가 연결되어 있으므로 "로우"상태가 된다.
따라서, 상기 칼럼 센스 증폭기를 구성하고 있는 제3, 제4NMOS 트랜지스터(Na, Nb)의 공통 드레인 단자에 "로우" 상태의 전위가 걸리기 때문에 상기 제3, 제4NMOS 트랜지스터(Na, Nb)의 턴 온/오프는 비트라인 감지 증폭기(BS1)의 출력 신호(B0, Bb0)의 신호 상태에 따르게 된다.
이때, 상기 비트라인 감지 증폭기(BS1)의 출력 신호(B0, Bb0)신호 역시 어느 정도의 전압차이를 갖게 되는데, 그에 따라 상기 제3, 제4NMOS 트랜지스터(Na, Nb)가 턴온되면서 이 차이를 통해 데이터 증폭기(DS)로 전달된다.
상술한 동작은 제1디코더(Da)를 기준으로 그에 연결된 칼럼 감지 증폭기(C1)와 비트 감지 증폭기(BS1)를 기준으로 설명한 것이다.
따라서, 나머지 제2디코더(D2) 내지 제n디코더(Dn)들도 이런 방식으로 코딩이 선택되면 각각 로우상태의 신호를 출력하게 된다.
또한, 상술한 동작 과정을 살펴보면, 임의의 비트라인을 통해 출력되는 신호가 "하이"상태가 되는 경우 해당 NMOS가 턴온 동작하여 데이터 라인은 "로우"상태로 전환되어야 하지만 디코더측에서 출력되는 신호의 상태가 양전압(VINT)에서 한계전압(Vtn)를 감산한 것과 같은 전압이 걸려 있으므로, 차지가 데이터 라인으로 흘러들어 가면서 일정한 전압 이하로 내려가지 못하도록 한다. 즉, 어느 한 디코더의 출력이 "로우"일 경우 해당 칼럼 센스 증폭기의 트랜지스터는 임의의 비트라인을 통해 게이트에 입력되는 신호가 "하이"가 되면 턴온되어 해당 데이터 라인은 "로우"로 전환되어야 하지만 데이터 라인의 전압 레벨이 일정 레벨(VBL-Vth) 이하로 내려가면 선택되지 않은 디코더에 연결된 칼럼 센스 증폭기의 트랜지스터가 순간적으로 턴온되어 드레인 단자에 걸려 있던 전하가 데이터 라인으로 흘러 들어가서 데이터 라인이 일정 레벨(VBL-Vth) 이하로 내려 가는 것을 막아 준다.
따라서, 데이터 라인은 자체적으로 클램핑의 효과를 볼 수가 있는 것이다.
이런 관점에서 데이터 라인에 걸리는 전압을 균등하게 만들어 주기 위한 시간을 벌 수가 있어서, 스피드 면에서 유리할 수가 있는 것이다.
상기와 같이 동작하는 본 발명은 칼럼 디코더를 로우로 선택함으로써 칼럼 감지 증폭기 쪽에서의 레이아웃 마진을 확보할 수가 있고 데이터 버스 라인에서의 클램핑 효과도 볼수가 있어서 스피드 측면에서도 유리하다는 효과가 있다.

Claims (4)

  1. 다수 개의 비트라인 센스 증폭기와, 외부로부터 코드와 반전 펄스신호를 입력받아 두 신호의 상태에 따라 해당 칼럼을 선택할 수 있는 다수개의 디코더와, 각각의 비트라인 센스 증폭기 및 디코더와 연결되어 해당 디코더의 출력신호의 상태에 따라 해당 비트라인 센스 증폭기의 제1및 제2출력 데이타를 제1및 제2데이터 버스로 출력하기 위한 다수개의 칼럼 센스 증폭기와, 상기 칼럼 센스 증폭기들에 공통으로 연결되어 있는 상기 제1및 제2데이터 버스의 일단에 연결되어 상기 데이터 버스에 실리는 데이터를 증폭하여 출력하는 데이터 증폭기로 구성되어 있는 메모리 억세스 장치에 있어서; 상기 디코더들 각각은 소정의 양전압을 드레인 단자에 입력받고 게이트 단자에 입력되는 상기 반전 펄스신호에 의하여 온/오프 동작하는 제2NMOS 트랜지스터와, 드레인 단자에 상기 제2NMOS 트랜지스터의 소스단자에 걸리는 전압을 입력받고 상기 반전 필스신호를 소스 단자에 입력받으며 게이트 단자에 입력되는 코드의 상태에 따라 온/오프 동작하는 제1NMOS 트랜지스터로 구성되어 있으며, 상기 코드는 각각의 디코더마다 개별적으로 입력되고 상기 반전 펄스신호는 모든 디코더에 공통으로 입력되는 것을 특징으로 하는 메모리의 데이터 억세스 장치.
  2. 제1항에 있어서, 상기 칼럼 센스 증폭기를 구동시키는 상기 디코더의 출력신호는 상기 제1NMOS 트랜지스터의 드레인 단자에 걸리는 전압을 사용하는 것을 특징으로 하는 메모리의 데이터 억세스 장치.
  3. 제1항에 있어서, 상기 칼럼 센스 증폭기들 각각은 해당 비트라인 센스 증폭기에서 출력되는 제1데이터를 게이트에 입력받고 소스 단자에 상기 제1데이터 버스가 여결되어 있는 제1NMOS 트랜지스터와, 상기 제1NMOS 트랜지스터와 공통으로 드레인 단자가 연결되어 있으며 해당 비트라인 센스 증폭기에서 출력되는 제2데이터를 게이트에 입력받고 소스 단자에 상기 제2데이터 버스가 연결되어 있으며, 드레인 단자가 상기 제1NMOS 트랜지스터의 드레인과 공통으로 상기 디코더의 출력 단자와 연결되어 있는 제2NMOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 메모리의 데이터 억세스 장치.
  4. 다수 개의 비트라인 센스 증폭기와, 외부로부터 코드와 반전 펄스신호를 입력받아 두 신호의 상태에 따라 해당 칼럼을 선택할 수 있는 다수 개의 디코더와, 각각의 비트라인 센스 증폭기 및 디코더와 연결되어 해당 디코더의 출력신호의 상태에 따라 해당 비트라인 센스 증폭기의 제1및 제2출력 데이터를 제1및 제2데이터 버스로 출력하기 위한 다수 개의 칼럼 센스 증폭기와, 상기 칼럼 센스 증폭기들에 공통으로 연결되어 있는 제1및 제2데이터 버스이 일단에 연결되어 상기 제1및
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