JP2611504B2 - 半導体メモリ - Google Patents

半導体メモリ

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JP2611504B2 JP2156676A JP15667690A JP2611504B2 JP 2611504 B2 JP2611504 B2 JP 2611504B2 JP 2156676 A JP2156676 A JP 2156676A JP 15667690 A JP15667690 A JP 15667690A JP 2611504 B2 JP2611504 B2 JP 2611504B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ダイナミック型の半導体メモリに関し、特
に、メインビット線対およびサブビット線対を含む半導
体メモリに関する。
［従来の技術］ 第３図は、本発明の背景を説明するためのダイナミッ
ク型半導体メモリのブロック図である。同図において、
3L、3RはＸアドレス信号を受けてワード線W1L〜WnL、W1
R〜WnRを選択する行デコーダ、MCは、ワード線とビット
線Ｄ、との交点に配置されたメモリセル、SAはビット
線対Ｄ、間の電位差を増幅するセンスアンプ、４は、
Ｙアドレス信号を受け、ビット線対を選択して列選択信
号YSWを発信する列デコーダ、SWは、列選択信号YSWがハ
イレベルとなったときに導通してビット線対Ｄ、とI/
OバスI/OL、I/ORとを接続する列選択スイッチである。
データ読み出し時においては、いま、メモリセルMC1
内のデータを読み出すものとすると、行デコーダ3Rは外
部よりＸアドレス情報を与えられて選択すべきメモリセ
ルMC1の接続されたワード線W1Rを活性化する。このとき
予めほぼ電源電位の1/2の電位に充電されていたビット
線Ｄ上にわずかな電位変化ΔＶが生じるが、この電位変
化ΔＶは、メモリセルの容量をCS、ビット線の総浮遊容
量をCD、ビット線Ｄ、の初期電位をV0、セル内の記憶
節点の書き込み電位をVS0とすると、ΔＶは、 ΔＶ＝（VS0−V0）／（１＋CD/CS） で与えられる。
一般に、ΔＶは100mV程度である。このビット線上の
微小な電位差は活性化されたセンスアンプSAにより増幅
され、ビット線Ｄ、の一方の電位は電源電位に向かっ
て上昇し、他方は接地電位に向かって下降する。その
後、外部から与えられたＹアドレス信号にしたがって所
定の列選択スイッチSWを駆動することにより、ビット線
対Ｄ、上の信号をI/OバスI/OR上に伝達する。I/Oバス
I/OR上に伝達された読み出し信号は、メモリセルアレイ
外に配置されたバッファ回路（図示せず）によってチッ
プ外へ出力される。
ところで、メモリチップの記憶容量の大容量化が進む
につれて第３図中の各ビット線１本に接続されるメモリ
セルの数が増加し、前述のビット線の総浮遊容量CDは増
加する傾向にあり、したがって、メモリセルの読み出し
信号ΔＶは減少する傾向にある。その結果、センスアン
プSAの増幅スピードがおそくなったり、入力オフセット
電圧以下になると誤動作を招いたりすることになる。こ
のため、ビット線の総浮遊容量CDを小さく抑える必要が
あるが、そのための第１の方法は、第３図において１本
のビット線に接続されるメモリセルの数を増加させるこ
となく、第３図に示した基本メモリセルアレイを同一チ
ップ上に複数個搭載することにより記憶容量を増加させ
る方法であり、第２の方法は、メモリセルの情報をサブ
ビット線対上に読み出しこの情報をメインビット線対上
に伝達する方法である。
第４図は、第２の方法を採用した半導体メモリのブロ
ック図であり、第５図（ａ）は、その中の１つのメイン
ビット線部分を示す回路図である。但し、第５図（ａ）
では、サブビット線については複数個の中の１個のみが
記載され、他は省略されている。第４図において、２
は、サブビット線対SB、▲▼毎に設けられたサブセ
ンスアンプ、１は、いくつかのザブビット線対毎に設け
られ、メインビト線対MB、▲▼に繋がれたメインセ
ンスアンプ、3a〜3dは行デコーダ、４は列デコーダ、MC
はメモリセルである。サブビット線対SB、▲▼は、
サブビット線選択信号SSiによって制御されるMOSトラン
ジスタQTを介してメインビット線MB、▲▼と接続さ
れ、メインビット線対は列選択信号YSWによって制御さ
れるMOSトランジスタQYを介してI/OバスI/OL、I/ORに接
続されている。
第５図（ａ）に示すように、メインセンスアンプ１は
CMOS構成の差動回路からなり、メインセンスアンプ活性
化信号MSEP、MSENによって活性化される回路であり、同
様に、サブセンスアンプ２はCMOS構成の差動回路であ
り、サブセンスアンプ活性化信号SSEPi、SSENiによって
活性化される回路である。メインビット線対MB、▲
▼は、1/2VCC供給線HVCに接続され、プリチャージバラ
ンス信号PDLによって制御されるビット線プリチャージ
バランス回路５によってプリチャージされる。なお、本
明細書においては、信号をあらわす記号は、適宜その信
号を伝達する信号線を表わすものとする。
次に、第５図（ａ）に示す回路の動作タイミング図で
ある第５図（ｂ）を参照してこの回路の動作について説
明する。
リセット状態である時刻t1においては、プリチャージ
バランス信号PDL、サブビット線選択信号SSiはハイレベ
ル、ワード線選択信号WLはローレベルにあり、メインビ
ット線、サブビット線はプリチャージレベルの1/2VCCレ
ベル、メインセンスアンプ活性化信号、サブセンスアン
プ活性化信号も1/2VCCレベルにある。
時刻t2に至り、プリチャージバランス信号PDL、サブ
ビット線選択信号SSiがローレベルとなると、サブビッ
ト線SBi、▲▼はフローティング状態となる。こ
の状態で時刻t3にワード線WLがハイレベルとなると、メ
モリセルMCの記憶している情報に応じてサブビット線SB
iの電位は僅かに変動する。
時刻t4に至りサブセンスアンプ活性化信号SSEPiが上
昇、SSENiが下降を始めると、サブセンスアンプ２が活
性化されサブビット線対間の電位差の増幅が始まる。サ
ブビット線対での電位差が十分拡がったのち、時刻t5に
おいて、サブビト線選択信号SSiをハイレベルとしてサ
ブビット線対SBi、▲▼とメインビット線対MB、
▲▼を接続するとともにメインセンスアンプ活性化
信号MSEP、MSENを立ち上がらせ（立ち下がらせ）、メイ
ンセンスアンプ１を活性化する。
［発明が解決しようとする課題］ 以上述べた２つのビット線総浮遊容量CD削減対策に
は、以下に述べるような問題があった。まず、第３図に
示したようなメモリアレイを同一チップ内に増設する方
法では、行および列デコーダやセンスアンプ、I/Oバス
の数が増加し、チップ面積の増大を招く。行および列デ
コーダによる面積の増大は、配線層を増やすことにより
軽減できるが、センスアンプについては、それぞれが完
全なセンス機能、リフレッシュ機能を有するようにする
必要があるので、構成するMOSトランジスタの数を削減
するなどして小型化することはできない。
一方、第５図（ａ）に示すような従来のメインビッ
ト、サブビット線対構成の例では、Koji Sakuiらによる
USP4777625にも示されるように、サブセンスアンプの構
成を簡略化することができ、小型化に向くという利点を
有してはいるが、第５図（ｂ）に示されるように、この
方式のものは、サブビット線対SBi、▲▼上の信
号を十分増幅した後に、はじめてサブビット線対のメイ
ンビット線対MB、▲▼への接続が可能となるもので
あるので、動作速度の遅れが著しいという問題を有して
いる。
［課題を解決するための手段］ 本発明の半導体メモリは、複数の１トランジスタ型メ
モリセルが接続されたビット線対がｎ個のサブビット線
対SB1、▲▼；…;SBi、▲▼；…;SBn、▲
▼に分割され、サブビット線対と平行にメインビ
ット線対MB、▲▼が配置され、メインビット線MBと
サブビット線SB1、…、SBi、…、SBnが、またメインビ
ット線▲▼とサブビット線▲▼、…、▲
▼、…、▲▼が、それぞれビット線対選択信号
SSi（ｉ＝１〜ｎ）で制御されたMISトランジスタQI1、Q
I2で接続され、かつ、各サブビット線対ごとに設けられ
たサブセンスアンプ活性化信号線SSENi（ｉ＝１〜ｎ）
とメインビット線MBとの間に、ゲートがサブビット線▲
▼に接続されたMISトランジスタQS1が設けられ、
前記信号SSENiとメインビット線▲▼との間に、ゲ
ートがサブビット線SBiに接続されたMISトランジスタQ
S2が設けられたものである。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
第１図（ａ）は、本発明の第１の実施例を示す回路図
であって、これは第４図に示した半導体メモリの中の１
つのメインビット線対の部分に相当する回路を示したも
のである。第１図（ｂ）は、第１図（ａ）の回路動作を
説明するための動作波形図である。なお、第１図（ａ）
においては、サブビット線対SBi、▲▼およびそ
れに付属する回路が一単位しか示されていないが実際に
は複数単位配置されているものである。
メインビット線対MB、▲▼の一端には、プリチャ
ージバランス信号PDLによって駆動されるｎチャネルMOS
トランジスタQP、QBにより構成されるプリチャージバラ
ンス回路５が配置され、この回路によりリセット期間中
にメインビット線対およびすべてのサブビット線対が所
定のプリチャージレベルに保持される。ここで、各サブ
ビット線対は、サブビット線対選択信号SSi（ｉ＝１〜
ｎ）によって駆動されるｎチャネルMOSトランジスタ
QI1、QI2を介してプリチャージされる。
一方、メインビット線対の他端には、メインセンスア
ンプ１が設けられている。メインセンスアンプの構成と
しては、第５図（ａ）に示したものと同一のものでさし
つかえないが、他のセンスアンプ機能を有する回路も使
用可能である。メインセンスアンプ１を駆動するメイン
センスアンプ活性化信号MSEP、MSENは、リセット時には
それぞれ所定のプリチャージレベル、すなわち電源電位
のおおむね1/2の電位に保持され、活性化時には、それ
ぞれ上昇、下降するものである。また、メインビット線
対MB、▲▼は、列選択信号YSWによって駆動される
ｎチャネルMOSトランジスタQYによってI/OバスI/O、▲
▼に接続される。
各サブビット線対SBi、▲▼にはサブセンスア
ンプ活性化信号SSENiによって活性化されるサブセンス
アンプ２が接続されている。活性化信号SSENiは、リセ
ット時には所定のプリチャージレベルすなわち電源電位
のおおむね1/2の電位に保持され、活性化時にはそれぞ
れ下降する信号である。
活性化信号線SSENiとメインビット線MBとの間には、
サブセンスアンプ選択信号TGiで駆動されるｎチャネル
型MOSトランジスタQT1と、サブビット線▲▼にゲ
ートが接続されたｎチャネルMOSトランジスタQS1との直
列回路が接続され、また、活性化信号線SSENiとメイン
ビット線▲▼との間には、サブセンスアンプ選択信
号TGiで駆動されるｎチャネルMOSトランジスタQT2と、
サブビット線SBiにゲートが接続されたｎチャネルMOSト
ランジスタQS2との直列回路が接続されている。そし
て、これら４つのトランジスタ、QT1、QT2、QS1QS2によ
って、サブセンスアンプ２が構成されている。
次に、第１図（ｂ）を参照して本実施例回路の動作に
ついて説明する。時刻t1の初期状態においては、MOSト
ランジスタQYはカットオフ状態でI/OバスI/O、▲
▼とメインビット線対MB、▲▼とは分離されてい
る。そして、このときプリチャージバランス信号PDL、
各サブビット線に対するサブビット線選択信号SSi、お
よびサブセンスアンプ選択信号TGiはハイレベルにある
ので、MOSトランジスタQP、QB、QT1、QT2、QI1、QI2は
全てオン状態にあり、メインビット線対MB、▲▼、
各サブビット線対SBi、▲▼は所定のプリチャー
ジレベルにある。また、このとき活性信号SSENiおよびM
SEP、MSENもすべて所定のプリチャージレベルにあり、M
OSトランズシタQS1、QS2はカットオフ状態、メイセンス
アンプもリセット状態にある。このときワード線WLは非
選択状態（ローレベル状態）にあり、各メモリセルは保
持状態にある。
この状態から、時刻t2に至ると、プリチャージバラン
ス信号PDLが下降してローレベルとなり、各サブビット
線選択信号SSiもすべて下降し、各サブビット線対はフ
ローティング状態となる。次に、選択すべきメモリセル
に対するサブセンスアンプ選択信号TGiを除く他のサブ
センスアンプ選択信号が下降する（図中破線表示）。
続いて、時刻t3において、選択すべきメモリセルの接
続されたワード線WLが上昇しハイレベルとなる。このと
き、サブビット線SBiの電位は選択されたメモリセルの
記憶情報に従って僅かに変動する。一方、このときサブ
ビット線▲▼は、ここでは、初期値のままである
が、必要に応じてダミーセルなどの方法により補正を加
えてもよい。
次に、時刻t4において、サブセンスアンプ活性化信号
SSENiが下降を開始する。これに従い、MOSトランジスタ
QS1、QS2がオン状態となり、メインビット線対MB、▲
▼の電位が下降しはじめるが、サブビット線対上に読
み出された信号に従ってメインビット線対上にも差電位
が現れる。これとほぼ同時にメインセンスアンプ活性化
信号も活性化させるのであるが、このとき、メインセン
スアンプのｐチャネル側すなわち、活性化信号MSEPのみ
を先に上昇させるようにしてもよい。このようにするこ
とによりメインビット線対MB、▲▼の一方の電位が
必要以上に下降するのを防止することができる。活性化
信号MSEP、MSENによりメインセンスアンプ１が活性化さ
れるとメインビット線対上の差電位の拡大が助長され
る。
メインビット線対上の差電位が所定の値、たとえば20
0mV〜500mVに達したころを見はからってサブセンスアン
プ選択信号TGiを下降させ、MOSトランジスタQT1、QT2を
カットオフ状態にする（時刻t5）。これは、活性化信号
MSEPを上昇させた際に、活性化信号MSEP−SSENi間を流
れる貫通電流を遮断するために必要な動作である（MOS
トランジスタQS1、QS2はプリチャージレベル付近のサブ
ビット線電位でオン状態となるように設定されてい
る）。
選択信号TGiが下降したときにはメインセンスアンプ
の活性化信号MSENも下降を始めているので、メイビット
線対の一方は電源電位に向かって上昇し、他方は接地電
位に向かって下降し続けることになる。
その後、時刻t6において、選択されたメモリセルの属
するサブビット線選択信号SSiを上昇させ、サブビット
線対の充放電をメインビット線対を経由して行わせるこ
とにより、メモリセルへの再書き込みを実行する。
上記実施例の時刻t5の動作において、メインビット線
対の総浮遊容量がサブビット線対の総浮遊容量と比較し
て十分大きい場合は、サブセンスアンプ選択信号TGiを
下降させるかわりに、この時刻t5に、サブビット線選択
信号SSiを上昇させてサブビット線対SBi、▲▼の
一方の電位を下降させてしまうことによって貫通電流を
阻止するようにしてもよい。
第２図（ａ）は、本発明の第２の実施例を示す回路図
である。同図において、第１図（ａ）の部分、信号と同
等のものについては同一の記号が付されている。第２図
（ｂ）は、その動作波形図である。第１の実施例と異な
る点は、サブセンスアンプ選択信号TGiで制御されるMOS
トランジスタQT1、QT2に替えてメインビット線対MB、▲
▼のそれぞれにゲートが接続されたMOSトランジス
タQS3、QS4が接続されている点である。
動作について説明すると、初期状態においては各信号
とも第１の実施例と全く同様である（時刻t1）。プリチ
ャージバランス信号PDLおよびサブビット線選択信号SSi
が下降し（時刻t2）、その後、時刻t3において、選択さ
れたワード線WLが上昇し、メモリセルの情報がサブビッ
ト線SBiに読み出される。次に、時刻t4において、サブ
センスアンプ活性化信号SSENiが下降を始め、MOSトラン
ジスタQS1、QS2およびQS3、QS4がオン状態となり、メイ
ンビット線対MB、▲▼の電位も下降を始めるが、サ
ブビット線対上の情報に従って差電位が大きくなってい
く。このとき、より低電位になったメインビット線、た
とえばMBがゲートに与えられたMOSトランジスタQS4はカ
ットオフしてメインビット線▲▼の無駄な下降を防
ぐと共に貫通電流を阻止する。時刻t4とほぼ同時にメイ
ンセンスアンプ活性化信号MSEPを上昇させることによ
り、メインビット線対MB、▲▼上の信号の増幅を高
速化させ、引き続き、活性化信号MSENを下降させる。メ
インビット線上の差電位が所定の値に達した時刻t5を見
はからってサブビット線選択信号SSiを上昇させること
により、第１の実施例と同様、メモリセルの再書き込み
を実行する。
なお、本実施例の場合には、プリチャージバランス回
路５には、バランス信号PBLで駆動されるMOSトランジス
タQBが追加されているが、このトランジスタは、時刻t4
においてメインビット線対上に何らかの理由で差電位が
発生し、不安定な動作を招く場合に、差電位を解消させ
動作を安定させるのに用いられる。バランス信号PBL
は、センスアンプ活性化後に低下する。
［発明の効果］ 以上説明したように、本発明はサブセンスアンプを一
種類のMOSトランジスタのみで構成し、そして、サブセ
ンスアンプ活性化信号線−メインビット線間に接続され
たサブセンスアンプのMOSトランジスタによれサブビッ
ト線対の電位差をメインビット線上に伝達するものであ
るので、以下の効果を奏することができる。
サブビット線対上のデータをサブセンスアンプによ
り増幅する時間が必要でなくなるので、動作を高速化す
ることができる。
サブセンスンアンプを小型化できるので、半導体メ
モリの高集積化が可能となる。またチップ面積を従来例
より増加させることなくサブビット線による分割数を増
やすことができるので、より小さいセル容量でも安定な
動作が可能となり、製造ばらつきに対する余裕度も向上
する。
【図面の簡単な説明】
第１図（ａ）は本発明の第１の実施例を示す回路図、第
１図（ｂ）はその動作波形図、第２図（ａ）は本発明の
第２の実施例を示す回路図、第２図（ｂ）はその動作波
形図、第３図は技術背景を説明するためのダイナミック
型半導体メモリの基本的なレイアウト図、第４図は、メ
インビット、サブビット構成のダイナミック型半導体メ
モリの従来のレイアウト図、第５図は、第４図の部分回
路図である。 １……メインセンスアンプ、２……サブセンスアンプ、
3a〜3d、3L、3R……行デコーダ、４……列デコーダ、５
……プリチャージバランス回路、Ｄ、……ビット線、
HVC……1/2VCC供給線、MB、▲▼……メインビット
線、SB、▲▼、SBi、▲▼……サブビット
線、MC……メモリセル、WL、W0L〜W3L、W0R〜W3R……ワ
ード線、I/O、▲▼、I/OL、I/OR……I/Oバス、YS
W……列選択信号（線）、SS0〜SS3、SSi……サブビット
線選択信号（線）、PDL……プリチャージバランス信号
（線）、PBL……バランス信号（線）、MSEP、MSEN……
メインセンスアンプ活性化信号（線）、SSEPi、SSENi…
…サブセンスアンプ活性化信号（線）、TGi……サブセ
ンサアンプ選択信号（線）。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】メインセンスアンプに接続されたメインビ
    ット線対MB、▲▼と、 それぞれ複数の１トランジスタ型メモリセルが接続され
    た複数のサブビット線対SB1、▲▼；…;SBi、▲
    ▼；…;SBn、▲▼と、 真側の各サブビット線SB1、…、SBi、…、SBnと真側の
    メインビット線MBとの間にそれぞれ接続された、ゲート
    がそれぞれサブビット線選択信号線SSi（ｉ＝１、２、
    …、ｎ）に接続された第一のMISトランジスタと、 偽側の各サブビット線▲▼、…、▲▼、
    …、▲▼と偽側のメインビット線▲▼との間
    にそれぞれ接続された、ゲートがそれぞれ前記サブビッ
    ト線選択信号線SSiに接続された第２のMISトランジスタ
    と、 各サブビット線対毎に設けられたサブセンスアンプ活性
    化信号線SSENi（ｉ＝１、２、…、ｎ）と真側のメイン
    ビット線MBとの間にそれぞれ設けられ、ゲートがそれぞ
    れ偽側のサブビット線▲▼に接続された第３のMI
    Sトランジスタと、 前記サブセンスアンプ活性化信号線と偽側のメインビッ
    ト線▲▼との間に設けられ、ゲートがそれぞれ真側
    のサブビット線SBiに接続された第４のMISトランジスタ
    と、 を具備する半導体メモリ。
  2. 【請求項２】前記サブセンスアンプ活性化信号線SSENi
    と前記真側のメインビット線MBとの間には、ゲートがそ
    れぞれサブセンスアンプ選択信号線TGi（ｉ＝１、２、
    …、ｎ）に接続された第５のMISトランジスタが前記第
    ３のMISトランジスタと直列に接続され、前記サブセン
    スアンプ活性化信号線SSENiと前記偽側のメインビット
    線▲▼との間には、ゲートがそれぞれ前記サブセン
    スアンプ選択信号線TGiに接続された第６のMISトランジ
    スタが前記第４のMISトランジスタと直列に接続されて
    いる請求項１記載の半導体メモリ。
  3. 【請求項３】前記サブセンスアンプ活性化信号線SSENi
    と前記真側のメインビット線MBとの間には、ゲートがそ
    れぞれ前記偽側のメインビット線▲▼に接続された
    第７のMISトランジスタが前記第３のMISトランジスタと
    直列に接続され、前記サブセンスアンプ活性化信号線SS
    ENiと前記偽側のメインビット線▲▼との間には、
    ゲートがそれぞれ前記真側のメインビット線MBに接続さ
    れた第８のMISトランジスタが前記第４のMISトランジス
    タと直列に接続されている請求項１記載の半導体メモ
    リ。
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