JPH023188A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH023188A JPH023188A JP63142185A JP14218588A JPH023188A JP H023188 A JPH023188 A JP H023188A JP 63142185 A JP63142185 A JP 63142185A JP 14218588 A JP14218588 A JP 14218588A JP H023188 A JPH023188 A JP H023188A
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- Japan
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- bit line
- potential
- bit lines
- memory cell
- bit
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000005513 bias potential Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、不揮発性半導体記憶装置に係り、特にリード
オンリーメモリのビット線電位の制御回路に関し、 読み出し時のノイズの発生の抑制および不安定動作の抑
制を図りうるビット線制御回路を備えた不揮発性半導体
記憶装置を提供することを目的とし、 複数のビット線とワード線との各交点にそれぞれメモリ
セルが接続され、前記ビット線にビット線電位を与える
とともに、当該選択メモリセルに対応するビット線の電
位をセンスアンプを介して読み出すようにした不揮発性
半導体記憶装置において、少なくとも前記選択メモリセ
ルに対応するビット線に隣接する非選択ビット線の電位
を強制的に一定電位に固定するビット線制御回路を備え
て構成する。
オンリーメモリのビット線電位の制御回路に関し、 読み出し時のノイズの発生の抑制および不安定動作の抑
制を図りうるビット線制御回路を備えた不揮発性半導体
記憶装置を提供することを目的とし、 複数のビット線とワード線との各交点にそれぞれメモリ
セルが接続され、前記ビット線にビット線電位を与える
とともに、当該選択メモリセルに対応するビット線の電
位をセンスアンプを介して読み出すようにした不揮発性
半導体記憶装置において、少なくとも前記選択メモリセ
ルに対応するビット線に隣接する非選択ビット線の電位
を強制的に一定電位に固定するビット線制御回路を備え
て構成する。
本発明は、不揮発性半導体記憶装置に係り、特にリード
オンリーメモリ(以下、ROMという、)のと・yト線
電位の制御回路に関する。
オンリーメモリ(以下、ROMという、)のと・yト線
電位の制御回路に関する。
ROMは、メモリセルアレイにアドレスを与えることに
よりメモリセルアレイ中のいずれか一つのメモリセルを
選択し、そのメモリセルのデータをセンスアンプにより
読み出すようにした読み出し専用のメモリである。かか
るROMにおいては、データの読み出し時におけるビッ
ト線電位の変動が隣接する他のビット線電位に干渉して
生ずる誤動作、不安定動作が問題となる。
よりメモリセルアレイ中のいずれか一つのメモリセルを
選択し、そのメモリセルのデータをセンスアンプにより
読み出すようにした読み出し専用のメモリである。かか
るROMにおいては、データの読み出し時におけるビッ
ト線電位の変動が隣接する他のビット線電位に干渉して
生ずる誤動作、不安定動作が問題となる。
ROMのメモリセルアレイは、複数のワード線とビット
線がX−Yマトリクス状に交叉配置され、その各交点に
それぞれメモリセルが配置された構成となっている。こ
のようなROMにおいて、メモリセルのデータを読み出
す場合、いずれかのワード線を活性化することにより読
み出すべきメモリセルを選択し、ビット線に電位を与え
対応するビット線(以下、選択ビット線という、)の電
位をセンスアンプにより出力するようになっている。
線がX−Yマトリクス状に交叉配置され、その各交点に
それぞれメモリセルが配置された構成となっている。こ
のようなROMにおいて、メモリセルのデータを読み出
す場合、いずれかのワード線を活性化することにより読
み出すべきメモリセルを選択し、ビット線に電位を与え
対応するビット線(以下、選択ビット線という、)の電
位をセンスアンプにより出力するようになっている。
このとき、選択されなかったビット線(以下、非選択ビ
ット線という、)は全てセンスアンプから切離される。
ット線という、)は全てセンスアンプから切離される。
この非選択ビット線の切離しはMOSトランジスタ等の
スイッチ手段により行なわれるのであるが、単に切離す
だけで、その切離し時において各非選択ビット線がいか
なる電位状態にあるかという点については何ら考慮され
ておらず、フローティング状態に置かれたままというの
が現状である0以上のような選択動作を繰返しつつ、同
じかまたは異なるビット線を順次選択し、所望のメモリ
セルのデータを読み出す。
スイッチ手段により行なわれるのであるが、単に切離す
だけで、その切離し時において各非選択ビット線がいか
なる電位状態にあるかという点については何ら考慮され
ておらず、フローティング状態に置かれたままというの
が現状である0以上のような選択動作を繰返しつつ、同
じかまたは異なるビット線を順次選択し、所望のメモリ
セルのデータを読み出す。
上記従来のROMにおいて問題となる点は、第1に、何
らかの原因により非選択ビット線の電位が変化した場合
、その電位変化の影響を受けて選択ビット線にノイズが
発生ずるおそれがある点である。このノイズは必然的に
データの読み出し誤り等の誤動作を招くことになる。
らかの原因により非選択ビット線の電位が変化した場合
、その電位変化の影響を受けて選択ビット線にノイズが
発生ずるおそれがある点である。このノイズは必然的に
データの読み出し誤り等の誤動作を招くことになる。
上記ノイズが発生ずる理由は次の通りである。
すなわち、第4図(等価回路)に示すように、互いに隣
接するビット線b 、 bl、 b2のそれぞれの間
には線間容量(浮遊容量)c 、c が存在する。
接するビット線b 、 bl、 b2のそれぞれの間
には線間容量(浮遊容量)c 、c が存在する。
これは、ビット線が長く並列して配線されでいるなめで
ある。この第4図において、第5図に示すよに、ビット
線b1が選択された状態で、その両隣りの非選択ビット
線b 、b の電位■bo” b3が何らかの原因
により変化したとする。
ある。この第4図において、第5図に示すよに、ビット
線b1が選択された状態で、その両隣りの非選択ビット
線b 、b の電位■bo” b3が何らかの原因
により変化したとする。
すると、非選択ビット線b 、b の側から選択ビ
ット線b に対して線間界ff1c、Cによる充電電流
(または放電電流)が流れ、選択ビット線b1が本来あ
るべき電位より変化してしまうことが起こる。第5図で
はL”レベルかられずか“1【”レベル側に上昇してい
る。このVblの電位変化がわずかなものであっても、
ビット線電位を読み出すセンスアンプはその機能上非常
に高感度(数+mVの変化を検出可能)に作られている
ため、あたかも“ト■”レベルのデータが入力されたか
の如く誤動作することとなる。以上の誤動作は非選択ビ
ット線b 、b の切離し時の電位が不明であるた
め、’H”レベルから“L”レベルに変化するか、ある
いはその逆であるかは全くわからず、誤動作訂正は困難
である。
ット線b に対して線間界ff1c、Cによる充電電流
(または放電電流)が流れ、選択ビット線b1が本来あ
るべき電位より変化してしまうことが起こる。第5図で
はL”レベルかられずか“1【”レベル側に上昇してい
る。このVblの電位変化がわずかなものであっても、
ビット線電位を読み出すセンスアンプはその機能上非常
に高感度(数+mVの変化を検出可能)に作られている
ため、あたかも“ト■”レベルのデータが入力されたか
の如く誤動作することとなる。以上の誤動作は非選択ビ
ット線b 、b の切離し時の電位が不明であるた
め、’H”レベルから“L”レベルに変化するか、ある
いはその逆であるかは全くわからず、誤動作訂正は困難
である。
従来のROMの第2の問題点は、あるビット線が非選択
状態から選択状態に転する際に、安定した動作を得るこ
とができない場合があるという点である。
状態から選択状態に転する際に、安定した動作を得るこ
とができない場合があるという点である。
これは、ビット線の選択時において非選択ビット線を単
にセンスアンプから切離すたけで、そのままの状態に放
置していることに原因がある。単に切離すのみでは、非
選択ビット線に幾分かの電圧が残るか、あるいは全くな
い状態か、残ったとしてもその電圧値がどの位か、がわ
からないフローティング状態となる。したがって、その
ような非選択線が次のアドレス指定時に選択された場合
にいかなる電位からビット線電位が立上る(または立下
る)かは不定である。これらは各ビット線においてそれ
ぞれ異なるため、不安定な読み出し動作となる。
にセンスアンプから切離すたけで、そのままの状態に放
置していることに原因がある。単に切離すのみでは、非
選択ビット線に幾分かの電圧が残るか、あるいは全くな
い状態か、残ったとしてもその電圧値がどの位か、がわ
からないフローティング状態となる。したがって、その
ような非選択線が次のアドレス指定時に選択された場合
にいかなる電位からビット線電位が立上る(または立下
る)かは不定である。これらは各ビット線においてそれ
ぞれ異なるため、不安定な読み出し動作となる。
本発明は、読み出し時のノイズの発生の抑制および不安
定動作の抑制を図りうるビット線制御回路を備えた不揮
発性半導体記憶装置を提供することを目的とする。
定動作の抑制を図りうるビット線制御回路を備えた不揮
発性半導体記憶装置を提供することを目的とする。
上記課題を解決するため、本発明は、複数のとット線(
bo〜bo)とワード線との各交点にそれぞれメモリセ
ル(MCo〜MC0)が接続され、前記ビット線(bo
〜bn)にビット線電位を与えるとともに、当該選択メ
モリセル(MCo〜MC)に対応するビット線の電位を
センスアンプ(6)を介して読み出すようにした不揮発
性半導体記憶装置において、少なくとも前記選択メモリ
セル(MC0)に対応するビット線に隣接する非選択ビ
ット線(MC・ 、MC,)の他端側+−1++1 電位を強制的に一定電位(E)に固定するビット線制御
回路(8)を備えて構成する。
bo〜bo)とワード線との各交点にそれぞれメモリセ
ル(MCo〜MC0)が接続され、前記ビット線(bo
〜bn)にビット線電位を与えるとともに、当該選択メ
モリセル(MCo〜MC)に対応するビット線の電位を
センスアンプ(6)を介して読み出すようにした不揮発
性半導体記憶装置において、少なくとも前記選択メモリ
セル(MC0)に対応するビット線に隣接する非選択ビ
ット線(MC・ 、MC,)の他端側+−1++1 電位を強制的に一定電位(E)に固定するビット線制御
回路(8)を備えて構成する。
上記本発明の構成によれば、少なくとも選択ビット線(
MCi)に隣接する非選択ビット線(MC11MC1+
1)の電位を強制的に一定電位(E)に固定するため、
選択時における非選択ビット線(MC・ 、Me、
)の電位変動が生1−1 1す1 しることがない、したがって、その電位変動がビット線
相互間の線間容量を通じて悪影響を及ぼすことがないの
でノイズの発生を抑制し、誤動作を防止できる。また、
非選択ビット線<MC,1MC1+1)の電位を一定値
(E)に固定することにより、非選択から選択への切換
えに際しての非選択ビット線電位の立上りを常に一定値
(E)から開始させることになる。そのため、各ビット
線において立上り電圧が異なるというような不安定な動
作を防止できる。
MCi)に隣接する非選択ビット線(MC11MC1+
1)の電位を強制的に一定電位(E)に固定するため、
選択時における非選択ビット線(MC・ 、Me、
)の電位変動が生1−1 1す1 しることがない、したがって、その電位変動がビット線
相互間の線間容量を通じて悪影響を及ぼすことがないの
でノイズの発生を抑制し、誤動作を防止できる。また、
非選択ビット線<MC,1MC1+1)の電位を一定値
(E)に固定することにより、非選択から選択への切換
えに際しての非選択ビット線電位の立上りを常に一定値
(E)から開始させることになる。そのため、各ビット
線において立上り電圧が異なるというような不安定な動
作を防止できる。
次に、本発明の実施例を図面に基づいて説明する。
及Ω]いm
まず、ROMの全体構成を説明し、本発明を説明する。
第2図にROMの全体構成を示す。このROMは4Mビ
ット(512にワード×8)の例を示したものである。
ット(512にワード×8)の例を示したものである。
第2図において、選択ロジック1にチップイネーブル信
号CE、アウトプットイネーブル信号OEが与えられて
当該ROMが選択される。アドレスバッファ2にアドレ
ス信号Ao〜A18(A。
号CE、アウトプットイネーブル信号OEが与えられて
当該ROMが選択される。アドレスバッファ2にアドレ
ス信号Ao〜A18(A。
〜A9は列データ、A1o′−A18は行データ)が与
えられる。ロウデコーダ3は列データAo〜A9をデコ
ードして1024とットデータとし、メモリセルアレイ
4に出力する。一方、コラムデコーダ5は行データA1
o〜A18によりメモリセルアレイ4からのビットデー
タ(512X8)をデコードし、8ビツトデータでセン
スアンプ6に出力する。センスアン16により検出され
たデータは出力バッファ7を介して出力する。
えられる。ロウデコーダ3は列データAo〜A9をデコ
ードして1024とットデータとし、メモリセルアレイ
4に出力する。一方、コラムデコーダ5は行データA1
o〜A18によりメモリセルアレイ4からのビットデー
タ(512X8)をデコードし、8ビツトデータでセン
スアンプ6に出力する。センスアン16により検出され
たデータは出力バッファ7を介して出力する。
メモリセルアレイ4は、ロウデコーダ3に接続される複
数のワード線WLとコラムデコーダ5に接続される複数
のビット線すとが交叉して配置され、その各交点にメモ
リセルMCが接続されている。このメモリセルアレイ4
はNAND型で構成されている。メモリセルアレイ4に
おけるビット線すの−@側はコラムデコーダ5に接続さ
れ、他端側は本発明に係るビット線制御回路8に接続さ
れている。このビット線制御回路8は後述するように、
非選択ビット線を常に一定の電位Eに保持するよう機能
する。
数のワード線WLとコラムデコーダ5に接続される複数
のビット線すとが交叉して配置され、その各交点にメモ
リセルMCが接続されている。このメモリセルアレイ4
はNAND型で構成されている。メモリセルアレイ4に
おけるビット線すの−@側はコラムデコーダ5に接続さ
れ、他端側は本発明に係るビット線制御回路8に接続さ
れている。このビット線制御回路8は後述するように、
非選択ビット線を常に一定の電位Eに保持するよう機能
する。
見ヱffi旧1厘皿
第3図に本発明に係るビット線制御回路の実施例を示す
、説明を簡単にするため、4本のビット線で説明する。
、説明を簡単にするため、4本のビット線で説明する。
メモリセルMCo〜M C3はそれぞれビット線b 〜
b3に接続されている。ビット線bo〜b3の一端側は
コラムデコーダ5を介してセンスアンプ6に接続されて
いる。ビット線bo〜b3の他端側にとット線制御回路
8を介して電源母線9に共通接続されている。
b3に接続されている。ビット線bo〜b3の一端側は
コラムデコーダ5を介してセンスアンプ6に接続されて
いる。ビット線bo〜b3の他端側にとット線制御回路
8を介して電源母線9に共通接続されている。
コラムデコーダ5は、2つのアドレス信号A+n’B、
から反転信号を作るインバーターNV1゜IN■2と4
つの2人力ANDゲートGo−G3と、ビット線す。〜
b1をON・OFFさせるNMOSトランジスタ(スイ
ッチ)Qo〜Q3とを備えて構成され、チップイネーブ
ル信号CEを条件として動作するように構成されている
。
から反転信号を作るインバーターNV1゜IN■2と4
つの2人力ANDゲートGo−G3と、ビット線す。〜
b1をON・OFFさせるNMOSトランジスタ(スイ
ッチ)Qo〜Q3とを備えて構成され、チップイネーブ
ル信号CEを条件として動作するように構成されている
。
ビット線制御回路8はコラムデコーダ5のANDゲーゲ
ー。〜G3の出力信号を受けて反転させるインバーター
。〜I3と、電源母線9と各メモリセルMC〜M C3
との間に介在されたNMOSトランジスタ(スイッチ)
So〜S3とを備えて構成される。
ー。〜G3の出力信号を受けて反転させるインバーター
。〜I3と、電源母線9と各メモリセルMC〜M C3
との間に介在されたNMOSトランジスタ(スイッチ)
So〜S3とを備えて構成される。
電源母線9には一定のバイアス電位Eが供給される。な
るべくなら、このバイアス電位Eはセンスアンプ6が動
作しやすい電位に近い値が好ましい、非選択から選択に
転じる際のI′ifI始電圧がセンスアンプ6の動作電
圧に近い程アクセスタイムを短縮できるからである。
るべくなら、このバイアス電位Eはセンスアンプ6が動
作しやすい電位に近い値が好ましい、非選択から選択に
転じる際のI′ifI始電圧がセンスアンプ6の動作電
圧に近い程アクセスタイムを短縮できるからである。
肱−1
次に動作を説明する。
いま、チップイネーブル信号CEか与えられ、アドレス
データAin、B!。によりメモリセルMC,が選択さ
れたとする。このとき、トランジスタQ のみONとな
り、他のトランジスタQ。。
データAin、B!。によりメモリセルMC,が選択さ
れたとする。このとき、トランジスタQ のみONとな
り、他のトランジスタQ。。
Q2.Q3は全てOFFとなる。したがって、とット線
b が選択ビット線で、他のb 、b 。
b が選択ビット線で、他のb 、b 。
b3は非選択ビット線である。その結果、メモリセルM
Cに対応する選択ビット線b1のみがセンスアンプ6に
接続され、他の非選択ビット線b 、b 、b
は全て切離される。ここまでの動作は従来と変りはない
。
Cに対応する選択ビット線b1のみがセンスアンプ6に
接続され、他の非選択ビット線b 、b 、b
は全て切離される。ここまでの動作は従来と変りはない
。
しかし、このとき、ANDゲーゲーの出力により、イン
バーター を介してトランジスタS1がOFFとなり、
他の全てのトランジスタS。
バーター を介してトランジスタS1がOFFとなり、
他の全てのトランジスタS。
S2,33はONとなる。その結果、電源母線9の一定
電位Eが非選択ビット線b 、b 、bo 2
3 に−律に供給され、それらの各非選択ビット線b 、
b 、b は強制的に同一定な位Eとされる、その
結果、各ビット線す、b2.b3においてビット線電位
のバラツキはない。
電位Eが非選択ビット線b 、b 、bo 2
3 に−律に供給され、それらの各非選択ビット線b 、
b 、b は強制的に同一定な位Eとされる、その
結果、各ビット線す、b2.b3においてビット線電位
のバラツキはない。
このように、ビット線制御回路8においては、コラムデ
コーダ5のトランジスタQ 〜Q3とは逆に、選択ビッ
ト線b のトランジスタS1のみが切離され、他の非選
択ビット線b 1b2b3に一定電位Eが供給されるこ
とになる。このことにより、非選択ビット線b 、b
、b は非選択時において必ず一定電位Eに固定
されるので、何らかの原因により非選択ピット&i b
o 。
コーダ5のトランジスタQ 〜Q3とは逆に、選択ビッ
ト線b のトランジスタS1のみが切離され、他の非選
択ビット線b 1b2b3に一定電位Eが供給されるこ
とになる。このことにより、非選択ビット線b 、b
、b は非選択時において必ず一定電位Eに固定
されるので、何らかの原因により非選択ピット&i b
o 。
b2.b3に電位変化が起ろうとしても変化することは
ない、よって、線間容旦による選択ビット線b1への影
響を防止でき、かつノイズの発生を抑制できる。また、
非選択ビット線b 、b 。
ない、よって、線間容旦による選択ビット線b1への影
響を防止でき、かつノイズの発生を抑制できる。また、
非選択ビット線b 、b 。
b3は必ず一定電位Eとされるため、フローティング状
態に置かれることはなく、非選択状態から選択状態に移
るとき、常に一定の電位Eから電圧の立上り(立下り)
が生ずるので不安定動作が生じない。
態に置かれることはなく、非選択状態から選択状態に移
るとき、常に一定の電位Eから電圧の立上り(立下り)
が生ずるので不安定動作が生じない。
以上述べたように、本発明によれば、データ読み出し時
における選択動作に伴って、非選択ビット線は常に一定
の電位に固定されるので、ノイズの発生を抑制して誤動
作を防止するとともに、選択ビット線の変更時における
不安定動作を防止することができる。
における選択動作に伴って、非選択ビット線は常に一定
の電位に固定されるので、ノイズの発生を抑制して誤動
作を防止するとともに、選択ビット線の変更時における
不安定動作を防止することができる。
第1図は本発明の原理説明図、
第2図は本発明のROMの全体構成図、第3図は本発明
のビット線制御回路図、第4図はビット線の等価回路図
、 第5図は第4図の各部電位変化説明図である。 1・・・選択ロジック、 2・・・アドレスバッファ、 3・・・ロウデコーダ、 4・・・メモリセルアレイ、 5・・・コラムデコーダ、 6・・・センスアンプ、 7・・・出力バッファ、 8・・・ビット線制御回路、 9・・・電源母線、 Ain、Bin・・・アドレス信号、 bo〜b3・・・ビット線、 MC〜M C3・・・メモリセル、 So〜S3・・・トランジスタ。 本発明のビ/ト線制イ卸回路図 第 3 図 本発明のROMの全体構成図 ビ ト線の等価回路図 第4図 第4図の各部電位変化説明図 第 5 図
のビット線制御回路図、第4図はビット線の等価回路図
、 第5図は第4図の各部電位変化説明図である。 1・・・選択ロジック、 2・・・アドレスバッファ、 3・・・ロウデコーダ、 4・・・メモリセルアレイ、 5・・・コラムデコーダ、 6・・・センスアンプ、 7・・・出力バッファ、 8・・・ビット線制御回路、 9・・・電源母線、 Ain、Bin・・・アドレス信号、 bo〜b3・・・ビット線、 MC〜M C3・・・メモリセル、 So〜S3・・・トランジスタ。 本発明のビ/ト線制イ卸回路図 第 3 図 本発明のROMの全体構成図 ビ ト線の等価回路図 第4図 第4図の各部電位変化説明図 第 5 図
Claims (1)
- 【特許請求の範囲】 複数のビット線(b_0〜b_n)とワード線との各
交点にそれぞれメモリセル(MC_0〜MC_n)が接
続され、前記ビット線(b_0〜b_n)にビット線電
位を与えるとともに、当該選択メモリセル(MC_0〜
MC_n)に対応するビット線の電位をセンスアンプ(
6)を介して読み出すようにした不揮発性半導体記憶装
置において、 少なくとも前記選択メモリセル(MC_i)に対応する
ビット線に隣接する非選択ビット線(MC_i_−_1
、MC_i_+_1)の電位を強制的に一定電位(E)
に固定するビット線制御回路(8)を備えたことを特徴
とする不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63142185A JPH023188A (ja) | 1988-06-09 | 1988-06-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63142185A JPH023188A (ja) | 1988-06-09 | 1988-06-09 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH023188A true JPH023188A (ja) | 1990-01-08 |
Family
ID=15309358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63142185A Pending JPH023188A (ja) | 1988-06-09 | 1988-06-09 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH023188A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0498691A (ja) * | 1990-08-16 | 1992-03-31 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
JPH07105695A (ja) * | 1993-10-04 | 1995-04-21 | Nec Corp | 読出し専用メモリ |
EP1511042A1 (en) * | 2003-08-27 | 2005-03-02 | STMicroelectronics S.r.l. | Phase-change memory device with biasing of deselected bit lines |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5873093A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | 半導体メモリ− |
JPS61151899A (ja) * | 1984-12-26 | 1986-07-10 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-06-09 JP JP63142185A patent/JPH023188A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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