JP3039793B2

JP3039793B2 - 半導体メモリ装置

Info

Publication number: JP3039793B2
Application number: JP2177880A
Authority: JP
Inventors: 須磨子安部; 洋一鈴木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-07-05
Filing date: 1990-07-05
Publication date: 2000-05-08
Anticipated expiration: 2015-05-08
Also published as: KR920003314A; KR950009394B1; US5307317A; JPH0464991A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体メモリ装置に関し、特に、MOS型の
スタティック型ランダムアクセスメモリ（SRAM）の高速
アクセス化に用いて好適な半導体メモリ装置に関する。

（従来の技術）第２図は、従来の半導体メモリ装置を示し、特にデー
タ読み出し部分を詳細に示す。同図において、CGはセル
群である。セル群CG中のセルＣ（C11,C21,…;C12,C22,
…）はローアドレスA1によって選択されるワード線WL
（WL1,WL2,…）に接続されている。それらのセルＣの出
力は、ビット線BL,/BL（BL1,/BL1;BL2,/BL2;…）に導出
される。ビット線BL,/BLのデータは、カラムスイッチCS
W（CSW1,CSW2,…）を介してI/O線IOL（IOL1,IOL2）に伝
えられる。カラムスイッチCSWのゲートは、カラムアド
レスA2によって選択されるアドレスラインAL（AL1,AL2,
…）に接続される。I/O線IOLはセンスアンプリファイア
SAに接続されている。センスアンプリファイアSAからは
センス出力ｄ、/dが導出される。これらのセンス出力
ｄ、d/は、出力バッファ回路OBに与えられる。出力バッ
ファ回路OBからの出力ゲート線G0、G1はそれぞれ出力バ
ッファトランジスタQ17、Q18のゲートに接続されてい
る。出力バッファトランジスタQ17、Q18の接続点から出
力信号Doutが得られる。

かかる構成において、データの読み出しを行なう場合
について説明する。先ず、ローアドレスA1によってワー
ド線WL1が選択されたとする。その結果、セルC11,C21,
…からビット線BL1,/BL1,…にデータが出力される。一
方、カラムアドレスA2によって、例えばアドレスライン
AL1（カラムスイッチCSW1）が選択されたとする。これ
により、セルC11のデータがI/O線IOLに伝えられる。I/O
線IOLのデータはセンスアンプリファイアSAで増幅さ
れ、センス出力ｄ、/dとして出力バッファ回路OBに与え
られる。出力バッファ回路OBの出力は、出力ゲート線G
0、G1を介して出力バッファトランジスタQ17、Q18のゲ
ートに与えられる。これにより、セルC11のデータが出
力信号D_outとして得られる。

次に、ローアドレスA1が変化して、例えばそれまでと
異なるワード線WL2が選択されるとする。これにより、
新しく選ばれたセルC12,C22,…のデータがビット線BL1,
/BL1;BL2,/BL2;…）に伝わる。さらに、カラムアドレス
A2の変化によって例えば別のアドレスラインAL2（カラ
ムスイッチCSW2）が選択されるとする。これにより、ビ
ット線BL2,/BL2が選択される。その結果、セルC22のデ
ータがI/O線IOLに導出される。以下は、上記と同様にし
て、トランジスタQ17、Q18の接続点からセルC22のデー
タが出力信号D_outとして得られる。

（発明が解決しようとする課題）従来の半導体メモリ装置では、以上のように、各セル
からの読み出し経由がそれぞれ同じように形成され、そ
れらの同一の経路を介してデータの読み出しが行われ
る。そのため、各セルからの読み出し時間（アクセス時
間）はほぼ一定になる。これにより、例えば、ある特定
のアドレスに基づくアクセス時間を、他の通常のアドレ
スに基づくアクセス時間よりも短くすることは非常に困
難である。

本発明は、上記に鑑みてなされたもので、その目的
は、ある特別アドレスに基づくアクセスを、他の通常の
アドレスに基づくアクセスよりも高速に行い得る半導体
メモリ装置を得ることにある。

さらに、本発明のもうひとつの目的は、直列に接続さ
れた出力バッファトランジスタの両方が同時にオンとな
る状態を遅延回路によらずに確実且つ容易に防ぐことが
できる半導体メモリ装置を提供することにある。

（課題を解決するための手段）本発明の半導体メモリ装置は、複数の第１セルを有
し、アドレス信号によって前記第１セルのうちのあるも
のが選択される第１のセル群と、複数の第２セルを有
し、前記アドレス信号によって前記第２セルのうちのあ
るものが選択される第２のセル群と、前記選択された第
１セル中のデータを第１相補センス出力として出力する
第１のセンスアンプリファイアと、前記選択された第２
セル中のデータを第２相補センス出力として出力する第
２のセンスアンプリファイアと、前記第１及び第２相補センス出力と第１及び第２の出
力選択信号とを入力して第１及び第２の制御信号を出力
する出力バッファ回路であって、前記第１の出力選択信
号が第１のレベルにある時は前記第１相補センス出力に
応じた信号を前記第１及び第２の制御信号として出力
し、前記第２の出力選択信号が第１のレベルにある時は
前記第２相補センス出力に応じた信号を前記第１及び第
２の制御信号として出力する、出力バッファ回路と、高圧側電源と低圧側電源との間に直接に接続された第
１及び第２のスイッチング素子を有し、前記出力バッフ
ァ回路から出力された前記第１及び第２の制御信号を前
記第１及び第２のスイッチング素子の制御端子に入力
し、前記第１及び第２の制御信号に応じたデータ出力を
前記第１のスイッチング素子と前記第２のスイッチング
素子との接続点から出力する、出力回路と、相補的な第１及び第２の特定アドレス信号を入力して
前記第１及び第２の出力選択信号を前記出力バッファ回
路に出力する出力切換回路であって、前記第１及び第２
の特定アドレス信号のレベルを検出する論理演算手段を
有し、前記第１及び第２の出力選択信号の出力可能状態
において、前記入力した前記第１及び第２の特定アドレ
ス信号のいずれかのみが選択レベルにある時は前記第１
及び第２の出力選択信号のいずれかを前記第１のレベル
にして出力し、入力した前記第１及び第２の特定アドレ
ス信号のいずれもが選択レベルにある状態を前記論理演
算手段により検出すると前記第１及び第２の出力選択信
号をいずれも前記第１のレベルとは異なるレベルにし前
記第１及び第２のスイッチング素子がともにオンとなる
のを防止する、出力切換回路と、を備えるものとして構
成される。

（作用）アドレス信号によって第１及び第２のセル群中の第１
及び第２セルがそれぞれ選択される。それらのセル中の
データが第１及び第２センスアンプリファイアを介して
第１及び第２センス出力として出力される。それらのセ
ンス出力は出力バッファ回路に加えられる。一方、出力
切換回路は、外部から入力される特定アドレス信号に基
づいて、第１及び第２の出力選択信号を出力バッファ回
路に加える。出力バッファ回路は、これらの第１及び第
２の出力選択信号に基づいて、第１及び第２センス出力
の一方に応じた信号を制御信号として出力回路に加え
る。出力回路は、加えられた制御出力に応じた信号をデ
ータ出力として出力する。この状態で、特定アドレス信
号が変化すると、出力切換回路は出力選択信号を切換
え、これに基づいて出力バッファ回路は、それまでと逆
のセンス出力に応じた信号を制御信号として出力する。
これにより、出力回路からはそれまでと異なるセル群中
のセルのデータが出力される。後者のアクセスは、セル
中のデータが既にセンスアンプリファイアからセンス出
力として出力されていることから、全く新たな別のセル
からのデータアクセスに比して高速で行われる。このア
ドレス切り換えの際、タイミングの「ずれ」などによっ
て一対の特定アドレス信号がいずれも選択状態となるこ
とがありうる。このような場合には、出力切換回路に設
けられた論理演算手段によって検出し、第１及び第２の
出力選択信号をいずれもオフ状態とする。その結果とし
て出力回路における第１、第２のスイッチング素子は先
ず強制的に共にオフ状態にされ、その後に出力データの
切り換えが行われ、よって出力が切り換わる際に、第１
及び第２のセル群が同時に選択されることを防ぐととも
に、出力回路の第１及び第２のスイッチング素子を貫通
する電流が流れるのは簡単且つ確実に阻止される。

（実施例）以下、図面を参照しながら本発明の実施例を説明す
る。

第１図は、本発明の一実施例を示し、特にデータ読み
出しに関連する部分を詳細に示す。第１図において、第
２図と同等の要素には、第２図と同一の符号を付してい
る。第１図に示すように、第１のセル群CGの他に、第２
のセル群CxGが設けられている。

第１のセル群CG中のセルＣは、ワード線WL1に接続さ
れたセルC11,C21,…，ワード線WL2に接続されたセルC2
1,C22,…から成る。各セルの、ビット線BL,/BL（BL1,/B
L1;BL2,/BL2;…）、カラムスイッチCSW（CSW1,CSW2,
…）、アドレスラインAL（AL1,AL2,…）、第１のI/O線I
OL（IOL1,IOL2）及び第１のセンスアンプリファイアSA1
への接続は第２図の場合と同様である。

第２のセル群CxG中のセルCxは、ワード線WL1に接続さ
れたセルCx11,Cx21,…、ワードWL2に接続されたセルCx2
1,Cx22,…を有する。各セルCxの、ビット線BLx,/BLx（B
Lx1,/BLx1;BLx2,/BLx2,…）、カラムスイッチCSWx（CSW
x1,CSWx2），…、アドレスラインAL（AL1,AL2,…）、第
２のI/O線IOLx（IOLx1,IOLx2）及び第２のセンスアンプ
リファイアSA2への接続は、セル群CGの場合と同様であ
る。

第１のセンスアンプリファイアSA1からはセンス出力d
A、/dAが導出される。センス出力dAは、出力バッファ回
路OBのＰチャンネルトランジスタQ2、Ｎチャンネルトラ
ンジスタQ4の各ゲートに入力される。センス出力/dAは
ＰチャンネルトランジスタQ3、Ｎチャンネルトランジス
タQ5の各ゲートに入力される。トランジスタQ2、Q4の接
続点の出力ゲート線G1は出力バッファトランジスタQ18
のゲートに接続される。トランジスタQ3、Q5の接続点の
出力ゲート線G0は出力バッファトランジスタQ17のゲー
トに接続される。

そして、第２のセンスアンプリファイアSA2からはセ
ンス出力dB、/dBが導出される。センス出力dBはＰチャ
ンネルトランジスタQ8、ＮチャンネルトランジスタQ10
の各ゲートに入力される。センス出力/dBはＰチャンネ
ルトランジスタQ9、ＮチャンネルトランジスタQ11の各
ゲートに入力される。トランジスタQ8、Q11の接続点の
出力ゲート線G1は出力バッファトランジスタQ18のゲー
トに接続される。トランジスタQ9、Q11の接続点の出力
ゲート線G0は出力バッファトランジスタQ17のゲートに
接続される。

出力ゲート線G0にはＮチャンネルトランジスタQ15とQ
16の直列回路が接続されている。出力ゲート線G1にはＮ
チャンネルトランジスタQ13とQ14の直列回路が接続され
ている。そして、トランジスタQ13、Q15のゲートには出
力切換回路OSWからの出力選択信号/ODAが加えられる。
トランジスタQ14,Q16のゲートには出力切換回路OSWから
の出力選択信号/ODBが加えられる。

トランジスタQ2,Q4とトランジスタQ3,Q5との並列回路
に直列に接続されたＰチャンネルトランジスタQ1及びＮ
チャンネルトランジスタQ6の各ゲートには直接及びイン
バータ３を介してそれぞれ出力選択信号/ODAが加えられ
る。トランジスタQ8,Q10とトランジスタQ9,Q11との並列
回路に直列に接続されたＰチャンネルトランジスタQ7及
びＮチャンネルトランジスタQ12の各ゲートには直接及
びインバータ４を介して出力選択信号/ODBがそれぞれ加
えられる。

次に、上記選択信号/ODA,/ODBを出力する出力切換回
路OSWについて説明する。この出力切換回路OSWからは、
選択信号/ODA,/ODBは、“0",“1"として、あるいは
“1",“0"として出力される。前者の場合には第１のセ
ル群CG中のセルＣのデータがD_outとして出力され、後者
の場合には第２のセル群CxG中のセルCxのデータがD_out
として出力される。もし、選択信号/ODA,/ODBが“0",
“0"として出力されると、第１及び第２のセル群CG,CxG
からのデータが重なり合って出力されることになる。こ
れを避けるため、出力切換回路OSWでは、後に詳しく述
べるように、３つのナンド回路5,6,7を用いている。そ
して、この回路OSWからの選択信号/ODA,/ODBの切換は、
アドレス信号A12,/A12のレベル変化によって行われる。
これらのアドレス信号A12、/A12は、外部から加えられ
る特定のアドレスであり、図示しないアドレスバッファ
回路から出力される。アドレス信号A12は、出力イネー
ブル信号OEと共にノア回路１に入力される。ノア回路１
の出力はインバータ回路８およびナンド回路５に与えら
れる。一方、アドレス信号/A12は出力イネーブル信号/O
Eと共にノア回路２に入力される。ノア回路２の出力は
インバータ回路10およびナンド回路５に与えられる。イ
ンバータ回路８の出力はインバータ回路９で反転され、
ナンド回路５の出力並びにライトイネーブル信号/WEと
共に、ナンド回路６に入力される。一方、インバータ回
路10の出力はインバータ回路11で反転され、ナンド回路
５の出力並びにライトイネーブル信号/WEと共に、ナン
ド回路７に入力される。ナンド回路６の出力はチップイ
ネーブル信号/CEと共にノア回路12に入力される。ノア
回路12の出力はインバータ回路14を通じて出力選択信号
/ODAとして導出される。一方、ナンド回路７の出力はチ
ップイネーブル信号/CEと共にノア回路13に入力され、
インバータ回路15を通じて出力選択信号/ODBとして導出
される。

次に上記装置のデータ読み出し動作について説明す
る。

簡単には、アドレスA1,A2によって、第１のセル群CG
側の１つのセルＣと、第２のセル群CxG側の１つのセルC
xを選択する。それらのセルC,Cx中のデータを第１及び
第２のセンスアンプリファイアSA1,SA2で増幅し、セン
ス出力dA,/dA;dB,/dBとして出力しておく。そして、そ
れらのセンス出力のうちのいずれを出力バッファトラン
ジスタQ17,Q18へ加えるかは、出力切換回路OSWからの出
力選択信号/ODA,/ODBによって決められる。これによ
り、例えば、第１のセンスアンプリファイアSA1からの
センス出力dA,/dAをトランジスタQ17,Q18へ加えて出力D
out1を得ている状態で、出力選択信号/ODA,/ODBを変化
させれば、センス出力dB,/dBがトランジスタQ17,Q18へ
加えられ、新たな出力Dout2が得られる。出力Dout2への
変化は、センス出力dB,/dBが予め出力バッファ回路OBに
加えられていることから、新たにセルからデータを読み
出すよりも、速く行われる。

以下に、上記読み出し動作を詳細に説明する。

今、データの読み出し状態にあるとする。即ち、出力
イネーブル信号/OEが“0"で出力状態で選択されてお
り、更にライトイネーブル信号/WEが“1"で書き込み状
態になく、またチップイネーブル信号/CEが“0"でこの
メモリチップが選択されているとする。

そして、ローアドレスA1によって例えばワード線WL1
が選択され、カラムアドレスA2によって例えばアドレス
ラインAL1が選択されたとする。これにより、セルC11,C
x11中のデータが、I/O線IOL,IOLxにそれぞれ出力され
る。それらのデータは第１及び第２のセンスアンプリフ
ァイアSA1,SA2でそれぞれ増幅され、センス出力dA,/dA;
dB,/dBとして出力され、出力バッファ回路OBに加えられ
る。

即ち、センス出力dAはトランジスタQ2,Q4のゲート
に、センス出力/dAはトランジスタQ3,Q5のゲートに、セ
ンス出力dBはトランジスタQ8,Q10のゲートに、センス出
力/dBはトランジスタQ9,Q11のゲートに、それぞれ加え
られる。

今、アドレスA12＝“0"、/A12＝“1"とする。このと
き、出力イネーブル信号/OEが“0"で出力状態に設定さ
れているので、ノア回路１、２の出力はそれぞれ“1"、
“0"となり、ナンド回路５の出力は“1"となる。また、
ライトイネーブル信号/WEが“1"で書き込み状態に無け
れば、ナンド回路６、７の出力は、それぞれ“0"、“1"
となり、チップイネーブル信号/CEが“0"でこのメモリ
チップが選択されていれば、出力切換回路OSWから出力
される出力選択信号/ODA＝“0"、/ODB＝“1"となる。こ
れにより、トランジスタQ1,Q6はオン、トランジスタQ7,
Q12はオフとなる。さらに、今、センス出力dA＝“1"、/
dA＝“0"、dB＝“0"、/dB＝“1"とする。トランジスタQ
2,Q5はオフ、トランジスタQ3,Q4はオンとなる。これに
より、ノードβ（出力ゲート線G1）の電荷はトランジス
タQ4,Q6を介して放電され、“0"となる。ノードα（出
力ゲート線G0）はトランジスタQ1,Q3を介して充電さ
れ、“1"となる。一方、トランジスタQ7,Q12がオフして
いるため、こちら側には充放電回路は形成されない。こ
のため、センス出力dB,/dBはノードα，βには伝わらな
い。従って、ノードα＝“1"、β＝“0"により、トラン
ジスタQ17,Q18がそれぞれオン、オフして、D_out＝“1"
が出力される。

この状態において、アドレスA1,A2は変化せずに、ア
ドレスA12,/A12のみが変化して、アドレスA12＝“1"、/
A12＝“0"となったとする。これにより、出力選択信号/
ODA＝“1",/ODB＝“0"となる。これにより、トランジス
タQ1,Q6はオフし、センス出力dA,/dAはノードα，βに
は伝わらない。一方、トランジスタQ7,Q12はオンとな
る。前述のようにdB＝“0",dB＝“1"としたことから、
トランジスタQ8,Q11はオンし、トランジスタQ10,Q9はオ
フする。これにより、ノードαの電荷はトランジスタQ1
1,Q12を介して放電し、ノードβはトランジスタQ7,Q8を
介して充電される。これにより、ノードα，βはそれぞ
れ“0",“1"となる。これにより、出力D_out＝“0"が得
られる。

上記のように、アドレスA12,/A12を変化させることに
より、セルＣ（例えばセルC11）からのデータ出力をセ
ルCx（例えばセルCx11）からのデータ出力に変えること
ができる。セルC11からのデータ出力中において、セルC
x11からのデータ（センス出力dB,/dB）も出力バッファ
回路OBに加えられている。よって、セルCx11からのデー
タ出力に要する時間は、新たにセルからのデータをビッ
ト線、I/O線、センスアンプリファイアを介して読み出
す時間だけ高速化される。

なお、出力イネーブル信号/OE＝“1"のときは、出力
選択信号/ODA,/ODBは共に“1"となり、トランジスタQ1
3,Q14;Q15,Q16が共にオンとなる。上記のように出力選
択信号/ODA,/ODBが“1"となることから、トランジスタQ
1,Q6;Q7,Q12はいずれもオフとなり、センス出力dA,/dA,
dB,/dBはノードα，βに伝わらない。また、上記のよう
に、トランジスタQ13,Q14;Q15,Q16のオンにより、ノー
ドα，βは共に放電され、“0"となる。これにより、出
力バッファトランジスタQ17,Q18は共にオフとなり、出
力Doutはハイインピーダンス状態となる。

さらに、先にも述べたように、出力切り換え回路OSW
として３つのナンド回路５〜６を含む図示の回路を採用
したことから、アドレスA12,/A12の変化に当っても、出
力選択信号/ODA,/ODBが同時に選択状態“0"となるのを
確実に防ぐことができる。

すなわち、アドレスA12、/A12は、図示しない外部の
回路によって生成される。そして、例えば、特定アドレ
スの基準となる信号を基に、この信号を１回だけ反転さ
せてアドレス/A12とし、２回反転させてアドレスA12を
生成するような場合が多い。この際に１回反転信号と２
回反転信号との間でタイミングの「ずれ」が生じ、アド
レス信号が遷移する際に、A12と/A12とが同時に選択状
態“0"となる期間が生じうる。このような場合に、本発
明によれば、ナンド回路５の出力が“0"となる。従っ
て、ナンド回路６、７の出力はいずれも“1"となり、出
力選択信号/ODA,/ODBはいずれも非選択状態“1"とな
る。つまり、ナンド回路５を設けることによって、アド
レスA12、/A12が同時に選択状態“0"となる状態を検出
し、出力選択信号/ODA,/ODBをいずれも非選択状態“1"
とすることができる。その結果として、第１のセル群と
第２のセル群の同時読み出しを確実に防止し、さらに、
出力バッファトランジスタQ17とQ18が同時にオン状態と
なってVccとVssとの間に大電流が流れることを容易且つ
確実に防ぐことができる。

〔発明の効果〕

本発明によれば、アドレスによって第１及び第２のセ
ル群中の第１及び第２セルをそれぞれ選択し、第１及び
第２セル中のデータに基づいて第１及び第２センスアン
プリファイアから第１及び第２センス出力を出力してお
き、特定アドレスによって第１及び第２センス出力のい
ずれかを選択し、選択したセンス出力に応じたデータを
出力回路から出力するようにしたので、出力回路からの
出力の切り換えは特定アドレスの変化によって行われ、
しかも複数のセルのデータに基づくセンス出力をセンス
アンプリファイアから予め出力しておくようにしたの
で、出力回路からの出力の切り換えに当って新たにセル
をアクセスする場合に比して、高速でデータ出力するこ
とができる。

さらに本発明によれば、特定アドレスの変化時に相補
の特定アドレス信号がレベル変化するが、そのレベル変
化時に出力回路における第１、第２スイッチング素子の
両方をオフ状態とし、このような２つのスイッチング素
子のオフ状態においてどのデータを出力させるかの出力
切り換えを行うようにしたので、出力変化時に出力回路
に貫通する電流が流れるのを容易に防ぐことができ、第
１、第２の２つのセンスアップリファイアからの出力の
切り換え、つまり読み出しを低い消費電力で高速に行う
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の要部の回路図、第２図は従
来の半導体メモリ装置の要部概略構成図である。 C,Cx……セル、SA1……第１のセンスアンプリファイ
ア、SA2……第２のセンスアンプリファイア、SA……セ
ンスアンプリファイア、BL……ビット線、WL……ワード
線、CSW……カラムスイッチ、AL……アドレスライン、I
OL,IOLx……I/O線、OB……出力バッファ回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭59−175094（ＪＰ，Ａ) 特開昭63−245020（ＪＰ，Ａ) 特開昭63−26891（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】複数の第１セルを有し、アドレス信号によ
って前記第１セルのうちのあるものが選択される第１の
セル群と、複数の第２セルを有し、前記アドレス信号によって前記
第２セルのうちのあるものが選択される第２のセル群
と、前記選択された第１セル中のデータを第１相補センス出
力として出力する第１のセンスアンプリファイアと、前記選択された第２セル中のデータを第２相補センス出
力として出力する第２のセンスアンプリファイアと、前記第１及び第２相補センス出力と第１及び第２の出力
選択信号とを入力して第１及び第２の制御信号を出力す
る出力バッファ回路であって、前記第１の出力選択信号
が第１のレベルにある時は前記第１相補センス出力に応
じた信号を前記第１及び第２の制御信号として出力し、
前記第２の出力選択信号が第１のレベルにある時は前記
第２相補センス出力に応じた信号を前記第１及び第２の
制御信号として出力する、出力バッファ回路と、高圧側電源と低圧側電源との間に直列に接続された第１
及び第２のスイッチング素子を有し、前記出力バッファ
回路から出力された前記第１及び第２の制御信号を前記
第１及び第２のスイッチング素子の制御端子に入力し、
前記第１及び第２の制御信号に応じたデータ出力を前記
第１のスイッチング素子と前記第２のスイッチング素子
との接続点から出力する、出力回路と、相補的な第１及び第２の特定アドレス信号を入力して前
記第１及び第２の出力選択信号を前記出力バッファ回路
に出力する出力切換回路であって、前記第１及び第２の
特定アドレス信号のレベルを検出する論理演算手段を有
し、前記第１及び第２の出力選択信号の出力可能状態に
おいて、前記入力した前記第１及び第２の特定アドレス
信号のいずれかのみが選択レベルにある時は前記第１及
び第２の出力選択信号のいずれかを前記第１のレベルに
して出力し、入力した前記第１及び第２の特定アドレス
信号のいずれもが選択レベルにある状態を前記論理演算
手段により検出すると前記第１及び第２の出力選択信号
をいずれも前記第１のレベルとは異なるレベルにし前記
第１及び第２のスイッチング素子がともにオンとなるの
を防止する、出力切換回路と、を備えたことを特徴とする半導体メモリ装置。