KR100528453B1 - 반도체 메모리 장치의 비트 라인 디스챠지 회로 - Google Patents

반도체 메모리 장치의 비트 라인 디스챠지 회로 Download PDF

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Abstract

본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이, 프리챠지 회로, 비트 라인 방전 및 선택 회로를 포함한다. 상기 메모리 셀 어레이는 복수 개의 워드 라인들, 상기 워드 라인들과 교차되도록 배열되는 복수 개의 비트 라인들 및 가상 접지 라인들 그리고 상기 라인들에 연결되는 복수 개의 메모리 셀들을 포함한다. 상기 프리챠지 회로는 상기 메모리 셀 어레이에 저장된 데이터를 독출하는 동작 이전의 프리챠지 동작 동안에 상기 비트 라인들 및 가상 접지 라인들을 소정의 전압 레벨로 프리챠지시킨다. 상기 비트 라인 방전 및 선택 회로는 상기 데이터 독출 동작 동안에 선택된 메모리 셀에 대응되는 상기 가상 접지 라인만을 방전시킨다.

Description

반도체 메모리 장치의 비트 라인 디스챠지 회로{A CIRCUIT FOR DISCHARGING BIT LINE OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치(semiconductor memory device)에 관한 것으로서, 구체적으로는 데이터 센싱 동작시 비트 라인에 챠지된 전하들을 디스챠지시키는 비트 라인 디스챠지 회로(a circuit for discharging bit line)에 관한 것이다.
도 1을 참조하면, 종래의 기술에 따른 반도체 메모리 장치는 메모리 셀 어레이(10), 행 디코더(20), 제어 회로(30), 프리챠지 제어 회로(40), 제 1 멀티플렉서(50), 제 2 멀티플렉서(60), 프리챠지 회로(70), 비트 라인 방전 및 선택 회로(80) 그리고 센스 앰프 회로(90)를 구비한다. 상기 메모리 셀 어레이(10)는 복수 개의 메모리 셀들과 상기 메모리 셀들을 따라 행의 방향으로 신장하는 복수 개의 워드 라인들(W/L1, W/L2, ..., W/Ln) 및 상기 워드 라인들과 교차되도록 상기 메모리 셀들을 따라 열의 방향으로 신장하는 복수 개의 비트 라인들(B/L1, B/L2, ..., B/Lm)을 구비한다. 상기 행 디코더(20)는 외부로부터 공급되는 어드레스(address)를 받아들여서 상기 어드레스에 대응되는 하나의 행을 선택한다. 상기 제어 회로(30)는 외부로부터 클럭 신호(CLK)를 받아들여서 상기 프리챠지 제어 회로(40)와 제 1 및 제 2 멀티플렉서(50, 60)들을 제어하기 위한 제어 신호(CS)들을 출력한다.
상기 프리챠지 제어 회로(40)는 데이터 센싱 동작 이전의 프리챠지 동작 동안에 상기 메모리 셀 어레이(10)의 모드 비트 라인들을 프리챠지(precharge)시키기 위해 상기 프리챠지 회로(70)를 제어하는 프리챠지 신호(pre)를 출력한다. 상기 제 1 멀티플렉서(50)는 상기 제어 회로(30)로부터의 상기 제어 신호(CS)의 제어에 의해 외부로부터 공급되는 어드레스의 도전 경로를 선택한다. 상기 제 2 멀티플렉서(60)는 상기 제어 회로(30)로부터의 상기 제어 신호(CS)의 제어에 의해 외부로부터 공급되는 어드레스의 도전 경로를 선택한다. 상기 프리챠지 회로(70)는 상기 프리챠지 신호(pre)의 제어에 의해 상기 메모리 셀 어레이(10)의 모든 비트 라인들을 프리챠지시킨다. 상기 비트 라인 방전 및 선택 회로(80)는 상기 제 1 멀티플렉서(50)에 의해 선택된 비트 라인을 디스챠지(discharge)시킨다. 센스 앰프 회로(90)는 상기 제 2 멀티플렉서(60)의 제어에 의해 상기 제 1 멀티플렉서(50)에 의해 선택된 비트 라인들을 통해 출력되는 데이터를 센싱한다.
도 2에는 도 1의 센스 앰프가 2 개일 경우의 반도체 메모리 장치의 메모리 셀 어레이(10), 프리챠지 회로(70) 및 비트 라인 방전 및 선택 회로(80)가 도시되어 있다. 도 2를 참조하면, 상기 메모리 셀 어레이(10)는 상기 워드 라인들(W/L1, W/L2, ..., W/Ln), 상기 비트 라인들(B/L1L, B/L1R, B/L2L, B/L2R), 상기 비트 라인들(B/L1L, B/L1R, B/L2L, B/L2R)의 양측에 배열되는 가상 접지 라인들(G/L11, G/L12, G/L13, G/L21, G/L22, G/L23) 및 복수 개의 셀들을 구비한다. 상기 프리챠지 회로(70)는 상기 프리챠지 동작 동안에 상기 비트 라인들(B/L1L, B/L1R, B/L2L, B/L2R)과 상기 가상 접지 라인들(G/L11, G/L12, G/L13, G/L21, G/L22, G/L23)을 소정의 전압 레벨로 프리챠지시킨다. 상기 비트 라인 방전 및 선택 회로(80)는 상기 제 1 멀티플렉서(50)의 제어에 의해 상기 가상 접지 라인들(G/L11, G/L12, G/L13, G/L21, G/L22, G/L23) 중 대응되는 가상 접지 라인을 디스챠지시킨다.
그런데, 종래의 기술에 따른 반도체 메모리 장치에서는 상기 메모리 셀 어레이(10)에 저장된 데이터를 독출하기 위해서 상기 가상 접지 라인들(G/L11, G/L12, G/L13, G/L21, G/L22, G/L23) 중 두 개의 가상 접지 라인을 선택한다. 그리고, 상기 가상 접지 라인이 선택되면, 상기 행 디코더(20)에 의해 상기 워드 라인들(W/L1, W/L2, ..., W/Ln) 중 하나의 워드 라인이 선택된다. 상기 워드 라인과 상기 가상 접지 라인들에 대응되는 메모리 셀들에 연결된 비트 라인들은 디퓨전(diffusion) 유무에 따라 방전되거나 프리챠지 전압 레벨을 유지하게 된다. 상기 센스 앰프 회로(90)는 상기 제 2 멀티플렉서(60)의 제어에 의해 상기 두 개의 비트 라인들을 통해 출력되는 데이터들 중 하나만을 센싱하여 출력한다. 이런 동작으로 인해서, 하나의 데이터 출력을 위해 두 개의 비트 라인들이 디스챠지되므로 집적도가 높고, 저전압에서 동작되는 반도체 메모리 장치에서 상기 비트 라인들의 디스챠지에 의한 전류 소모가 크게 증가되는 문제점이 발생된다.
따라서 본 발명의 목적은 전류 소모를 줄인 반도체 메모리 장치를 제공하는 것이다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 반도체 메모리 장치는 복수 개의 메모리 셀들의 어레이와; 행의 방향으로 상기 메모리 셀들을 따라 신장하는 복수 개의 워드 라인들과; 열의 방향으로 상기 메모리 셀들을 따라 신장하는 복수 개의 비트 라인들과; 상기 각 메모리 셀들에 연결되며, 상기 비트 라인들의 사이에서 열의 방향을 따라 신장하는 복수 개의 가상 접지 라인들과; 프리챠지 동작을 알리는 프리챠지 신호에 응답해서 상기 비트 라인들 및 상기 가상 접지 라인들을 소정의 전압 레벨로 프리챠지시키는 프리챠지 회로와; 독출 동작 동안에 외부로부터의 제 1의 어드레스를 받아들여서 제 1 그룹의 선택 신호들을 출력하는 제 1 선택 회로와; 상기 독출 동작 동안에 외부로부터의 제 2의 어드레스를 받아들여서 제 2 그룹의 선택 신호들을 출력하는 제 2 선택 회로 및; 상기 프리챠지 동작이 종료된 후, 데이터의 독출을 알리는 상기 제 1 및 제 2 그룹들의 선택 신호들에 응답해서 상기 제 1 및 제 2 그룹들의 선택 신호들에 대응되는 하나의 가상 접지 라인을 방전시키는 비트 라인 방전 회로부를 포함한다.
이 실시예에 있어서, 비트 라인 방전 회로부는, 상기 제 1 선택 회로로부터의 제 1, 제 2 및 제 3 선택 신호들과 상기 제 2 선택 회로로부터의 제 4 선택 신호에 따라 대응되는 하나의 가상 접지 라인을 방전시키는 제 1 그룹의 비트 라인 방전 회로들 및, 상기 제 1 선택 회로로부터의 제 1, 제 2 및 제 3 선택 신호들과 상기 제 2 선택 회로로부터의 제 5 선택 신호에 따라 대응되는 하나의 가상 접지 라인을 방전시키는 제 2 그룹의 비트 라인 방전 회로들을 포함한다.
이 실시예에 있어서, 제 1 그룹의 각 비트 라인 방전 회로들은, 상기 제 1, 제 2, 제 3 및 제 4 선택 신호들 중 대응되는 두 개의 선택 신호들을 조합하는 노어 게이트 및, 대응되는 가상 접지 라인과 접지 전압의 사이에 형성되는 전류 통로 및 상기 노어 게이트로부터의 조합 신호에 의해 제어되는 게이트를 가지는 NMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 제 2 그룹의 각 비트 라인 방전 회로들은, 상기 제 1, 제 2, 제 3 및 제 5 선택 신호들 중 대응되는 두 개의 선택 신호들을 조합하는 노어 게이트 및, 대응되는 가상 접지 라인과 접지 전압의 사이에 형성되는 전류 통로 및 상기 노어 게이트로부터의 조합 신호에 의해 제어되는 게이트를 가지는 NMOS 트랜지스터를 포함한다.
(작용)
이와같은 장치에 의해서, 데이터 독출 동작시 필요한 데이터에 대응되는 가상 접지 라인만을 디스챠지시킴으로써, 전류 소모를 줄일 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 3 및 도 4에 의거하여 상세히 설명한다.
도 4를 참조하면, 본 발명의 신규한 반도체 메모리 장치는 메모리 셀 어레이(100), 프리챠지 회로(700), 비트 라인 방전 및 선택 회로(800)를 포함한다. 상기 메모리 셀 어레이(100)는 복수 개의 워드 라인들, 상기 워드 라인들과 교차되도록 배열되는 복수 개의 비트 라인들 및 가상 접지 라인들 그리고 상기 라인들에 연결되는 복수 개의 메모리 셀들을 포함한다. 상기 프리챠지 회로(700)는 상기 메모리 셀 어레이(100)에 저장된 데이터를 독출하는 동작 이전의 프리챠지 동작 동안에 상기 비트 라인들 및 가상 접지 라인들을 소정의 프리챠지 전압 레벨로 프리챠지시킨다. 상기 비트 라인 방전 및 선택 회로(800)는 상기 데이터 독출 동작 동안에 선택된 메모리 셀에 대응되는 상기 가상 접지 라인만을 방전시킨다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이(100), 행 디코더(200), 제어 회로(300), 프리챠지 제어 회로(400), 제 1 멀티플렉서(500), 제 2 멀티플렉서(600), 프리챠지 회로(700), 비트 라인 방전 및 선택 회로(800) 그리고 센스 앰프 회로(900)를 구비한다. 상기 메모리 셀 어레이(100)는 복수 개의 메모리 셀들과 상기 메모리 셀들을 따라 행의 방향으로 신장하는 복수 개의 워드 라인들(W/L1, W/L2, ..., W/Ln) 및 상기 워드 라인들과 교차되도록 상기 메모리 셀들을 따라 열의 방향으로 신장하는 복수 개의 비트 라인들(B/L1, B/L2, ..., B/Lm)을 구비한다. 상기 행 디코더(20)는 외부로부터 공급되는 어드레스(address)를 받아들여서 상기 어드레스에 대응되는 하나의 행을 선택한다. 상기 제어 회로(300)는 외부로부터 클럭 신호(CLK)를 받아들여서 상기 프리챠지 제어 회로(400)와 제 1 및 제 2 멀티플렉서(500, 600)들을 제어하기 위한 제어 신호(CS)들을 출력한다.
상기 프리챠지 제어 회로(400)는 데이터 센싱 동작 이전의 프리챠지 동작 동안에 상기 메모리 셀 어레이(100)의 모드 비트 라인들을 프리챠지시키기 위한 상기 프리챠지 회로(700)를 제어하는 프리챠지 신호(pre)를 출력한다. 상기 제 1 멀티플렉서(500)는 상기 제어 회로(300)로부터의 상기 제어 신호(CS)의 제어에 의해 외부로부터 공급되는 어드레스의 도전 경로를 선택한다. 상기 제 2 멀티플렉서(600)는 상기 제어 회로(300)로부터의 상기 제어 신호(CS)의 제어에 의해 외부로부터 공급되는 어드레스의 도전 경로를 선택한다. 상기 프리챠지 회로(700)는 상기 프리챠지 신호(pre)의 제어에 의해 상기 메모리 셀 어레이(100)의 모든 비트 라인들을 프리챠지시킨다. 상기 비트 라인 방전 및 선택 회로(800)는 상기 제 1 및 제 2 멀티플렉서들(500, 600)에 의해 선택된 비트 라인을 디스챠지시킨다. 센스 앰프 회로(900)는 상기 제 1 및 제 2 멀티플렉서들(500, 600)의 제어에 의해 선택된 비트 라인들을 통해 출력되는 데이터를 센싱한다.
도 4에는 도 3의 센스 앰프가 2 개일 경우의 반도체 메모리 장치의 메모리 셀 어레이(10), 프리챠지 회로(70) 및 비트 라인 방전 및 선택 회로(80)가 도시되어 있다. 도 4를 참조하면, 상기 메모리 셀 어레이(100)는 상기 워드 라인들(W/L1, W/L2, ..., W/Ln), 상기 비트 라인들(B/L1L, B/L1R, B/L2L, B/L2R), 상기 비트 라인들(B/L1L, B/L1R, B/L2L, B/L2R)의 양측에 상기 비트 라인들(B/L1L, B/L1R, B/L2L, B/L2R)과 평행하게 배열되는 가상 접지 라인들(G/L11, G/L12, G/L13, G/L21, G/L22, G/L23) 및 복수 개의 셀들을 구비한다. 상기 프리챠지 회로(700)는 MOS 트랜지스터들(711, ... 715, 721, ..., 725, 750, 780) 및 인버터들(730, 740, 760, 770)을 포함한다. 상기 MOS 트랜지스터들(711, ... 715, 721, ..., 725)은 전원 전압(VCC)과 상기 비트 라인들(B/L1L, B/L1R, B/L2L, B/L2R) 및 상기 가상 접지 라인들(G/L11, G/L12, G/L13, G/L21, G/L22, G/L23)의 사이에 형성되는 전류 통로들 및 상기 프리챠지 신호(pre)에 의해 제어되는 게이트들을 가진다.
상기 MOS 트랜지스터들(750, 780)은 상기 전원 전압(VCC)과 상기 비트 라인들과 상기 센스 앰프 회로(900)를 연결하는 도전 경로의 사이에 형성되는 전류 통로들 및 상기 프리챠지 신호(pre)에 의해 제어되는 게이트를 가진다. 상기 인버터들(740, 770)의 입력 단자들은 상기 프리챠지 신호 공급 라인에 연결되고 그리고 출력 단자들은 대응되는 상기 인버터들(730, 760)의 입력 단자들에 각각 연결된다. 상기 인버터들(730, 760)의 입력 단자들은 대응되는 상기 인버터들(740, 770)의 출력 단자들에 연결되고 그리고 출력 단자들은 대응되는 상기 MOS 트랜지스터들(711, ... 715, 721, ..., 725, 750, 780)의 게이트들에 연결된다. 상기 프리챠지 회로(700)는 상기 프리챠지 동작 동안에 상기 프리챠지 신호(pre)의 제어에 의해 상기 비트 라인들(B/L1L, B/L1R, B/L2L, B/L2R)과 상기 가상 접지 라인들(G/L11, G/L12, G/L13, G/L21, G/L22, G/L23)을 소정의 전압 레벨로 프리챠지시킨다.
상기 비트 라인 방전 및 선택 회로(800)의 방전 회로들(810, 820, 830, 840, 850, 860) 및 비트 라인 선택 회로들(870, 880)을 포함한다. 상기 방전 회로들(810, 820, 830, 840, 850, 860)은 각각 하나의 노어 게이트들(811, 821, 831, 841, 851, 861)과 하나의 NMOS 트랜지스터들(812, 822, 832, 842, 852, 862)을 포함한다. 상기 방전 회로들(810, 820, 830, 840, 850, 860)은 상기 제 1 멀티플렉서(50)의 제어에 의해 상기 가상 접지 라인들(G/L11, G/L12, G/L13, G/L21, G/L22, G/L23) 중 대응되는 하나의 가상 접지 라인을 디스챠지시킨다. 상기 비트 라인 선택 회로들(870, 880)은 각각 인버터들(871, 872, 881, 882)과 전달 게이트들(873, 874, 883, 884)을 포함한다. 상기 인버터들(871, 881)의 입력 단자들은 비트 라인 선택 신호 라인(u/mLR)에 연결되고 그리고 출력 단자들은 대응되는 상기 인버터들(872, 882)의 입력 단자들에 각각 연결된다.
상기 인버터들(872, 882)의 입력 단자들은 대응되는 상기 인버터들(871, 881)의 출력 단자들에 각각 연결되고 그리고 출력 단자들은 대응되는 상기 전달 게이트들(873, 874, 883, 884)의 게이트들에 각각 연결된다. 상기 전달 게이트들(873, 874, 883, 884)은 대응되는 상기 비트 라인들(B/L1L, B/L1R, B/L2L, B/L2R) 및 센스 앰프(SA1, SA2)의 사이에 형성되는 전류 통로들 및 대응되는 상기 인버터들(871, 872, 881, 882)의 출력 단자들에 각각 연결되는 게이트들을 가진다. 상기 비트 라인 선택 회로들(870, 880)은 상기 제 1 및 제 2 멀티플렉서들(500, 600)의 제어에 의해 상기 비트 라인들(B/L1L, B/L1R, B/L2L, B/L2R) 중 하나의 비트 라인을 선택한다.
이하 도 4를 참조하여, 본 발명에 따른 반도체 메모리 장치의 동작이 설명된다.
상기 반도체 메모리 장치의 독출 동작은 크게 프리챠지 동작 및 데이터 센싱 동작으로 구분된다. 상기 프리챠지 동작 동안에는 상기 프리챠지 제어 회로(400)로부터 상기 프리챠지 회로(700)로 상기 로우 레벨의 프리챠지 신호(pre)가 공급된다. 이로써, 상기 비트 라인들(B/L1L, B/L1R, B/L2L, B/L2R) 및 상기 가상 접지 라인들(G/L11, G/L12, G/L13, G/L21, G/L22, G/L23)은 모두 소정의 프리챠지 전압 레벨로 프리챠지된다. 상기 프리챠지 동작이 종료된 후, 데이터 센싱 동작이 시작되면, 상기 프리챠지 제어 회로(400)로부터 상기 프리챠지 회로(700)로 상기 하이 레벨의 프리챠지 신호(pre)가 공급된다. 그리고, 상기 제 1 및 제 2 멀티플렉서들(500, 600)로부터 상기 비트 라인 방전 및 선택 회로(800)로 하나의 특정한 비트 라인을 선택하기 위한 제 1, 제 2, 제 3, 제 4 및 제 5 선택 신호들(도시되지 않음)이 공급된다.
예컨대, 워드 라인(W/L1)과 비트 라인(B/L1L) 및 가상 접지 라인(G/L11)에 연결된 메모리 셀에 저장된 데이터를 독출한다고 가정하면, 비트 라인 선택 신호 라인(u/mLR)에는 상기 비트 라인(B/L1L)을 선택하기 위해 로우 레벨의 비트 라인 선택 신호(도시되지 않음)가 공급되고, 상기 제 1 및 제 2 멀티플렉서들(500, 600)로부터 상기 방전 회로(820)로 로우 레벨의 상기 제 1 및 제 4 선택 신호들 및 하이 레벨의 제 2, 제 3 및 제 5 선택 신호들이 공급된다. 이로써, 상기 비트 라인(B/L1L) 및 가상 접지 라인(G/L11)에 연결된 메모리 셀이 선택되어 상기 메모리 셀에 연결된 NMOS 트랜지스터(812)가 방전 동작을 수행한다. 방전 동작이 수행되면, 로우 레벨의 상기 비트 라인 선택 신호에 의해 상기 전달 게이트들(873, 883)의 전류 통로들이 도통되어 상기 센스 앰프(SA1)로 상기 메모리 셀의 데이터가 전달된다.
상기 방전 회로들(810, 820, 830, 840, 850, 860)의 상기 노어 게이트들(811, 821, 831, 841, 851, 861)의 일 단자들이 상기 제 1 멀티플렉서(500)에 연결되는 도전 라인들(u/m1, u/m2, u/m3)에 각각 연결되고 그리고 타 단자들이 상기 제 2 멀티플렉서(600)에 연결되는 도전 라인들(l/m1, l/m2)에 각각 연결됨으로써, 상기 가상 접지 라인들(G/L11, G/L12, G/L13, G/L21, G/L22, G/L23) 중 하나의 가상 접지 라인만을 디스챠지시킬 수 있다. 이와 같이, 원하는 데이터를 가지고 있는 메모리 셀에 연결된 가상 접지 라인만을 디스챠지함으로써, 불필요하게 발생되는 전류 소모를 줄일 수 있다.
상기한 바와 같이, 데이터 독출 동작시 필요한 데이터를 가지고 있는 메모리 셀에 연결된 가상 접지 라인만을 디스챠지함으로써, 불필요하게 발생되는 전류 소모를 줄일 수 있다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 블록도;
도 2는 도 1의 반도체 메모리 장치의 회로도;
도 3은 본 발명에 따른 반도체 메모리 장치의 블록도; 및
도 4는 도 3의 반도체 메모리 장치의 상세 회로도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 메모리 셀 어레이 200 : 행 디코더
300 : 제어 회로 400 : 프리챠지 제어 회로
500, 600 : 멀티플렉서 700 : 비트 라인 프리챠지 회로
800 : 비트 라인 방전 및 선택 회로 900 : 센스 앰프

Claims (4)

  1. 복수 개의 메모리 셀들의 어레이와;
    행의 방향으로 상기 메모리 셀들을 따라 신장하는 복수 개의 워드 라인들과;
    열의 방향으로 상기 메모리 셀들을 따라 신장하는 복수 개의 비트 라인들과;
    상기 각 메모리 셀들에 연결되며, 상기 비트 라인들의 사이에서 열의 방향을 따라 신장하는 복수 개의 가상 접지 라인들과;
    프리챠지 동작을 알리는 프리챠지 신호에 응답해서 상기 비트 라인들 및 상기 가상 접지 라인들을 소정의 전압 레벨로 프리챠지시키는 프리챠지 회로와;
    독출 동작 동안에 외부로부터의 제 1의 어드레스를 받아들여서 제 1 그룹의 선택 신호들을 출력하는 제 1 선택 회로와;
    상기 독출 동작 동안에 외부로부터의 제 2의 어드레스를 받아들여서 제 2 그룹의 선택 신호들을 출력하는 제 2 선택 회로 및;
    상기 프리챠지 동작이 종료된 후, 데이터의 독출을 알리는 상기 제 1 및 제 2 그룹들의 선택 신호들에 응답해서 상기 제 1 및 제 2 그룹들의 선택 신호들에 대응되는 하나의 가상 접지 라인을 방전시키는 비트 라인 방전 회로부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    비트 라인 방전 회로부는,
    상기 제 1 선택 회로로부터의 제 1, 제 2 및 제 3 선택 신호들과 상기 제 2 선택 회로로부터의 제 4 선택 신호에 따라 대응되는 하나의 가상 접지 라인을 방전시키는 제 1 그룹의 비트 라인 방전 회로들 및,
    상기 제 1 선택 회로로부터의 제 1, 제 2 및 제 3 선택 신호들과 상기 제 2 선택 회로로부터의 제 5 선택 신호에 따라 대응되는 하나의 가상 접지 라인을 방전시키는 제 2 그룹의 비트 라인 방전 회로들을 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    제 1 그룹의 각 비트 라인 방전 회로들은,
    상기 제 1, 제 2, 제 3 및 제 4 선택 신호들 중 대응되는 두 개의 선택 신호들을 조합하는 노어 게이트 및,
    대응되는 가상 접지 라인과 접지 전압의 사이에 형성되는 전류 통로 및 상기 노어 게이트로부터의 조합 신호에 의해 제어되는 게이트를 가지는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    제 2 그룹의 각 비트 라인 방전 회로들은,
    상기 제 1, 제 2, 제 3 및 제 5 선택 신호들 중 대응되는 두 개의 선택 신호들을 조합하는 노어 게이트 및,
    대응되는 가상 접지 라인과 접지 전압의 사이에 형성되는 전류 통로 및 상기 노어 게이트로부터의 조합 신호에 의해 제어되는 게이트를 가지는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
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