KR20010070196A - 반도체 메모리 - Google Patents
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Abstract
반도체 메모리는 다수의 행과 다수의 열을 구비하는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 대응하는 행의 메모리 셀의 게이트에 각각 접속된 다수의 워드 라인, 및 메모리 셀 어레이의 대응하는 열의 메모리 셀의 소스와 인접한 열의 메모리 셀의 드레인 사이의 접속 노드에 각각 연결된 다수의 비트 라인을 포함한다. 각각의 워드 라인은 행 어드레스 디코더의 대응하는 출력에 접속되고, 각각의 비트 라인은 스위칭 트랜지스터를 통해 열 어드레스 디코더에 의해 제어되는 열 선택기를 통해 접속된 대응하는 디지트 라인, 감지증폭기 또는 프리차지 회로에 접속된다. 각각의 스위칭 트랜지스터는 대응하는 뱅크 선택 라인에 의해 온오프 제어된다. 한 쌍의 뱅크 선택 드라이버는 각각의 뱅크 선택 라인의 양단에 각각 위치되며, 각각의 뱅크 선택 라인의 양단에 각각 접속되어, 열 어드레스 스트로브 신호에 응답하여 페치된 어드레스에 따라 뱅크 선택 라인을 상승시킨다.
Description
본 발명은 판독 전용 메모리 등의 반도체 기억 장치에 관한 것으로, 특히, 판독 속도의 고속화를 도모한 반도체 기억 장치에 관한 것이다.
종래, 반도체 기억 장치로서, 마스크 판독 전용 메모리(이하, 마스크 ROM이라 한다)가 사용되고 있다. 이 마스크 ROM은 입력되는 클록 신호에 동기하여 동작하는 싱크로너스 ROM(synchronous ROM)을 포함한다.
전형적인 싱크로너스 ROM은 플랫 셀 구조(flat cell structure)를 가지며, NOR형 셀 어레이를 구성하도록 정렬된 다수의 메모리 셀을 포함한다. 이 NOR형 셀 어레이에 있어서, 다수의 워드 라인은 행 방향(X 방향)으로 연장하도록 배열되어 하나의 행에 포함된 메모리 셀이 대응 워드 라인에 연결되고, 다수의 비트 라인은 열 방향(Y 방향)으로 연장하도록 배열되어 하나의 열에 포함된 메모리 셀이 대응 비트 라인에 연결된다. 비트 라인은 쌍으로 정돈되고, 각각의 비트 라인 쌍은 상호 접속부(interconnection section)를 통해 하나의 디지트 라인(digit line)에 접속되며, 상기 디지트 라인은 감지증폭기(sense amplifier) 및 프리차지 회로(precharge circuit)에 접속되어 있다. 또한, 다수의 뱅크 선택 라인이 상기 비트 라인에 직교하게 배치되어 상기 상호 접속부에 위치되며 각각의 비트 라인과 대응 디지트 라인에 접속된 트랜지스터를 온오프한다.
NOR형 셀 어레이용 X-디코더는 RAS(row address strobe; 행 어드레스 스트로브) 신호에 응답하여 어드레스를 페치(fetch)하고, 하나의 뱅크 선택 드라이버(bank select driver)가 상기 X-디코더에 접속된다. NOR형 셀 어레이용 Y-디코더는 CAS(column address strobe; 열 어드레스 스트로브) 신호에 응답하여 어드레스를 페치한다.
상기 언급된 NOR형의 싱크로너스 마스크 ROM에 있어서, 13비트는 RAS 어드레스로 할당되고, CAS 어드레스의 비트 수는 NOR형 셀 어레이의 메모리 용량에 의해 결정된다.
또한, 워드 라인과 뱅크 선택 라인은 폴리실리콘으로 형성되고, 디지트 라인은 알루미늄으로 형성된다. 따라서, 뱅크 선택 라인과 워드 라인 상에서의 신호 전파 속도는 디지트 라인을 선택하기 위한 속도보다 느리다. 따라서, 종래 기술에 있어서, 뱅크 선택 라인과 워드 라인을 선택하기 위한 어드레스는 RAS 어드레스에 할당된다.
그러나, RAS 어드레스용 비트의 수가 13개로 적기 때문에, 어드레스는 불충분하며, 따라서, CAS 어드레스용 뱅크 선택 라인을 할당할 필요가 있었다. 이러한 경우에 있어서, CAS 신호에 응답하여 어드레스를 페치하는 속도는 뱅크 선택기(bank selector)에 의해 결정된다.
또한, RAS 신호에 응답하여 X 어드레스가 페치되고 CAS 신호에 응답하여 Y 어드레스가 페치되도록 구성된 NOR형의 싱크로너스 마스크 ROM에 있어서, 고속화를 도모함에 있어서의 한 문제점은 디지트 라인과 비트 라인이 얼마나 빨리 프리차지되는냐이다.
따라서, 디지트 라인과 비트 라인을 프리차지하는 프리차지 회로의 성능을 향상시키는 것이 고려된다. 그러나, 프리차지 회로의 성능을 향상시키게 되면 전류가 너무 크게 된다던지 또는 감지증폭기 외부로 흐르는 전류가 너무 적게 되어, 그 결과 프리차지 회로의 조절을 위해 세심한 주의가 필요하다는 다른 문제점이 발생하게 된다.
따라서, 상기 언급된 종래 기술의 문제점을 극복한 반도체 메모리를 제공하는 것이 본 발명의 목적이다.
본 발명의 다른 목적은 데이터 판독 속도가 증가된 반도체 메모리를 제공하는 것이다.
본 발명의 상기 및 다른 목적은 본 발명에 따른 반도체 메모리에 의해 달성되는데, 상기 반도체 메모리는,
다수의 행과 다수의 열을 구비하는 매트릭스로 정렬된 다수의 메모리 셀을 포함하는 메모리 셀 어레이와;
상기 메모리 셀 어레이의 다수의 행 중 대응하는 행의 다수의 메모리 셀에 각각 연결된 다수의 워드 라인과;
상기 메모리 셀 어레이의 다수의 열 중 대응하는 열의 다수의 메모리 셀에 각각 연결된 다수의 비트 라인과;
행 어드레스 스트로브 신호에 응답하여 어드레스를 페치하고 페치된 어드레스를 디코드하여 상기 다수의 워드 라인으로부터 하나의 워드 라인을 선택하는 행 어드레스 디코더와;
열 어드레스 스트로브 신호에 응답하여 어드레스를 페치하고 페치된 어드레스를 디코드하는 열 어드레스 디코더와;
상기 다수의 비트 라인으로부터 하나의 비트 라인을 선택하기 위해 상기 열 어드레스 디코더로부터 디코드된 어드레스를 수신하는 열 선택 스위치와;
상기 행 어드레스 디코더와 열 어드레스 디코더에 의해 선택된 메모리 셀의 비트 라인을 프리차지하기 위한 감지증폭기와;
비선택된 메모리 셀의 비트 라인을 프리차지하기 위한 프리차지 회로; 및
비트 라인과 디지트 라인 사이의 스위치를 온 시키기 위한 뱅크 선택 라인을 상승시키기 위해 열 어드레스 스트로브 신호에 응답하여 어드레스를 페치하는 한 쌍의 뱅크 선택 드라이버를 포함하고,
상기 한 쌍의 뱅크 선택 드라이버는 상기 뱅크 선택 라인의 양측에 각각 위치된다.
이러한 배치를 통해, 행 어드레스 스트로브 신호에 응답하여, 행 어드레스 디코더는 어드레스를 페치하고 페치된 어드레스를 디코드하여 다수의 워드 라인으로부터 하나의 워드라인을 선택하여 활성화한다. 그 다음, 열 어드레스 스트로브 신호에 응답하여, 칼럼 어드레스 디코더는 어드레스를 페치하고 페치된 어드레스를 디코드하여 열 선택 스위치의 사용에 의해 다수의 비트 라인으로부터 하나의 비트 라인을 선택한다. 따라서, 소정의 어드레스에 의해 하나의 메모리 셀이 선택된다. 또한, 상기 어드레스는 열 어드레스 스트로브 신호에 응답하여 페치되고, 그 결과 상기 어드레스에 따라 선택된 뱅크 선택 라인의 양측에 위치된 뱅크 선택 드라이버는 선택된 뱅크 선택 라인을 활성화 또는 상승시키도록 구동된다. 따라서, 비트 라인을 통해 감지증폭기로부터 선택된 메모리 셀로 전류가 흐르게 되고, 그 결과 선택된 메모리 셀의 비트 라인은 프리차지된다. 또한, 비트 라인을 통해 프리차지 회로로부터 선택된 메모리 셀로 전류가 흐르게 되어, 비선택된 비트 라인이 프리차지된다. 그러므로, 큰 용량(capacitance)을 갖는 비트 라인은 더 빨리 또는 더 확실하게 프리차지되며, 그 결과 어드레스의 페치에서 출력단의 데이터 래치까지의 데이터 판독 속도가 빨라질 수 있다.
반도체 메모리의 일 실시예에 있어서, 뱅크 선택 드라이버 쌍의 하나는 메모리 셀 어레이의 행 어드레스 디코더 측에 위치되고, 상기 뱅크 선택 드라이버 쌍의 나머지 하나는 행 어드레스 디코더 측에 대향하는 메모리 셀 어레이 측에 위치된다.
상기 반도체 메모리는 메모리 셀과 동일한 구조를 가지고 상기 감지증폭기에 연결되며 선택된 메모리 셀의 출력이 하이 레벨인지 로우 레벨인지를 식별하기 위해 사용되는 기준 전압을 제공하는 기준 셀을 더 포함하는 것이 바람직하다.
반도체 메모리의 구체적인 실시예에 있어서, 상기 메모리 셀 어레이는 NOR형으로 이루어진다. 특히, 상기 메모리 셀은 플랫 셀 구조로 이루어진다.
또한, 상기 감지증폭기를 활성 상태와 비활성 상태 사이에서 전환하기 위한 등화 신호(equalizing signal)를 상기 감지증폭기는 수신할 수 있다.
본 발명의 상기 및 다른 목적과, 이점 및 특징은 첨부된 도면을 참조한 본 발명의 양호한 실시예의 상세한 설명으로부터 명확해질 것이다.
도 1은 본 발명에 따른 반도체 메모리의 실시예를 도시하는 블록도.
도 2는 본 발명에 따른 반도체 메모리의 실시예의 부분적인 회로도.
도 3은 RAS 어드레스와 CAS 어드레스의 페치와 데이터의 출력을 설명하는 타이밍도.
도 4는 본 발명에 따른 반도체 메모리의 실시예에서의 전류 경로를 도시하는 회로도.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 메모리 셀부 2 : X-디코더
3 : 뱅크 선택기 3A, 3B : 뱅크 선택 드라이버
4A, 4B ; Y디코더 12 : 워드 라인
13, 13a, 13b, 13c, 13d : 비트 라인
20 : 메모리 셀 어레이 21 : 메모리 셀
60A, 60B : 디지트 라인
이제, 본 발명에 따른 반도체 메모리의 실시예가 첨부된 도면을 참조하여 설명될 것이다.
도 1을 참조하면, 본 발명에 다른 반도체 메모리의 실시예의 블록도가 도시되어 있다. 도 2는 도 1에 도시된 반도체 메모리의 부분적인 회로도이다. 도시된 실시예는 플랫 셀 구조를 갖는 NOR형 싱크로너스 마스크 ROM이다.
도 1 및 도 2에 도시된 바와 같이, 도시된 반도체 메모리는 다수의 행과 다수의 열을 구비하는 매트릭스로 정렬된 다수의 메모리 셀(21)로 이루어진 메모리 셀 어레이(20)를 포함하는 메모리 셀부(1)를 포함한다. 도 2에 도시된 바와 같이, 각각의 메모리 셀(21)은 전계 효과 트랜지스터, 구체적으로는, MOS 트랜지스터로 구성된다. 또한, 각각의 메모리 셀의 소스는 다수의 메모리 셀이 각각의 행에 정렬되도록 인접한 메모리 셀의 드레인에 접속되고, 이렇게 형성된 다수의 열은 정렬된다. 각각의 행에 정렬된 메모리 셀의 게이트는 하나의 워드 라인(12)에 접속되고, 따라서, 워드 라인(12)의 수는 행의 수와 동일하다. 각각의 열에 정렬된 메모리 셀의 소스 또는 드레인은 하나의 비트 라인(13)에 접속되고, 따라서, 비트 라인(13)의 수는 열의 수에 1을 더함으로써 얻어지는 수와 동일하다. 도 2에 도시된 가장 왼쪽의 비트 라인과 가장 오른쪽의 비트 라인을 제외하면, 각각의 비트 라인은 비트 라인의 오른쪽의 메모리 셀의 소스와 비트 라인의 왼쪽의 메모리 셀의 드레인 사이의 접속 노드에 연결된다.
또한, RAS 신호에 응답하여 어드레스(11)를 페치하고 페치된 어드레스를 디코드하여 하나의 워드 라인(12)을 선택하기 위한 X-디코더(2)는 메모리 셀어레이(2)의 한 쪽에 위치된다. X-디코더(2)는 워드 라인(12)의 수와 동일한 수의 회로(22)를 포함한다. 각각의 회로(22)는 어드레스를 수신하기 위한 NAND 회로(23)(도면의 간략화를 위해 두 입력만 도 2에 도시되었다)와 NAND 회로(23)의 출력에 접속된 입력과 대응 워드 라인에 접속된 출력을 구비하는 인버터(24)를 포함한다. 페치된 어드레스는 모든 회로(22)에 제공되고, 그 결과 단지 하나의 회로(22)만이 활성화되어 그 출력을 상승시키게 되고, 그 결과 활성화된 회로(22)의 상승된 출력에 접속된 하나의 워드 라인은 페치된 어드레스에 따라 선택된다.
도시된 반도체 메모리는 CAS 신호에 응답하여 어드레스(11)를 페치하고 페치된 어드레스를 디코드하여 Y-선택기(5)로의 출력 신호를 생성하기 위한 Y 디코더(4A)를 더 포함하고, 상기 Y-선택기(5)는 메모리 셀 어레이(20) 중 하나의 열을 선택하기 위해 메모리 셀 어레이(20)에 접속되어, 제공된 어드레스에 의해 지정된 하나의 메모리를 선택한다. 이 Y 선택기(5)는 Y 디코더(4A)로부터의 출력 신호에 기초하여 선택된 디지트 라인(60A)을 프리차지하고 선택된 메모리 셀(21)의 출력을 감지하고 증폭하기 위한 프리차지 회로 및 감지증폭기(6)와 접속되어 있다. Y 선택기(5)는 간략화를 위해 도 2에서 생략되어 있다. 여기서, 감지증폭기 및 프리차지 회로는 동일한 회로 구성을 가지지만, 감지증폭기의 프리차지 트랜지스터가 프리차지 회로의 프리차지 트랜지스터와 크기에서 상이하기 때문에, 감지증폭기와 프리차지 회로는 상이한 비트-라인 프리차지 능력을 갖는다.
도시된 반도체 메모리는 또한 메모리 셀 어레이(20)에 접속된 가상 접지(virtual ground) 및 프리차지 회로(10)를 포함한다. 가상 접지 및 프리차지회로(10)는 CAS 신호에 응답하여 어드레스(11)를 페치하고 페치된 어드레스를 디코드하여 열 측에서 하나의 메모리를 선택하는 Y 디코더(4B)에 의해 제어되는데, 선택된 디지트 라인(60B)은 접지 또는 프리차지 회로에 접속된다.
또한, 메모리 셀 어레이(20)는 CAS 신호에 응답하여 어드레스(11)를 페치하고 페치된 어드레스를 디코드하여 메모리 셀(21)을 선택하는 뱅크 선택기(bank selector; 3)와 연결된다.
도 2에 도시된 바와 같이, 메모리 셀(20)의 비트 라인(13)의 한 단부(도면에서 상단부)에서, 비트 라인(13)은 스위칭 트랜지스터(33A 또는 33B)에 연결되지 않은 하나의 비트 라인이 사이에 위치되는 각 한 쌍의 비트 라인(13)이 감지증폭기 및 프리차지 회로(6)에 접속된 하나의 비트 라인(60A)에 공통으로 접속된 소스를 갖는 한 쌍의 스위칭 트랜지스터(33A 및 33B)를 통해 접속되도록 스위칭 트랜지스터(33A 및 33B)의 드레인에 하나씩 걸러 접속된다.
또한, 도 2에 도시된 바와 같이, 한 쌍의 뱅크 선택 라인(32A 및 32B)은 메모리 셀 어레이(20)와 감지증폭기와 프리차지 회로(6) 사이의 영역에서 행 방향으로 연장하며, 스위칭 트랜지스터(33A 및 33B)의 게이트에 각각 접속된다. 각각의 뱅크 선택 라인(32A 또는 32B)의 양단은 각각의 뱅크 선택 라인의 양단에 각각 위치된 한 쌍의 뱅크 선택 드라이버(3A 및 3B)의 각각의 출력에 접속된다. 각각의 뱅크 선택 드라이버(3A 및 3B)는 어드레스를 수신하는 NAND 회로(30)와 상기 NAND 회로(30)의 출력에 접속된 입력과 대응하는 뱅크 선택 라인(32A 또는 32B)에 접속된 출력을 구비하는 인버터(31)를 포함한다. 따라서, 대응하는 어드레스가 입력될 때,선택된 뱅크 선택 라인(32A 또는 32B)은 선택된 뱅크 선택 라인(32A 또는 32B)의 양단에 각각 접속된 한 쌍의 뱅크 선택 드라이버(3A 및 3B)에 의해 동시에 프리차지된다.
또한, 도 2에 도시된 바와 같이, 메모리 셀 어레이(20)의 비트 라인(13)의 나머지 단부(도면의 하단부)에서, 비트 라인(13)은 스위칭 트랜지스터(33A 또는 33B)에 접속된 하나의 비트 라인이 사이에 위치하며 스위칭 트랜지스터(33A 또는 33B)에 접속되지 않은 각각의 한 쌍의 비트 라인(13)이 가상 접지 및 프리차지 회로(10)에 접속된 하나의 비트 라인(60B)에 공통으로 접속된 드레인을 갖는 한 쌍의 스위칭 트랜지스터(33C 및 33D)를 통해 접속되도록 스위칭 트랜지스터(33C)의 소스에 하나씩 걸러 접속된다.
또한, 도 2에 도시된 바와 같이, 한 쌍의 뱅크 선택 라인(32C 및 32D)은 메모리 셀 어레이(20)와 가상 접지 및 프리차지 회로(10) 사이의 영역에서 행 방향으로 연장하며, 스위칭 트랜지스터(33C 및 33D)의 게이트에 각각 접속된다. 각각의 뱅크 선택 라인(32C 또는 32D)의 양단은 각각의 뱅크 선택 라인의 양단에 각각 위치된 한 쌍의 뱅크 선택 드라이버(3C 및 3D)의 각각의 출력에 접속된다. 각각의 뱅크 선택 드라이버(3C 및 3D)는 어드레스를 수신하는 NAND 회로(30)와 상기 NAND 회로(30)의 출력에 접속된 입력과 대응하는 뱅크 선택 라인(32C 또는 32D)에 접속된 출력을 구비하는 인버터(31)를 포함한다. 따라서, 대응하는 어드레스가 입력될 때, 선택된 뱅크 선택 라인(32C 또는 32D)은 선택된 뱅크 선택 라인(32C 또는 32D)의 양단에 각각 접속된 한 쌍의 뱅크 선택 드라이버(3C 및 3D)에 의해 동시에 프리차지된다.
또한, 감지증폭기 및 프리차지 회로(6)는 감지증폭기 및 프리차지 회로(6)로부터 출력된 데이터를 래치하기 위한 래치 회로(7)에 접속된다. 이 래치 회로(7)는 CAS 레이턴시(latency)(CAS 신호가 입력되어 최초의 데이터를 출력하기까지의 클록 싸이클의 수)의 최종 클록 타이밍에서 출력 버퍼(8)로 래치된 데이터를 출력한다.
또한, 감지증폭기 및 프리차지 회로(6)는 기준 Y-선택기(50)를 통해 메모리 셀 어레이(20)와 동일한 구조를 갖는 기준 셀 어레이(9)에 접속된다. 기준 Y-선택기(50)는 기준 셀 어레이(9)에서 X-디코더(2)에 의해 선택된 워드 라인에 의해 지정된 기준 셀을 선택하지만, 반면으론, 기준 Y-선택기(50)는 기준 셀이 열 어드레스와 접속되어 고정되도록 Y-디코더에 의해 제어되지 않는다. 기준 신호(RA)는 선택된 기준 셀에서 감지증폭기로 출력되고 메모리 셀 어레이(20)에서 선택된 메모리 셀의 출력 신호는 기준 신호(RA)와 비교되어 선택된 메모리 셀의 출력 신호가 하이 레벨인지 로우 레벨인지를 판정하게 된다.
선택될 메모리 셀(21)의 어드레스가 Y 선택기(5) 및 X 디코더(2)에 의해 확정된 후, 등화 신호(EQ)가 생성되어 감지증폭기로 공급된다. 이 등화 신호(EQ)는 선택된 메모리 셀(21)의 데이터가 확정된 후, 전압이 변경되는 시점에서 생성되어 감지증폭기를 활성화시키게 된다.
이제, 도 3 및 도 4를 참조하여 상기 언급된 반도체 메모리의 동작이 설명될 것이다. 도 3은 RAS 어드레스와 CAS 어드레스의 페치와 데이터의 출력을 설명하는 타이밍도이다. 세로 좌표축은 전압을 나타내고, 가로 좌표축은 시간을 나타낸다.도 4는 도 2와 유사한 회로도로서, 도 2에 도시된 반도체 메모리에서의 전류 경로를 도시하고 있다.
도시된 반도체 메모리가 싱크로너스 마스크 ROM이기 때문에, 클록 신호는 일정한 클록 주파수로 제공된다. 여기서, 클록 주파수는 100㎒(한 싸이클은 10㎱)라고 가정하면, RAS 레이턴시는 5이다.
도 3에 도시된 바와 같이, RAS 신호에 응답하여, X 어드레스는 X 디코더(2)에서 페치되고, 상기 X 디코더는 페치된 X 어드레스를 디코드하여 다수의 워드 라인(12)에서 하나의 워드 라인을 선택하고 상승시킨다.
그 다음, CAS 신호에 응답하여, Y 어드레스가 Y 디코더(4A 및 4B)에서 페치되고, 상기 Y 디코더는 페치된 Y 어드레스를 디코드하여 Y 선택기(5)에 의해 다수의 비트 라인에서 하나의 비트 라인을 선택하여, 하나의 디지트 라인(60A)과 하나의 디지트 라인(60B)이 선택된다. 따라서, 선택된 메모리 셀(21)의 어드레스가 확정된다.
또한, CAS 신호에 응답하여, Y 어드레스는 뱅크 선택기(3)에 페치되고, 그 결과 페치된 어드레스에 대응하는 뱅크 선택 드라이버(3A 내지 3D)가 선택되고 활성화된다. 도 4에 도시된 예에 있어서, 뱅크 선택 라인(32B)의 양단에 접속된 뱅크 선택 드라이버(3A 및 3B)와 뱅크 선택 라인(32D)의 양단에 접속된 뱅크 선택 드라이버(3C 및 3D)가 선택되고, 그 결과 뱅크 선택 라인(32B 및 32D)이 상승된다. 만약 뱅크 선택 라인(32B 및 32D)이 상승되면, 도 4에서 점선(41)으로 도시된 바와 같이, 프리차지 회로에서 비트 라인(13)으로 전류가 흐르게 된다. 구체적으로는,선택된 메모리 셀(21a)에 접속된 비트 라인(13a 및 13b) 이외의 비트 라인(13c 및 13d)은 두 개의 활성화된 뱅크 선택 라인(32B 및 32D)에 의해 온 상태로 된 스위칭 트랜지스터와 디지트 라인(60A 및 60B)을 통해 두 방향으로부터 프리차지되고, 도 4의 두꺼운 실선(40)에 의해 도시된 바와 같이, 선택된 메모리 셀(21)에 접속된 비트 라인(13b)은 한 방향으로부터 프리차지된다. 또한, 만약 선택된 메모리 셀(21a)이 상승된 워드 라인(12)에 의해 온 상태로 된 온-셀(on-cell)라면, 도 4의 두꺼운 실선(40)에 의해 도시된 바와 같이, 선택된 메모리 셀(21)에 접속된 비트 라인(13a)도 또한 프리차지된다. 이러한 동작에 있어서, 비트 라인(13c 및 13d)이 프리차지 회로로부터 프리차지되기 때문에, 감지증폭기로부터 공급되는 전류는 비선택된 비트 라인으로 흐르는 것이 방지된다.
선택된 메모리 셀(21a)이 상승된 워드 라인(12)에 의해 온 상태로 된 온-셀인 경우, 감지증폭기에서 비트 라인(12b)으로 흐르는 전류는 메모리 셀(21a)과 비트 라인(13a)을 통해 가상 접지로 흐른다. 한편, 선택된 메모리 셀(21a)이 상승된 워드 라인(12)에 의해 온 상태로 되지 않는 오프-셀(off-cell)인 경우, 비트 라인(13c 및 13d)의 프리차지가 완료된 후, 전류는 메모리 셀(21a)을 통해 흐르지 않게 된다. 결과적으로, 감지증폭기는 메모리 셀(21a)을 통해 흐르는 전류를 검출한다.
선택된 메모리 셀(21)의 어드레스가 확정된 후, 등화 신호(EQ)가 생성되어 감지증폭기에 입력되고, 기준 전압(RA)은 기준 셀 어레이(9)로부터 기준 Y-선택기(50)에 의해 선택된 하나의 기준 셀로부터 감지증폭기로 공급된다. 메모리셀(21a)의 출력 전압은 감지증폭기에의해 기준 전압(RA)과 비교되고, 그 결과 감지증폭기는 메모리 셀(21)의 출력 전압이 하이 레벨인지 로우 레벨인지를 판정하게 되어, 결과적으로 메모리 셀(21a)의 데이터가 확정된다. 그 다음, 등화 신호(EQ)의 전압은 상승되어 감지증폭기를 활성화시키고, 감지증폭기에 의해 데이터가 증폭된다.
이 증폭된 데이터는 래치 회로(7)에 전송되어 래치되고, 그 다음, 래치된 데이터는, 도 3에 도시된 바와 같이, CAS 레이턴시의 제 5의 클록에서 출력 버퍼(8)로 출력된다.
본 실시예에 있어서, 각각의 선택된 뱅크 선택 라인(32A 내지 32D)은 각각의 뱅크 선택 라인의 양단에 각각 위치된 두 개의 뱅크 선택 드라이버(3A 및 3B 또는 3C 및 3D)에 의해 프리차지되고 상승되기 때문에, 뱅크 선택 라인(32A 내지 32D)의 상승 시간은 짧아질 수 있다. 따라서, 디지트 라인의 용량보다 큰 용량을 갖는 비트 라인(13)은 짧은 시간동안 확실하게 프리차지될 수 있고, 결과적으로 RAS 신호에 응답하여 어드레스가 페치된 순간부터 판독 데이터가 래치 회로(7)에서 래치되는 수간까지의 데이터 판독 시간을 짧게 하는 것이 가능하다. 즉, 반도체 메모리의 데이터 판독 동작은 고속화될 수 있다.
또한, 선택된 뱅크 선택 라인은 각각의 뱅크 선택 라인의 양단에 각각 위치된 두 개의 뱅크 선택 드라이버에 의해 구동되기 때문에, 선택된 뱅크 선택 라인이 긴 경우에도, 반도체 메모리의 데이터 판독 동작을 고속화하는 것이 가능하다. 또한, 메모리 셀 어레이(20)의 크기가 크게 되어 비트 라인(13)의 길이가 늘어난 경우에도, 데이터 판독 속도의 저하를 방지할 수 있다. 따라서, 큰 용량을 갖는 비트 라인의 길이가 길게 늘어난 경우에도 유효하다.
상기에서 알 수 있는 바와 같이, 본 발명에 따르면, 뱅크 선택 드라이버가 뱅크 선택 라인의 양단에 위치되기 때문에, 뱅크 선택 라인은 더 빨리 상승될 수 있게 되어, 큰 용량을 갖는 비트 라인이 보다 빨리 그리고 보다 확실하게 프리차지되고, 그 결과 어드레스의 페치로부터 출력 단의 데이터 래치까지의 데이터 판독 동작이 빨라질 수 있다.
본 발명이 특정 예를 참조로 상술되었지만, 본 발명은 이에 제한되지 않으며, 첨부된 특허청구범위의 영역 내에서 수정과 변형이 가해질 수 있다.
Claims (6)
- 다수의 행과 다수의 열을 구비하는 매트릭스로 정렬된 다수의 메모리 셀을 포함하는 메모리 셀 어레이와;상기 메모리 셀 어레이의 다수의 행 중 대응하는 행의 다수의 메모리 셀에 각각 연결된 다수의 워드 라인과;상기 메모리 셀 어레이의 다수의 열 중 대응하는 열의 다수의 메모리 셀에 각각 연결된 다수의 비트 라인과;행 어드레스 스트로브 신호에 응답하여 어드레스를 페치하고 페치된 어드레스를 디코드하여 상기 다수의 워드 라인으로부터 하나의 워드 라인을 선택하는 행 어드레스 디코더와;열 어드레스 스트로브 신호에 응답하여 어드레스를 페치하고 페치된 어드레스를 디코드하는 열 어드레스 디코더와;상기 다수의 비트 라인으로부터 하나의 비트 라인을 선택하기 위해 상기 열 어드레스 디코더로부터 디코드된 어드레스를 수신하는 열 선택 스위치와;상기 행 어드레스 디코더와 열 어드레스 디코더에 의해 선택된 메모리 셀의 비트 라인을 프리차지하기 위한 감지증폭기와;비선택된 메모리 셀의 비트 라인을 프리차지하기 위한 프리차지 회로; 및비트 라인과 디지트 라인 사이의 스위치를 온 시키기 위한 뱅크 선택 라인을 상승시키기 위해 열 어드레스 스트로브 신호에 응답하여 어드레스를 페치하는 한쌍의 뱅크 선택 드라이버를 포함하고,상기 한 쌍의 뱅크 선택 드라이버는 상기 뱅크 선택 라인의 양측에 위치되는 것을 특징으로 하는 반도체 메모리.
- 제 1항에 있어서, 상기 한 쌍의 뱅크 선택 드라이버 중 하나는 상기 메모리 셀 어레이의 행 어드레스 디코더측에 위치되고, 상기 한 쌍의 뱅크 선택 드라이버 중 나머지 하나는 상기 메모리 셀 어레이의 행 어드레스 디코더측에 대향하는 측에 위치되는 것을 특징으로 하는 반도체 메모리.
- 제 1항에 있어서, 상기 반도체 메모리는 메모리 셀과 동일한 구조를 가지고 상기 감지증폭기에 연결되며 선택된 메모리 셀의 출력이 하이 레벨인지 로우 레벨인지를 식별하기 위해 사용되는 기준 전압을 제공하는 기준 셀을 더 포함하는 것을 특징으로 하는 반도체 메모리.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 메모리 셀 어레이는 NOR형으로 이루어는 것을 특징으로 하는 반도체 메모리.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 메모리 셀은 플랫 셀 구조로 이루어지는 것을 특징으로 하는 반도체 메모리.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 감지증폭기는 상기 감지증폭기를 활성 상태와 비활성 상태 사이에서 전환하기 위한 등화 신호(equalizing signal)를 수신할 수 있는 것을 특징으로 하는 반도체 메모리.
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