KR100288517B1

KR100288517B1 - 페이지 액세스 모드를 갖는 단일-칩 메모리 시스템

Info

Publication number: KR100288517B1
Application number: KR1019970015610A
Authority: KR
Inventors: 유끼오 후지
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-04-25
Filing date: 1997-04-25
Publication date: 2001-05-02
Also published as: JP3093632B2; JPH09293384A; KR970069467A; US5768203A; TW326536B

Abstract

전류의 대량 소비를 피하기 위해, 메모리 시스템은 제1 및 제2 메모리 셀 어레이의 복수의 메모리 셀에 접속된 복수의 워드 라인을 각각이 포함하는 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이, 제1 메모리 셀 어레이의 워드 라인들 중 제1 워드 라인을 활성화시켜, 제1 메모리 셀 어레이로 하여금 제1 워드 라인에 접속된 메모리 셀로부터의 데이타를 출력하도록 하는 제1 구동 회로, 제2 메모리 셀 어레이의 워드 라인들 중 제2 워드 라인을 활성화시켜, 제2 메모리 셀 어레이로 하여금 제2 워드 라인에 접속된 메모리 셀로부터의 데이타를 출력하도록 하는 제2 구동 회로, 제1 메모리 셀 어레이로부터의 데이타를 수신하고 제1 메모리 셀 어레이로부터의 데이타를 증폭하기 위한 제1 센스 회로, 제2 메모리 셀 어레이로부터의 데이타를 수신하고 제2 메모리 셀 어레이로부터의 데이타를 제1 센스 회로보다 빠른 속도로 증폭하기 위한 제2 센스 회로, 및 제2 센스 회로의 데이타를 출력하고 제1 센스 회로의 데이타를 순차적으로 출력하기 위한 출력 제어 회로를 포함한다.

Description

페이지 액세스 모드를 갖는 단일-칩 메모리 시스템

본 발명은 일반적으로 "페이지 액세스 모드(page access mode)"에 관한 것이며, 특히 복수의 판독 전용 메모리(ROM) 셀 어레이를 포함하는 메모리 시스템에 관한 것이다.

데이타를 보다 신속히 액세스하기 위해, 몇몇 시스템은 페이지 액세스 모드를 갖는다. 메모리 시스템이 페이지 액세스 모드를 사용하는 경우, 메모리 시스템은 새로운 어드레스 입력 없이 동일한 워드 라인에 접속된 메모리 셀로부터 순차적으로 데이타를 출력할 수 있다(예를 들어, 8개의 메모리 셀 MC1-MC8들이 하나의 워드 라인에 접속되면 셀 MC1으로부터 데이타가 출력된 후 셀 MC2, MC3, ...등의 데이타가 순차적으로 출력될 수 있다).

이러한 기능은 데이타, 특히 도면, 사진, 일본어 "간지(Kanji)" 문자등과 같은 복잡한 데이타를 보다 신속히 액세스하는데 유용하다.

도 1은 단일 칩 메모리 디바이스(1) 및 외부 중앙 처리 장치(CPU;2)를 포함하는 종래의(예를 들어, 종래 기술이 아닌 관련 기술) 메모리 시스템을 도시한다. 메모리 디바이스는 판독 전용 메모리(ROM) 셀(9-1 - 9-4) 어레이[예를 들어, 마스크 ROM(MROM), 소거가능하며 프로그램 가능한 ROM(EPROM) 및/또는 전기적으로 소거가능하며 프로그램 가능한 ROM(EEPROM)]를 포함한다. 어레이(9-1 - 9-4)는 복수의 워드 라인, 복수의 비트 라인 및 복수의 ROM 셀을 갖는다. CPU(2)는 메모리 디바이스(1)로부터 데이타를 사용하여 명령을 처리한다.

메모리 디바이스(1)은 또한 로우 어드레스 스트로브(RAS) 신호, 컬럼 어드레스 스트로브(CAS) 신호, 클럭(CLK) 신호 및 로우 어드레스 부분(RA) 및 컬럼 어드레스 부분(CA)을 각각 갖는 어드레스 신호를 수신하기 위한 입력 단자(참조되지 않음)를 포함한다.

로우 디코더(6)은 로우 어드레스 부분 RA을 디코드하며, 디코드된 신호 RD를 출력한다. 로우 디코더는 CPU가 RAS 신호를 비활성 로우 레벨(예를 들어, "0")으로부터 활성 하이 레벨(예를 들어, "1")로 변화시키면 활성화된다.

워드 라인 구동 회로(activator;8-1 및 8-2)는 디코드된 신호 RD를 수신하며, 디코드된 신호 RD에 응답하여 워드 라인들 중 하나의 워드 라인을 활성화시킨다. 도 1에서, 메모리 셀(9-1 및 9-2)는 서로 접속되어 있다. 그러므로, 워드 라인 구동 회로(8-1)은 디코드된 신호 RD에 응답하여 메모리 셀 어레이(9-1)의 하나의 워드 라인 및 메모리 셀 어레이(9-2)의 하나의 워드 라인을 동시에 활성화시킨다. 게다가, 메모리 셀(9-3 및 9-4)는 서로 접속되어 있다. 그러므로, 워들 라인 구동 회로(8-2)는 디코드된 신호 RD에 응답하여 메모리 셀 어레이(9-3)의 하나의 워드라인 및 메모리 셀 어레이(9-4)의 하나의 워드 라인을 동시에 활성화시킨다. 메모리 셀 어레이(9-1 - 9-4)는 대응하는 워드 라인에 접속된 ROM 셀로부터의 모든 데이타를 센스 회로(7-1 - 7-4)에 출력한다.

하나의 워드 라인 구동 회로는 4개의 메모리 셀 어레이를 동시에 활성할 수 있다고 가정하면, 구동 회로는 좀더 크고 좀더 강력하도록 설계될 수 있다. 그러나, 4개의 메모리 셀 어레이가 서로 접속되는 경우 하나의 워드 라인의 길이가 보다 길어지기 때문에, 도 1에 도시된 구조에 비해 데이타를 판독하는 액세스 속도가 느려진다. 워드 라인이 길어질 수록 워드 라인의 기생 용량 및 저항이 커진다는 것을 알 수 있다. 그러므로, 워드 라인은 통상 고속 액세스 속도를 성취할 수 있을 만큼 짧게 설계된다.

센스 회로(7-2 - 7-4)는 각각 동일한 구조를 갖는다. 각 센스 회로는 대응하는 워드 라인 구동 회로에 의해 선택된 워드 라인(예를 들어, 활성화된)에 접속된 ROM 셀의 수에 대응하여, 도 2에 도시된 바와 같이, 다수의 센스 증폭기 SAx, 래치 회로 LA 및 출력 버퍼 OB를 갖는다. 센스 회로(7-1 - 7-4)는 대응하는 메모리 셀 어레이로부터의 데이타를 증폭하며, 출력 제어기(4)로부터의 출력 신호 OP(예를 들어, OP1-OP4)에 응답하여 데이타 버스 DB에 증폭된 데이타를 출력한다.

페이지 모드 판정 회로(3)은 CAS 및 RAS 신호를 수신한다. CAS 및 RAS 신호가 페이지 액세스 모드를 나타내는 소정 타이밍을 갖는 경우, 페이지 모드 판정 회로(3)은 비활성 레벨(예를 들어, "0")으로부터 활성 레벨(예를 들어, "1")로 판정 신호 JS를 변화시킨다.

컬럼 디코더(5)는 컬럼 어드레스 부분 CA를 디코드하여, 도 2에 도시된 바와 같이 센스 회로(7-1 - 7-4)의 대응하는 센스 증폭기 SAx를 활성화하기 위해 복수의 디코드된 신호 SE를 출력한다. 컬럼 디코더는 CPU(2)가 CAS 신호를 비활성 로우 레벨(예를 들어, "0")으로부터 활성 하이 레벨(예를 들어, "1")로 변화시킬 때 활성화된다.

컬럼 디코더(5)가 비활성 레벨을 갖는 판정 신호 JS를 수신하는 경우, 컬럼 디코더(5)는 컬럼 어드레스 부분 CA에 대응하는 복수의 신호 SE들 중 하나의 신호 SE를 비활성 레벨(예를 들어, "1")로부터 활성 레벨(예를 들어, "0")으로 변화시킨다. 그러므로, 센스 회로(7-1 - 7-4) 각각은 대응하는 메모리 셀 어레이(9-1 - 9-4)로 부터의 복수의 데이타의 대응하는 데이타를 출력할 수 있다.

컬럼 어드레스(5)가 활성 레벨을 갖는 판정 신호 JS를 수신하는 경우, 컬럼 디코더(5)는 컬럼 어드레스 부분 CA에 무관하게 복수의 신호 SE의 모든 신호 SE를 비활성 레벨(예를 들어, "1")로부터 활성 레벨(예를 들어, "0")으로 변화시킨다. 그러므로, 센스 회로(7-1 - 7-4) 각각은 대응하는 메모리 셀 어레이(9-1 - 9-4)로부터 복수의 데이타의 모든 데이타를 출력할 수 있다.

출력 제어기(4)는 컬럼 어드레스 부분 CA 및 판정 신호 JS를 수신한다. 판정 신호 JS가 비활성 레벨을 갖는 경우, 출력 제어기(4)는 컬럼 어드레스 부분 CA에 대응하는 신호들(OP1-OP4) 중 하나의 신호를 비활성 레벨(예를 들면, "0")으로 부터 활성 레벨(예를 들어, "1")로 변화시킨다. 그러므로, 센스 회로들(7-1 - 7-4)중 하나의 센스 회로가 데이타를 출력할 수 있다.

판정 신호 JS가 활성 레벨을 갖는 경우, 출력 제어기(4)는 컬럼 어드레스 부분 CA에 무관하게 신호(OP1-OP4)를 클럭 신호 CLK에 순차적으로 응답하여 비활성 레벨(예를 들어, "0")으로부터 활성 레벨(예를 들어, "1")로 변화시킨다. 그러므로, 예를 들어 먼저, 센스 회로(7-1)이 데이타를 출력한 후, 센스 회로(7-2)가 데이타를 출력하며, 세번째로 센스 회로(7-3)이 데이타를 출력한 후, 마지막으로 센스 회로(7-4)가 데이타를 출력한다. 특히, 데이타 버스 DB의 비트 크기가 각 센스 회로(7-1 - 7-4)의 경우와 동일하기 때문에 상기의 동작이 발생된다.

도 2는 센스 증폭기 SAx, 래치 회로 LA 및 출력 버퍼 OB를 상세히 도시하고 있다. 신호 SE가 활성 레벨(예를 들어, "0")을 가질 때 센스 증폭기 SAx는 활성화되어 대응하는 메모리 셀 MC로부터의 데이타를 증폭한다. 래치 회로 LA는 신호 SE가 활성 레벨(예를 들어, "1")로부터 비활성 레벨(예를 들어, "1")로 변화될 때, 센스 증폭기 SAx로부터의 데이타를 래치시키고(예를 들어, 저장함), 래치된 데이타를 출력 버퍼 OB에 출력한다. 출력 버퍼 OB는 출력 신호 OP가 활성 레벨(예를 들어, "1")을 가질 때 래치 회로 LA로부터의 데이타를 데이타 버스 DB에 출력한다.

센스 증폭기 SAx는 신호 SE를 수신하는 게이트 및 노드 Nb와 기준 전압(예를 들어, 접지) 사이에 있는 소스-드레인 경로를 갖는 N형 금속 산화물 반도체(MOS) 트랜지스터 Qn1, 신호 SE를 수신하는 게이트 및 기준 전압(예를 들어, Vcc)에 접속된 소스를 갖는 P형 MOS 트랜지스터 Qp1, 기준 전압(예를 들어, 접지)에 접속된 게이트 및 노드 Nb와 P형 MOS 트랜지스터 Qp1의 드레인 사이에 있는 소스-드레인 경로를 갖는 P형 MOS 트랜지스터 Qp2x, 노드 Na에 접속된 게이트 및 노드 Nb와 기준 전압(예를 들어, 접지) 사이에 있는 소스-드레인 경로를 갖는 N형 MOS 트랜지스터 Qn2, 노드 Nb에 접속된 게이트 및 노드 Na와 노드 Nc 사이에 있는 소스-드레인 경로를 갖는 N형 MOS 트랜지스터 Qn3, 및 노드 Nc에 접속된 게이트 및 노드 Nc와 기준 전압(예를 들어, Vcc) 사이에 있는 소스-드레인 경로를 갖는 P MOS 트랜지스터 Qp3을 포함한다.

노드 Nc의 데이타는 래치 회로 LA에 출력된다. 노드 Na는 ROM인 대응하는 메모리 셀 MC로부터 데이타를 수신하기 위해 대응 비트 라인에 접속된다.

도 3은 N형 MOS 트랜지스터 Qn2의 소스-드레인 경로를 통과하는 전류 In2x를 도시하고 있으며, 종래 시스템의 문제점을 도시하고 있다. 도 3에 있어서, In2x(OFF)는 메모리 셀 MC이 제1 데이타(예를 들어, "0")을 가질 때의 전류를 나타내며, In2x(ON)은 메모리 셀 MC이 제2 데이타(예를 들어, "1")을 가질 때의 전류를 나타낸다. 신호 SE가 활성 레벨(예를 들어, "0")을 가질 때, In2x는 항상 메모리 셀 MC 내에 포함되어 있는 데이타와 무관한 소정 값(전류)을 갖는다. 그 값은 쉽게 계산되어 P형 MOS 트랜지스터 Qp2x를 통과하는 전류 Ip2x를 나타내는 곡선과 전류 In2x(ON) 또는 In2x(OFF)를 나타내는 곡선 사이의 교점을 찾을 수 있다.

도 3에 따르면, 메모리 셀 MC이 제1 데이타(예를 들어, "0")를 가질 때 센스 증폭기 SAx에 의해 소비되는 전류 I2x(OFF)는 약 1mA이다. 물론, 메모리 셀 MC이 제2 데이타(예를 들어, "1")를 가질 때, 센스 증폭기 SAx에 의해 소비되는 전류 I2x(ON)는 전류 I2x(OFF) 보다 낮다.

도 4는 메모리 셀 MC로부터의 입력 신호와 센스 증폭기 SAx로부터의 출력 신호 사이의 관계를 도시하고 있다. 도 4에서, (OFF)는 메모리 셀 MC이 제1 데이타(예를 들어, "0")를 가질 때의 전압을 나타내며, (ON)은 메모리 셀 MC이 제2 데이타(예를 들어, "1")를 가질 때의 전압을 나타낸다. 센스 증폭기 SAx 내의 MOS 트랜지스터는 도 4에 도시된 도면에 따라 설계된다. 도면에 따르면, 센스 증폭기 SAx는 메모리 셀 MC이 작을 때에도 노드 Nc로부터 큰 전압 신호를 출력한다. 그러므로, 센스 증폭기 SAx는 데이타를 신속히 증폭할 수 있다(예를 들어, "패스트 센스 증폭기(fast sense amplifier)").

그러나, 패스트 센스 증폭기는 작은 신호를 증폭한 후 보다 큰(증폭된) 신호를 출력하기 때문에, 그러한 패스트 센스 증폭기는 잡음을 증폭한다. 그러므로, CPU(2)에 의해 오동작이 수행된다.

더우기, 관련 기술에서, 복수의 워드 라인 구동 회로(8-1 및 8-2)는 액세스 속도를 증가시키기 위해 도 1에 도시된 바와 같이 형성된다. 그러나, 복수의 워드라인 구동 회로가 필요하기 때문에 디바이스의 고집적화가 어렵다.

또한, 디바이스(1)에 의해 소비되는 총 전류 값은 페이지 액세스 모드를 사용할 때 커진다. 예를 들어, 데이타 버스 DB의 데이타 크기가 16비트이면, 총 전류 값의 최대 값은 도 1의 구조의 경우 16 mA×4(예를 들어, 센스 회로(7-1 - 7-4) = 64 mA가 된다. 그러나, 최근에 메모리 시스템은 페이지 액세스 모드에 의해 순차적으로 256 워드(예를 들어, 1 워드가 16비트인)를 액세스해야 한다. 그러므로, 관련 기술 시스템의 개념을 사용하여 그러한 메모리 시스템이 제조되는 경우, 메모리 시스템은 16 mA×256 = 4096 mA를 소비한다. 따라서, 와이어(예를 들어, 전원용 와이어)의 일렉트로-마이그레이션(electro-migration)에 기인하여 손상되는 와이어를 포함하게 되는 심각한 문제점이 발생된다. 그러므로, 시스템은 짧은 유효 수명을 가진다.

종래의 메모리 시스템의 상기 문제점을 고려하면, 본 발명의 목적은 페이지 액세스 모드를 갖는 향상된 메모리 시스템을 제공하는 것이다.

본 발명의 다른 목적은 대응하는 메모리 셀로부터의 데이타를 증폭하는 향상된 센스 증폭기를 제공하는 것이다.

본 발명의 제1 특징에 있어서, 본 발명에 따른 메모리 시스템은 제1 및 제2 메모리 셀 어레이의 복수의 메모리 셀에 접속된 복수의 워드 라인을 각각이 포함하는 제1 메모리 셀 어레이 및 제2 메모리 어레이, 제1 메모리 셀 어레이의 워드 라인들 중 제1 워드 라인을 활성화시켜 제1 메모리 셀 어레이로 하여금 제1 워드 라인에 접속된 메모리 셀로부터의 데이타를 출력하도록 하는 제1 구동 회로, 제2 메모리 셀 어레이의 워드 라인들 중 제2 워드 라인을 활성화시켜 제2 메모리 셀 어레이로 하여금 제2 워드 라인에 접속된 메모리 셀로부터의 데이타를 출력하게 하는 제2 구동 회로, 제1 메모리 셀 어레이로부터의 데이타를 수신하고 제1 메모리 셀 어레이로 부터의 데이타를 증폭하기 위한 제1 센스 회로, 제2 메모리 셀 어레이로부터의 데이타를 수신하고 제1 센스 회로보다 빠른 속도로 제2 메모리 셀 어레이로부터의 데이타를 증폭하기 위한 제2 센스 회로, 및 제2 센스 회로의 데이타를 출력하여 제1 센스 회로의 데이타를 순차적으로 출력하기 위한 출력 제어 회로를 포함한다.

본 발명의 특유한 불분명한 구조의 경우, 메모리 시스템은 제1 센스 회로보다 제2 메모리 셀 어레이로부터 데이타를 증폭하기 위한 제2 센스 회로의 데이타를 출력할 수 있으며, 제1 센스 회로의 데이타를 순차적으로 출력할 수 있다. 그러므로, 데이타를 신속히 증폭하기 위해 동일한 센스 회로를 사용할 필요가 없다.

이제, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제1도는 종래의 메모리 시스템을 도시한 도면.

제2도는 제1도의 메모리 시스템 내의 센스 회로(7-1 - 7-4)의 일부를 도시한 회로도.

제3도는 제2도의 센스 회로의 센스 증폭기 SAx 내의 전류를 도시한 도면.

제4도는 제2도의 센스 증폭기 SAx에 의한 증폭 동작을 도시한 도면.

제5도는 본 발명에 따른 제1 실시예의 메모리 시스템(100)을 도시한 도면.

제6도는 본 발명에 따른 제1 실시예의 메모리 시스템(100) 내의 센스 회로(10-1 - 10-3)의 일부를 도시한 도면.

제7도는 제6도의 센스 회로의 전류를 도시한 도면.

제8도는 제6도의 센스 증폭기 SA에서의 증폭 동작을 도시한 도면.

제9도는 본 발명에 따른 제2 실시예의 메모리 시스템(101)을 도시한 도면.

제10도는 본 발명에 따른 제3 실시예의 메모리 시스템(200)을 도시한 도면.

제11도는 본 발명에 따른 제4 실시예의 메모리 시스템(201)을 도시한 도면.

〈도면의 주요부분에 대한 부호의 설명〉

2 : 중앙 처리 장치 3 : 페이지 모드 판정 회로

4 : 출력 제어기 5 : 컬럼 디코더

6 : 로우 디코더 7-1, 10-1, 10-2, 20-3 : 센스 회로

8-1, 8-2 : 워드 라인 구동 회로

9-1, 9-2, 9-3, 9-4 : 메모리 셀 어레이

이제, 특히 도 5의 도면을 참조하면, 본 발명에 따른 단일 칩 반도체 메모리 디바이스(100)은 도 1에 도시된 센스 회로(7-2 - 7-4) 대신에 센스 회로(10-1 - 10-3)을 갖는다. 도 1의 것과 동일한 도 5의 동일 부분들은 도 1에서와 동일한 참조 번호로 표시되며, 간략화를 위해 이들 부분의 설명은 다음의 설명에서 생략하기로 한다.

센스 회로(10-1 - 10-3) 각각은 동일한 구조를 갖는다. 각 센스 회로는 대응하는 워드 라인 구동 회로에 의해 선택된(예를 들어, 활성화된) 워드 라인에 접속된 ROM 셀의 수에 대응하여 도 6에 도시된 바와 같이 다수의 센스 증폭기 SA, 래치 회로 LA 및 출력 버퍼 OB를 갖는다. 센스 회로(10-2 - 10-3)는 대응하는 메모리 셀 어레이로부터의 데이타를 증폭하며 출력 제어기(4)로부터의 출력 신호 OP(예를 들어, OP1-OP4)에 응답하여 증폭된 데이타를 데이타 버스 DB에 출력한다.

도 6은 센스 증폭기 SA, 래치 회로 LA 및 출력 버퍼 OB를 상세히 도시한다. 래치 회로 LA 및 출력 버퍼 OB의 동작은 이미 상술되어 있기 때문에 생략하기로 한다. 센스 증폭기 SA는 활성화되어 신호 SE가 활성 레벨(예를 들어, "0")을 가질 때 대응하는 메모리 셀 MC로부터의 데이타를 증폭한다.

센스 증폭기 SA는 신호 SE를 수신하는 게이트 및 노드 Nb와 기준 전압(예를 들어, 접지) 사이에 있는 소스-드레인 경로를 갖는 N형 금속 산화물 반도체(MOS) 트랜지스터 Qn1, 신호 SE를 수신하는 게이트 및 기준 전압(예를 들어, Vcc)에 접속된 소스를 갖는 P형 MOS 트랜지스터 Qp1, 노드 Nb에 접속된 게이트 및 노드 Nb와 P형 MOS 트랜지스터 Qp1의 드레인 사이에 있는 소스-드레인 경로를 갖는 P형 MOS 트랜지스터 Qp2, 노드 Na에 접속된 게이트 및 노드 Nb와 기준 전압(예를 들어, 접지) 사이에 있는 소스-드레인 경로를 갖는 N형 MOS 트랜지스터 Qn2, 노드 Nb에 접속된 게이트 및 노드 Na와 노드 Nc 사이에 있는 소스-드레인 경로를 갖는 N형 MOS 트랜지스터 Qn3, 및 노드 Nc에 접속된 게이트 및 노드 Nc와 기준 전압(예를 들어, Vcc) 사이에 있는 소스-드레인 경로를 갖는 P MOS 트랜지스터 Qp3을 포함한다.

노드 Nc의 데이타는 래치 회로 LA에 출력된다. 노드 Na는 ROM일 수도 있는 대응하는 메모리 셀 MC로부터 데이타를 수신하기 위해 대응 비트 라인에 접속된다.

도 7은 N형 MOS 트랜지스터 Qn2의 소스-드레인 경로를 통과하는 전류 In2를 도시하는 도면이다. 도 7에서, In2(OFF)는 메모리 셀 MC이 제1 데이타(예를 들어, "0")를 가질 때의 전류를 나타내며, In2(ON)는 메모리 셀 MC이 제2 데이타(예를 들어, "1")을 가질 때의 전류를 나타낸다. 신호 SE가 활성 레벨(예를 들어, "0")을 가질 때, In2는 항상 메모리 셀 MC 내에 포함되어 있는 데이타와 무관한 소정 값(예를 들어, 0 전압이 아님)을 갖는다. 그 값은 쉽게 계산되어 P형 MOS 트랜지스터 Qp2를 통과하는 전류 Ip2를 나타내는 곡선과 전류 In2(ON) 또는 In2(OFF)를 나타내는 곡선 사이의 교점을 찾을 수 있다. 이 경우, 게이트 및 드레인은 노드 Nb에 의해 서로 접속되기 때문에 P형 MOS 트랜지스터 Qp2는 저항기로서 작용한다. 그러므로, 전류 Ip2는 도 7에 도시된 바와 같이 점진적으로 감소된다.

도 7에 따르면, 메모리 셀 MC이 제1 데이타(예를 들어, "0")를 가질 때 센스 증폭기 SA에 의해 소비되는 전류 I2(OFF)는 약 0.12 mA이다. 물론, 메모리 셀 MC이 제2 데이타(예를 들어, "1")를 가질 때, 센스 증폭기 SAx에 의해 소비되는 전류 I2(ON)는 전류 I2(OFF) 보다 낮다.

도 8은 메모리 셀 MC로부터의 입력 신호와 센스 증폭기 SA로부터의 출력 신호 사이의 관계를 도시하고 있다. 도 8에서, (OFF)는 메모리 셀 MC이 제1 데이타(예를 들어, "0")를 가질 때의 전압을 나타내며, (ON)은 메모리 셀 MC이 제2 데이타(예를 들어, "1")를 가질 때의 전압을 나타낸다. Vtp2는 P형 MOS 트랜지스터 Qp2의 임계 전압을 나타낸다. 이 경우에, P형 MOS 트랜지스터 Qp2의 게이트 및 드레인이 노드 Nb에 의해 서로 접속되기 때문에, 노드 Nb의 전압 곡선은 (Vcc-Vtp2)로부터 시작한다. 더우기, 노드 Nb의 전압 곡선은 도 4에 도시된 바와 같이, 노드 Nb의 전압 곡선보다 점진적으로 0 전압으로 이동한다.

본 발명의 제1 실시예에서, 센스 증폭기 SA 내의 MOS 트랜지스터는 양호하게는 도 8에 도시된 도면에 따라 설계된다. 도 8에 따르면, 센스 증폭기 SA는 메모리 셀 MC로부터의 신호가 작은 경우, 도 4에 도시된 전압 신호보다 작은 노드 Nc로부터의 전압 신호를 출력한다. 그러므로, 잡음이 그다지 많이 증폭되지 않기 때문에 CPU(2)가 오류적으로 동작하지 않는다.

물론, 데이타를 증폭하기 위한 센스 증폭기 SA(예를 들어, "슬로우 센스 증폭기"라 칭함)의 속도는 센스 증폭기 SA가 데이타 증폭의 낮은 비율(이득)을 가지기 때문에 도 2에 도시된 센스 증폭기 SAx(예를 들어, 제1 센스 증폭기)의 속도보다 느리게 된다. 실질적으로, 메모리 셀 MC로부터의 데이타의 레벨을 판정하기 위한 시간은 센스 증폭기 SA, 래치 회로 LA 및 디바이스(100)의 다른 장치가 최적으로 설계되더라도 관련 기술의 시스템에서의 시간의 120%가 된다.

그러나, 본 발명의 제1 실시예에서, 데이타 판독용 액세스 속도는 디바이스(100)이 페이지 액세스 모드를 사용하는 경우 도 1에 도시된 관련 기술에서와 동일하다.

상술된 바와 같이, 관련 기술의 시스템에서의 센스 회로(7-1)은 복수의 센스 증폭기를 포함하지만, 발명의 센스 회로(10-1 - 10-3)는 복수의 슬로우 센스 증폭기를 포함한다. 페이지 액세스 모드 동안, 센스 회로(7-1 및 10-1 - 10-3) 내의 센스 증폭기는 컬럼 디코더(5)에 의해 동시에 활성화된다. 물론, 센스 회로(10-1 - 10-3) 내의 데이타의 레벨은 센스 회로(7-1) 내의 데이타의 레벨이 고정되어 있는 경우 고정되지 않는다.

그러나, 출력 제어기(4)는 먼저 센스 회로(7-1)이 데이타를 출력하도록 신호 OP1을 활성화시킨 후, 센스 회로(10-1 - 10-3)이 순차적으로 데이타를 출력하도록 하기 위해 클럭 신호 CLK에 응답하여 순차적으로 신호 OP2-OP4를 활성화시킨다. 센스 회로(10-1 - 10-3)은 센스 회로(7-1)이 데이타를 출력하기 전에 그 데이타의 레벨을 고정용(판정 완료)으로 설계된다. 그러므로, 디바이스(100)은 관련 기술의 시스템에서와 동일한 속도로 데이타를 출력할 수 있다.

더우기, 디바이스(100)에 의해 소비되는 총 전류는 도 1에 도시된 디바이스(1)에 의해 소비되는 전류보다 낮다. 이것은 관련 기술의 시스템보다 상당한 이점을 갖는다.

도 9는 본 발명의 제2 실시예에 따른 단일 칩 반도체 메모리 시스템(101)을 도시한다. 도 5에서와 동일한 도 9의 동일 부분은 동일 참조 번호로 나타내었으며, 간략화를 위해 이들 부분의 설명은 다음의 설명에서 생략하기로 한다.

시스템(101)은 입력 단자(102)로부터 명령을 수신하는 내부 CPU(20)을 포함하며, 메모리 셀 어레이(9-1 - 9-4)로부터의 데이타를 사용하여 그 명령을 처리한다. 시스템(101)은 출력 단자(103)을 사용하여 메모리 셀 어레이(9-1 - 9-4)로부터 외부 장치로 출력한다. 이러한 실시예는 도 5에 도시되어 있으며 상술되어 있는 시스템에서와 동일한 장점을 갖는다. 더우기, 이러한 실시예는 어드레스 RAS, CAS 및 CLK에 필요한 입력 단자가 없기 때문에 도 5에 도시된 시스템보다 데이타를 신속히 출력한다.

도 10은 본 발명의 제3 실시예에 따른 단일 칩 반도체 메모리 디바이스(200)을 도시한다. 도 5에서와 동일한 도 10에서의 동일 부분은 동일 참조 번호로 나타내었으며, 간략화를 위해 이들 부분의 설명은 다음의 설명에서 생략하기로 한다.

본 발명의 제3 실시예에 있어서, 단일 워드 라인 구동 회로(8-10)이 도 1에 도시된 복수의 워드 라인 구동 회로(8-1 및 8-2) 대신에 형성된다. 그러므로, 모든 셀 어레이(9-11 - 9-41)는 서로 접속되며, 워드 라인 구동 회로(8-10)은 메모리 셀 어레이(9-11 - 9-41)을 동시에 활성화한다. 이것은 시스템 속도 면에서 이득이 된다.

물론 워드 라인 구동 회로(8-10)이 복수의 워들 라인 중 하나의 워드 라인을 활성화하는 경우, 메모리 셀 어레이(9-11) 내의 메모리 셀은 워드 라인의 기생 용량 및 저항에 의해 시간 지연이 발생되기 때문에 메모리 셀 어레이(9-41) 내의 메모리 셀보다 신속히 데이타를 출력할 수 있다. 그러나, 출력 제어기(4)는 신호 OP1으로 부터 신호 OP4로 순차적으로 신호를 활성화하도록 설계된다.

따라서, 디바이스(200)은 워드 라인 구동 회로(8-10)에 가장 근접하여 형성된 메모리 셀 어레이(9-11)의 데이타로부터 워드 라인 구동 회로(8-10)으로부터 가장 멀리 떨어져 형성된 메모리 셀 어레이(9-41)로 순서대로 순차적으로 데이타를 출력한다. 그러므로, 디바이스(200)은 관련 기술의 시스템에서와 동일한 속도로 데이타를 출력할 수 있다.

더우기, 제3 실시예에 따르면, 디바이스(200)이 하나의 워드 라인 구동 회로(8-10)만을 가지기 때문에 관련 기술의 시스템의 디바이스보다 고 집적도를 갖는 디바이스가 형성될 수 있다.

제3 실시예에 있어서, 모든 센스 회로(77-1 - 77-4)는 패스트 센스 증폭기 및/또는 슬로우 센스 증폭기 또는 그것의 조합을 포함할 수도 있다. 보다 양호하게는, 센스 회로(77-1)은 패스트 센스 증폭기를 포함하며, 센스 회로(77-2 - 77-4)는 센스 회로(77-1)이 데이타를 출력하기 전에 센스 회로(77-2 - 77-4)가 데이타의 레벨 고정용(예를 들어, 판정 완료)으로 설계되기 때문에 슬로우 센스 증폭기를 포함한다. 그러므로, 디바이스(200)은 관련 기술의 시스템에서와 동일한 속도로 데이타를 출력할 수 있다. 더우기, 디바이스(200)에 의해 소비되는 총 전류는 도 1에 도시된 디바이스(1)에 의해 소비되는 전류보다 낮다.

도 11은 본 발명의 제4 실시예에 따른 단일 칩 반도체 메모리 디바이스(201)을 도시한다. 도 5, 9 및 10에서와 동일한 도 11에서의 동일 부분은 동일 참조 번호로 나타내었으며, 간략화를 위해 이들 부분의 설명은 생략하기로 한다.

제4 실시예는 제3 실시예에서와 동일한 이점을 갖는다. 더우기, 이러한 실시예는 어드레스 RAS, CAS 및 CLK 신호용의 입력 단자가 필요하지 않기 때문에 도 10에 도시된 시스템보다 신속히 데이타를 출력한다.

상술된 바와 같이, 메모리 셀 어레이에 대응하는 4 개의 센스 증폭기가 존재한다. 그러나, 본 명세서를 전체적으로 다루는 본 기술 분야의 통상의 숙련자들은 센스 증폭기 및 메모리 셀 어레이의 갯수 및 상술된 구조의 갯수가 설계된 용도 및 메모리 시스템의 필요 요건에 따라 쉽게 변화될 수 있다는 것을 이해할 수 있을 것이다.

더우기, 제1 및 제2 실시예에서, 센스 회로(7-1)은 패스트 센스 증폭기를 포함한다. 그러나, 슬로우 센스 증폭기를 포함하는 적어도 하나의 센스 회로가 제공될 수 있으며 충분하다. 더우기, 센스 증폭기 SA 내의 P형 MOS 트랜지스터 Qp2는 N형 MOS 트랜지스터로 변화될 수 있으며, 그러한 설계 변형은 본 명세서를 전체적으로 다루는 본 기술 분야의 통상의 숙련자에게는 가능할 것이다. 더우기, 신호들의 논리 값(예를 들어, 레벨)은 예시적이며, 설계자의 요구 조건 및 제한에 따라 적절히 변형될 수도 있다.

본 발명이 양호한 실시예에 대해 설명되었지만, 본 기술 분야의 숙련자는 본 발명이 첨부된 청구 범위의 사상 및 범위 내의 변형이 실용될 수 있다는 것을 알 수 있을 것이다.

Claims

메모리 시스템에 있어서, 제1 및 제2 메모리 셀 어레이의 복수의 메모리 셀에 접속된 복수의 워드 라인을 각각 포함하는 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이; 상기 제1 메모리 셀 어레이의 상기 워드 라인들 중 제1 워드 라인을 활성화시켜, 상기 제1 메모리 셀 어레이로 하여금 상기 제1 워드 라인에 접속된 상기 메모리 셀로부터의 데이타를 출력하도록 하는 제1 구동 회로(activator); 상기 제2 메모리 셀 어레이의 상기 워드 라인들 중 제2 워드 라인을 활성화시켜, 상기 제2 메모리 셀 어레이로 하여금 상기 제2 워드 라인에 접속된 상기 메모리 셀로부터의 데이타를 출력하도록 하는 제2 구동 회로; 상기 제1 메모리 셀 어레이로부터의 상기 데이타를 수신하고 상기 제1 메모리 셀 어레이로부터의 상기 데이타를 증폭하기 위한 제1 센스 회로; 상기 제2 메모리 셀 어레이로부터의 상기 데이타를 수신하고 상기 제2 메모리 셀 어레이로부터의 상기 데이타를 상기 제1 센스 회로보다 빠른 속도로 증폭하기 위한 제2 센스 회로; 및 상기 제2 센스 회로의 상기 데이타를 출력하고 상기 제1 센스 회로의 상기 데이타를 순차적으로 출력하기 위한 출력 제어 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 제1 센스 회로는 상기 제1 메모리 셀 어레이의 상기 메모리 셀에 대응하는 복수의 제1 센스 증폭기를 포함하며, 상기 제2 센스 회로는 상기 제2 메모리 셀 어레이의 상기 메모리 셀에 대응하는 복수의 제2 센스 증폭기를 포함하는 것을 특징으로 하는 메모리 시스템.
제2항에 있어서, 상기 제1 및 제2 메모리 셀 어레이 중 적어도 하나와 관련된 소정 타이밍을 갖는 입력 신호에 기초하여 페이지 액세스 모드가 요청되는 지를 판정하고, 상기 페이지 액세스 모드가 요청되면 활성화 제어 신호를 출력하기 위한 판정 회로; 및 상기 활성화 제어 신호를 수신하고, 신호 발생기가 상기 활성화 제어 신호를 수신하면 상기 제1 센스 회로 및 상기 제2 센스 회로의 센스 활성화 신호를 출력하기 위한 신호 발생기를 포함하는 것을 특징으로 하는 메모리 시스템.
제3항에 있어서, 상기 제1 센스 증폭기는 상기 활성화 제어 신호를 수신하기 위한 게이트 및 제1 노드와 제1 기준 전압 사이에 있는 소스-드레인 경로를 갖는 제1 금속 산화물 반도체(MOS) 트랜지스터; 상기 활성화 제어 신호를 수신하기 위한 게이트 및 제2 기준 전압에 접속된 소스를 갖는 제2 MOS 트랜지스터; 상기 제1 노드에 접속된 게이트 및 상기 제1 노드와 상기 제2 MOS 트랜지스터의 드레인 사이에 있는 소스-드레인 경로를 갖는 제3 MOS 트랜지스터; 제2 노드에 접속된 게이트 및 상기 제1 노드와 상기 제1 기준 전압 사이에 있는 소스-드레인 경로를 갖는 제4 MOS 트랜지스터; 상기 제1 노드에 접속된 게이트 및 상기 제2 노드와 제3 노드 사이에 있는 소스-드레인 경로를 갖는 제5 MOS 트랜지스터; 및 상기 제3 노드에 접속된 게이트 및 상기 제3 노드와 상기 제2 기준 전압 사이에 있는 소스-드레인 경로를 갖는 제6 MOS 트랜지스터를 포함하며, 상기 제3 노드의 전압은 상기 제1 센스 회로의 상기 데이터중 하나와 관련되어 있는 것을 특징으로 하는 메모리 시스템.
제4항에 있어서, 상기 제2 센스 증폭기는 상기 활성화 제어 신호를 수신하기 위한 게이트 및 제4 노드와 상기 제1 기준 전압 사이에 있는 소스-드레인 경로를 갖는 제7 MOS 트랜지스터; 상기 활성화 제어 신호를 수신하기 위한 게이트 및 상기 제2 기준 전압에 접속된 소스를 갖는 제8 MOS 트랜지스터; 상기 제1 기준 전압에 접속된 게이트 및 상기 제4 노드와 상기 제8 MOS 트랜지스터의 드레인 사이에 있는 소스-드레인 경로를 갖는 제9 MOS 트랜지스터; 제5 노드에 접속된 게이트 및 상기 제4 노드와 상기 제1 기준 전압 사이에 있는 소스-드레인 경로를 갖는 제10 MOS 트랜지스터; 상기 제4 노드에 접속된 게이트 및 상기 제5 노드와 제6 노드 사이에 있는 소스-드레인 경로를 갖는 제11 MOS 트랜지스터; 및 상기 제6 노드에 접속된 게이트 및 상기 제6 노드와 상기 제2 기준 전압 사이에 있는 소스-드레인 경로를 갖는 제12 MOS 트랜지스터를 포함하며, 상기 제6 노드의 전압은 상기 제2 센스 회로의 상기 데이터중 하나와 관련되어 있는 것을 특징으로 하는 메모리 시스템.
제5항에 있어서, 상기 제2, 제3, 제6, 제8, 제9 및 제12 MOS 트랜지스터 각각은 P형 트랜지스터를 포함하며, 상기 제1, 제4, 제5, 제7, 제10 및 제11 MOS 트랜지스터 각각은 N형 트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
제6항에 있어서, 상기 메모리 시스템은 단일 반도체 칩 상에 형성되는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 메모리 시스템은 단일 반도체 칩 상에 형성되는 것을 특징으로 하는 메모리 시스템.
제7항에 있어서, 상기 메모리 시스템은 오프-칩 중앙 처리 장치(CPU)에 의해 동작되는 것을 특징으로 하는 메모리 시스템.
제8항에 있어서, 상기 메모리 시스템은 오프-칩 중앙 처리 장치(CPU)에 의해 동작되는 것을 특징으로 하는 메모리 시스템.
제7항에 있어서, 상기 단일 반도체 칩 상에 형성된 온-칩 중앙 처리 장치(CPU)를 더 포함하는 것을 특징으로 하는 메모리 시스템.
제8항에 있어서, 상기 단일 반도체 칩 상에 형성된 온-칩 중앙 처리 장치(CPU)를 더 포함하는 것을 특징으로 하는 메모리 시스템.
제9항에 있어서, 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이의 상기 메모리 셀은 판독 전용 메모리(ROM) 셀을 포함하는 것을 특징으로 하는 메모리 시스템.
제11항에 있어서, 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이의 상기 메모리 셀은 판독 전용 메모리(ROM) 셀을 포함하는 것을 특징으로 하는 메모리 시스템.
센스 증폭기에 있어서, 제1 노드에 접속된 게이트 및 상기 제1 노드와 제1 기준 전압 사이에 있는 소스-드레인 경로를 갖는 제1 금속 산화물 반도체(MOS) 트랜지스터; 제2 노드에 접속된 게이트 및 상기 제1 노드와 제2 기준 전압 사이에 있는 소스-드레인 경로를 갖는 제2 MOS 트랜지스터; 상기 제1 노드에 접속된 게이트 및 상기 제2 노드와 상기 제3 노드 사이에 있는 소스-드레인 경로를 갖는 제3 MOS 트랜지스터; 상기 제3 노드에 접속된 게이트 및 상기 제3 노드와 상기 제1 기준 전압 사이에 있는 소스-드레인 경로를 갖는 제4 MOS 트랜지스터; 및 활성화 제어 신호를 수신하기 위한 게이트 및 상기 제1 노드와 상기 제2 기준 전압 사이에 있는 소스-드레인 경로를 갖는 제5 MOS 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기.
제15항에 있어서, 상기 활성화 제어 신호를 수신하기 위한 게이트 및 상기 제1 기준 전압과 상기 제1 MOS 트랜지스터 내의 상기 소스-드레인 경로의 상기 제1 노드의 반대측 사이에 있는 소스-드레인 경로를 갖는 제6 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 센스 증폭기.
제16항에 있어서, 상기 제1, 제4 및 제6 MOS 트랜지스터 각각은 P형 트랜지스터를 포함하며, 상기 제2, 제3 및 제5 MOS 트랜지스터 각각은 N형 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기.
제17항에 있어서, 상기 제1 기준 전압은 상기 제2 기준 전압보다 높은 것을 특징으로 하는 센스 증폭기.
센스 증폭기에 있어서, 제1 노드에 접속된 게이트 및 상기 제1 노드와 제1 기준 전압 사이에 있는 소스-드레인 경로를 갖는 제1 금속 산화물 반도체(MOS) 트랜지스터; 제2 노드에 접속된 게이트 및 상기 제1 노드와 제2 기준 전압 사이에 있는 소스-드레인 경로를 갖는 제2 MOS 트랜지스터; 상기 제1 노드에 접속된 게이트 및 상기 제2 노드와 상기 제3 노드 사이에 있는 소스-드레인 경로를 갖는 제3 MOS 트랜지스터; 및 상기 제3 노드에 접속된 게이트 및 상기 제3 노드와 상기 제1 기준 전압 사이에 있는 소스-드레인 경로를 갖는 제4 MOS 트랜지스터를 포함하고, 상기 제1 및 제4 MOS 트랜지스터 각각은 P형 트랜지스터를 포함하고, 상기 제2 및 제3 MOS 트랜지스터 각각은 N형 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기.
제19항에 있어서, 상기 제1 기준 전압은 상기 제2 기준 전압보다 높은 것을 특징으로 하는 센스 증폭기.