KR100692988B1 - 반도체 기억 장치 - Google Patents

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KR100692988B1
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 칩 면적을 증가시키지 않고 어드레스 디코드 시간을 단축시키는 것을 목적으로 한다.
프리디코더(10A)의 출력은 한 쪽에서는 입력이 부논리인 메인 디코더(22)에 공급되고, 다른 쪽에서는 반전 회로(40)를 통해 입력이 정논리인 메인 디코더(21)에 공급된다. 프리디코더(10A)의 출력단에서 메인 디코더(21)의 출력단까지의 게이트 단수는 3이며, 이는 프리디코더(10A)의 출력단에서 메인 디코더(22)의 출력단까지의 게이트 단수와 같다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY EQUIPPED WITH ROW ADDRESS DECODER HAVING REDUCED SIGNAL PROPAGATION DELAY TIME}
도 1은 본 발명의 제1 실시예의 4 비트 행 어드레스 디코더 회로를 도시한 도면.
도 2는 도 1 회로의 전단 회로를 도시한 도면.
도 3은 도 1 및 도 2 회로의 동작을 도시한 타임 챠트.
도 4는 반도체 칩내의 회로 블록 개략 배치도.
도 5는 도 4중의 반전 회로 및 서브 센스 앰프 회로의 일부를 도시한 도면.
도 6은 본 발명의 제2 실시예에 관한 반도체 칩내의 회로 블록 개략 배치도.
도 7은 본 발명의 제3 실시예의 4 비트 행 어드레스 디코더 회로를 도시한 도면.
도 8은 도 7 회로의 동작을 도시한 타임 챠트.
도 9는 본 발명의 제4 실시예에 있어서 도 7의 메인 디코더내의 1행 분의 다른 회로를 도시한 도면.
도 10은 본 발명의 제5 실시예의 메인 디코더를 도시한 도면.
도 11은 본 발명의 제6 실시예의 행 어드레스 디코더 회로를 도시한 블록도.
도 12는 도 11과 대비되는 행 어드레스 디코더 회로를 도시한 블럭도.
도 13은 2 입력 NAND 게이트를 4개 이용하여 2 비트의 행 어드레스를 디코드하는 종래의 디코더 회로를 도시한 도면.
도 14는 종래의 4 비트 행 어드레스 디코더 회로를 도시한 도면.
도 15는 종래의 반도체 칩내의 회로 블록 개략 배치도.
도 16은 종래의 다른 반도체 칩내의 회로 블록 개략 배치도.
도 17은 종래의 또 다른 반도체 칩내의 회로 블록 개략 배치도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 10A : 프리디코더
11, 11A, 12, 12A : 2 비트 디코더
130, 131, 212, 222∼226, 42, 43 : 인버터
140∼143, 211, 211A, 227, 228 : NAND 게이트
20∼24, 20A∼20D, 21A, 21B, 22A, 22B : 메인 디코더
213, 221, 221A : NOR 게이트
30, 30A, 30B : 어드레스 제어 회로
33, 33A, 33B, 34, 34A, 34B : 데이터 입출력 제어 회로
40, 41 : 반전 회로
50∼53 : 서브 센스 앰프 회로
MC1∼MC8 : 메모리 셀 어레이
B0∼B7, C0∼C7 : 배선
본 발명은 반도체 기억 장치에 관한 것으로, 특히 행 어드레스 디코더내의 신호 전파 지연 시간을 단축한 반도체 기억 장치에 관한 것이다.
반도체 기억 장치에서는 행 어드레스를 디코더 회로에서 디코드하여 메모리 셀 어레이내의 단일 워드선을 활성화한다.
도 13은 2 입력 NAND 게이트를 4개 이용하여 2 비트의 행 어드레스를 디코드하는 디코더 회로를 도시한다.
이 회로 방식에서는 N 비트의 행 어드레스의 경우, N 입력의 NAND 게이트가 2N개 필요하게 된다. NAND 게이트는 전체 배선 길이를 짧게 하기 위해서, 메모리 셀 어레이측에 배치된다. 그러나, N 입력 NAND 게이트는 N의 값이 커지면, 회로의 사이즈가 커지기 때문에, 메모리 셀 어레이의 행 피치가 길어져서 기억 밀도가 저하한다.
그래서, 행 어드레스 디코더 회로는 행 어드레스 입력측의 프리디코더와 메모리 셀 어레이측의 메인 디코더로 분할된 2단 구성으로 되어 있다.
도 14는 종래의 4 비트 행 어드레스 디코더 회로를 도시한다.
프리디코더(10)는 하위 2 비트(A1 및 A0)의 2 비트 디코더(11)와 상위 2 비트(A3 및 A2)의 2 비트 디코더(12)로 구성된다. 2 비트 디코더(11)의 4 출력의 하나와 2 비트 디코더(12)의 4 출력의 하나를 모두 조합한 것의 각각이 메인 디코더(20)내의 2 입력 NAND 게이트에 공급된다.
반도체 기억 장치의 기억 용량 증대에 따라 행 어드레스의 비트수가 증가하여, 프리디코더(10)와 메인 디코더(20) 사이의 배선 길이가 길어진다. 일반적으로, 행 어드레스가 1 비트 증가하면, 프리디코더(10)와 메인 디코더(20) 사이의 평균 배선 길이가 2배가 된다. 배선 길이가 2배가 되면, 배선의 저항 및 용량이 각각 2배가 되기 때문에, CR 지연이 4배로 되어, 신호의 상승 및 하강의 경사가 완만해진다. 이 때문에, 반도체 기억 장치의 액세스 시간이 증대되어 반도체 기억 장치의 고속화를 방해한다.
도 15는 종래의 반도체 칩내의 회로 블록 개략 배치도이다.
어드레스 제어 회로(30)는 어드레스 버퍼 회로, 어드레스 버퍼 레지스터 및 프리디코더를 구비하며, 어드레스가 공급되어 프리디코드 신호를 출력한다. 메인디코더(20)는 그 양측 메모리 셀 어레이(MC1∼MC4)의 워드선에 행 선택 신호를 공급한다.
메모리 셀 어레이(MC1∼MC4) 중의 활성화된 워드선에 접속된 메모리 셀의 내용은 비트선을 통해 데이터 입출력 제어 회로(33, 34)에 공급된다. 데이터 입출력 제어 회로(33, 34)는 어느것이나 비트선 상의 신호를 증폭하는 센스 앰프와, 증폭된 신호를 열 어드레스에 따라서 선택하는 컬럼 스위치 회로를 구비하고 있다.
배선 지연을 단축하여 동작을 고속화하기 위해서, 종래에는 도 16에 도시한 바와 같이 도 15의 어드레스 제어 회로(30)를 어드레스 제어 회로(30A)와 어드레스 제어 회로(30B)로 분할하여, 메모리 셀 어레이(MC1, MC2)에 대해 어드레스 제어 회로(30A) 및 메인 디코더(20A)를 구비하고, 메모리 셀 어레이(MC3, MC4)에 대해 어 드레스 제어회로(30B) 및 메인 디코더(20B)를 구비하고, 메모리 셀 어레이(MC1∼MC4)에 대해 각각 데이터 입출력 제어 회로(33A, 34A, 33B, 34B)를 구비하고 있었다.
그러나, 이 반도체 기억 장치는 도 15의 그것보다도 칩의 면적이 증가하여 생산비가 높아진다.
이 문제는 도 17에 도시한 바와 같이 중앙부에 어드레스 제어 회로(30)를 배치하고, 메모리 셀 어레이(MC1)와 메모리 셀 어레이(MC3) 사이에 데이터 입출력 제어 회로(33)를 배치하고, 메모리 셀 어레이(MC2)와 메모리 셀 어레이(MC4) 사이에 데이터 입출력 제어 회로(34)를 배치함으로써 개선된다.
그러나, 기억 용량의 증가로 인해 메모리 셀 어레이(MC1∼MC4)가 각각 비트선 방향으로 길어지면, 도 15의 문제가 생기며 이 문제를 해결하기 위해서 도 16에 도시한 바와 같이 데이터 입출력 제어 회로를 분산 배치하면, 도 16의 문제가 생긴다.
본 발명의 목적은 이러한 문제점을 감안하여 칩 면적을 증가시키지 않고 디코드 시간을 단축하는 것이 가능한 어드레스 디코더 회로를 구비한 반도체 기억 장치를 제공하는 것에 있다.
청구항 1의 반도체 기억 장치에서는,
워드선을 갖는 제1 메모리 셀 어레이와,
상기 워드선과 직각 방향으로 상기 제1 메모리 셀 어레이와 인접하여 배치되어, 워드선을 갖는 제2 메모리 셀 어레이와,
제1 프리디코드 신호를 더 디코드하여 상기 제1 메모리 셀 어레이의 상기 워드선에 공급하는 제1 메인 디코더와,
제2 프리디코드 신호를 더 디코드하여 상기 제2 메모리 셀 어레이의 상기 워드선에 공급하는 제2 메인 디코더와,
어드레스 신호를 프리디코드하여 상기 제1 프리디코드 신호를 출력하는 프리디코더와,
상기 제1 프리디코드 신호의 논리 레벨을 반전하여 상기 제2 프리디코드 신호를 생성하는 반전 회로를 구비한다.
이 반도체 기억 장치에 따르면, 프리디코더와 제2 메인 디코더 사이의 긴 배선에 의한 CR치가 줄어들어 신호의 에지 경사가 급격해지며, 행 디코더 회로내의 신호 전파 지연 시간이 단축되어, 결과적으로 반도체 기억 장치의 액세스 시간이 단축된다.
또한, 반전 회로의 논리 게이트 단수를 1로 할 수 있기 때문에, 논리 게이트 단수가 2인 비반전 회로를 배치한 경우보다도 칩 면적을 줄일 수 있다.
청구항 2의 반도체 기억 장치에서는, 청구항 1에 있어서, 상기 제1 메인 디코더는 입력 논리가 상기 제2 메인 디코더의 입력 논리와 반대이다.
이 반도체 기억 장치에 따르면, 서로 동일한 구성의 메모리 셀 어레이를 이용할 수 있다.
청구항 3의 반도체 기억 장치에서는, 청구항 1 또는 2에 있어서, 상기 반전회로는 상기 워드선과 직각 방향인 배설 위치가 상기 제1 메인 디코더와 상기 제2 메인 디코더 사이이다.
청구항 4의 반도체 기억 장치에서는, 청구항 3에 있어서, 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에 비트선 사이의 전위차를 증폭하는 서브 센스 앰프 회로가 배치되어 있다.
이 반도체 기억 장치에 따르면, 서브 센스 앰프 회로(50)와 서브 센스 앰프 회로(51) 사이에 반전 회로(40)가 배치되어 있기 때문에, 서브 센스 앰프 회로(50, 51)의 배치에 더하여 반전 회로(40)를 배치함으로서 칩 면적의 증대를 피할 수 있다.
청구항 5의 반도체 기억 장치에서는, 청구항 2에 있어서, 상기 제1 메인 디코더에 제1 인에이블 신호를 공급하는 제1 배선과, 상기 제2 메인 디코더에 제2 인에이블 신호를 공급하는 제2 배선과, 상기 제1 배선과 상기 제2 배선 사이에 접속되고, 상기 제1 인에이블 신호를 상기 제2 인에이블 신호로 변환하는 인버터를 추가로 구비한다.
이 반도체 기억 장치에 따르면, 인버터가 제1 메인 디코더와 제2 메인 디코더의 입력 논리의 정부(正負)가 반대인 것에 대응함과 동시에, 신호의 에지 경사를 급격하게 하여 배선 지연을 단축하는데 기여한다.
본 발명의 다른 목적, 구성 및 효과는 이하에서 설명한다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
[제1 실시예]
도 1은 본 발명의 제1 실시예의 4 비트 행 어드레스 디코더 회로를 도시한다.
이 회로는 프리디코더(10A), 메인 디코더(20A) 및 반전 회로(40)로 이루어진다.
프리디코더(10A)는 행 어드레스의 하위 2 비트(A1 및 A0)에 대한 디코더(11A)와 행 어드레스의 상위 2 비트(A3 및 A2)에 대한 디코더(12A)로 이루어진다.
디코더(11A)에서는, 신호(A0) 및 이것을 인버터(130)로 반전한 신호중의 하나와, 신호(A1) 및 이것을 인버터(131)로 반전한 신호의 하나와 모두 조합한 것이 NAND 게이트(140∼143)에 공급된다. NAND 게이트(140∼143)의 출력단은 각각 배선(B0∼B3)에 접속되어 있다. 이에 따라, 하위 2 비트 행 어드레스(A1 및 A0)의 값에 따라서 배선(B3∼B0) 상의 하나의 신호가 낮은 레벨로 되고, 다른 것이 높은레벨로 된다.
디코더(12A)는 디코더(11A)와 동일 구성으로 상위 2 비트 행 어드레스(A3 및 A2)가 공급되며, 4개의 출력단에 배선(B4∼B7)가 접속되어 있다. 상위 2 비트 행 어드레스(A3 및 A2)의 값에 따라서, 배선(B7∼B4) 상의 하나의 신호가 낮은 레벨로 되고, 다른 것이 높은 레벨로 된다.
배선(B0∼B7)은 각각 반전 회로(40)내의 인버터를 통해 배선(C0∼C7)에 접속되어 있다.
메인 디코더(20A)는 입력이 정논리인 메인 디코더(21)와 입력이 부논리인 메인 디코더(22)로 이루어진다.
배선(B0∼B3) 중의 하나와 배선(B6과 B7) 중의 하나와의 모든 조합이 메인 디코더(22)내의 2 입력 NOR 게이트의 입력단에 접속되어 있다. 예컨대 배선(B0)과 배선(B6)이 NOR 게이트(221)의 입력단에 접속되어 있다. NOR 게이트(221)의 출력단은 인버터(222, 223)를 통해 메모리 셀 어레이내의 워드선에 접속되어 있다.
배선(C0∼C3) 중의 하나와, 배선(C4) 과 배선(C5) 중의 하나와의 모든 조합이 메인 디코더(21)내의 2 입력 NAND 게이트의 입력단에 접속되어 있다. 예컨대 배선(C0, C4)이 NAND 게이트(211)의 입력단에 접속되어 있다. NAND 게이트(211)의 출력단은 인버터(212)를 통해 메모리 셀 어레이내의 워드선에 접속되어 있다.
프리디코더(10A)의 출력단에서 메인 디코더(21)의 출력단까지의 게이트 단수는 3이며, 이것은 프리디코더(10A)의 출력단에서 메인 디코더(22)의 출력단까지의 게이트 단수와 같다.
이에 따라, 게이트 단수는 도 14의 경우와 동일해지며, 반전 회로(40)를 구비하더라도 게이트 단수가 증가하지 않기 때문에, 게이트 단수의 증가로 인한 게이트 지연의 증가를 방지할 수 있다.
프리디코더(10A)의 출력단에 접속된 배선의 길이는 도 14의 프리디코더(10)에 접속된 배선 길이의 반 정도이다. 이에 따라, 배선의 저항 및 용량이 모두 종래의 1/2로 되어 배선의 CR 지연 시간이 종래의 1/4로 된다. 반전 회로(40)의 출력단에 접속된 배선에 대해서도 마찬가지이다. 실제로는, 예컨대 배선(C0)으로부터 NAND 게이트(211)의 입력단까지의 배선 길이는 배선(C0)의 길이에 비해 무시할 수 있다.
CR 지연 시간의 단축으로 인해, 신호의 상승 및 하강의 경사가 급격해져서, 반도체 기억 장치의 액세스 시간이 단축된다.
도 2는 도 1 회로의 전단 회로를 도시한다.
외부로부터의 어드레스 신호(AX0)는 어드레스 버퍼 회로(35)를 통해 NAND 게이트(36)의 한쪽 입력단에 공급된다.
한편, 외부로부터의 클록(CK)은 지연·펄스폭 조정 회로(37)로 지연되고 또한 펄스폭이 조정되어 도 3에 도시한 바와 같은 인에이블 신호(EN)가 생성되며, NAND 게이트(36)의 다른 쪽 입력단에 공급된다. NAND 게이트(36)의 출력은 인버터(38)로 반전되어 어드레스 신호(A0)로 된다. 마찬가지로, 외부로부터의 어드레스 신호(AX1∼AX3)는 도 2의 회로에서 각각 어드레스 신호(A1∼A3)로 변환된다.
도 3은 도 1 및 도 2 회로의 동작을 도시한 타임 챠트이다. 인에이블 신호( EN)에 의해 메모리 셀 활성화 시간이 단축되어, 결과적으로 소비 전력이 줄어든다.
도 4는 반도체 칩내의 회로 블록 개략 배치도이며, 도 15에 대응하고 있다.
어드레스 제어 회로(30A)는 도 2의 회로 및 도 1의 프리디코더(10A)를 구비하며, 어드레스가 공급되어 프리디코드 신호를 출력한다. 메인 디코더(22)는 그 양측 메모리 셀 어레이(MC1, MC2)의 워드선에 행 선택 신호를 공급한다. 메인 디코더(21)는 그 양측 메모리 셀 어레이(MC3, MC4)의 워드선에 행 선택 신호를 공급한다.
도 5는 도 4중의 반전 회로(40) 및 서브 센스 앰프 회로(50)의 일부를 도시한 도면이다.
도 5중, BL 및 *BL은 한쌍의 상보 비트선, VDD는 전원 공급선, CTRL은 서브 센스 앰프 활성/비활성화 제어선, ○ 표시가 있는 트랜지스터와 ○표시가 없는 트랜지스터는 각각 PMOS 트랜지스터 및 NMOS 트랜지스터이다.
메모리 셀 어레이(MC1)와 메모리 셀 어레이(MC3) 사이에는 각 비트선 쌍의 선 사이에 플립 플롭형의 서브 센스 앰프가 접속된 서브 센스 앰프 회로(50)가 배치되어 있다. 메모리 셀 어레이(MC2)와 메모리 셀 어레이(MC4) 사이에도 서브 센스 앰프 회로(50)와 동일한 구성의 서브 센스 앰프 회로(51)가 배치되어 있다.
이에 따라, 메모리 셀 어레이로부터 데이터 입출력 제어 회로로 데이터를 판독하는 시간이 단축된다.
서브 센스 앰프 회로(50)와 서브 센스 앰프 회로(51) 사이에 반전 회로(40)가 배치되어 있기 때문에, 서브 센스 앰프 회로(50, 51)의 배치에 더하여 반전 회로(40)를 배치함으로서 칩 면적의 증대를 피할 수 있다.
또한, 반전 회로(40)의 배치에 대응하여 메인 디코더(21, 22)의 입력 논리의 정부가 서로 반대로 되어 있기 때문에, 서로 동일한 구성의 메모리 셀 어레이(MC1∼MC4)를 이용할 수 있다.
[제2 실시예]
도 6은 본 발명의 제2 실시예에 따른 반도체 칩내의 회로 블록 개략 배치도 이다.
이 칩은 어드레스 제어 회로(30B), 데이터 입출력 제어 회로(33A, 34A)에 관한 것이며, 메모리 셀 어레이(MC1∼MC4), 반전 회로(40), 서브 센스 앰프 회로(50, 51), 메인 디코더(21, 22)와 대칭으로 각각 메모리 셀 어레이(MC5∼MC8), 반전 회로(41), 서브 센스 앰프 회로(52, 53), 메인 디코더(23, 24)가 배치되어 있다. 어드레스 제어 회로(30B), 데이터 입출력 제어 회로(33A, 34A)는 각각 그 한쪽과 다른 쪽에 관한 회로이다.
이러한 배치에 따르면, 도 17의 모든 회로를 2개 인접하여 배치한 경우보다도 칩 면적을 좁힐 수 있다.
[제3 실시예]
도 7은 본 발명의 제3 실시예의 4 비트 행 어드레스 디코더 회로를 도시한다.
이 회로에서는, 인에이블 신호(EN)가 인버터(42)를 통해 메인 디코더(22A)의 각 NOR 게이트에 공급되며, 또한, 인버터(42)의 출력이 인버터(43)를 통해 메인 디코더(21A)의 각 AND 게이트에 공급된다. 이에 따라, 메인 디코더(20B)의 출력이 인에이블 신호(EN)가 높은 레벨 사이만 유효하게 되기 때문에, 메모리 셀 활성화 시간이 단축되어, 결과적으로 소비 전력이 줄어든다. 인에이블 신호(EN)는 도 2와 같이 외부 클록(CK)이 지연·펄스폭 조정 회로(37)에 공급되어 생성된다.
인버터(42, 43)는 각각 프리디코더(10A) 및 반전 회로(40)에 인접하여 배치되어 있다. 인버터(43)는 메인 디코더(21A, 22A)의 입력 논리의 정부가 반대인 것에 대응함과 동시에, 배선 지연을 단축하여 신호의 에지 경사를 급격하게 하고 있다.
도 8은 도 7 회로의 동작을 도시한 타임 챠트이다.
인에이블 신호를 메인 디코더(20B)에 공급함으로써, 외부 클록(CK)의 상승에서 워드선 전위의 상승까지의 시간(T2)을 도 3의 그 시간(T1)보다도 짧게 할 수 있어, 제1 실시예의 경우보다도 액세스 시간이 단축된다.
[제4 실시예]
도 9는 본 발명의 제4 실시예에 있어서 도 7의 메인 디코더(22A) 내의 1행 분의 다른 회로를 도시한다.
이 회로에서는 인버터(224∼226)의 출력이 NAND 게이트(227)를 통해 인버터(223)에 공급된다. 인버터(224∼226)와 NAND 게이트(227)로 이루어지는 회로는 도 7의 NOR 게이트(221A)와 인버터(222)로 이루어지는 회로와 동일한 기능 및 게이트 단수를 갖는다
[제5 실시예]
도 10은 본 발명의 제5 실시예의 메인 디코더(20C)를 도시한다.
메인 디코더(21B)에서는, 2 입력 NAND 게이트(211)의 출력이 NOR 게이트(213)의 한쪽 입력단에 공급되며, NOR 게이트(213)의 다른 쪽 입력단에 인버터(43)의 출력이 공급된다. NAND 게이트(211)와 NOR 게이트(213)로 이루어지는 회로는 도 7의 NAND 게이트(21lA)와 인버터(212)로 이루어지는 회로와 동일한 기능 및 게이트 단수를 갖는다. 단, 도 7의 인에이블 신호(EN)를 반전한 인에이블 신호(*EN)가 인버터(42)에 공급된다.
NAND 게이트(211A)가 3 입력인데 대해, NAND 게이트(211) 및 NOR 게이트(213)가 2 입력이기 때문에, 전원 배선 사이의 트랜지스터의 캐스케이드 접속수가 적어져 고속 동작이 행하여진다.
메인 디코더(22B)에서는 2 입력 NOR 게이트(221)의 출력이 NAND 게이트(228)의 한쪽 입력단에 공급되며, NAND 게이트(228)의 다른 쪽 입력단에 인버터(42)의 출력이 공급된다. NOR 게이트(221)와 NAND 게이트(228)로 이루어지는 회로는 도 7의 NOR 게이트(221A)와 인버터(222)로 이루어지는 회로와 동일한 기능 및 게이트 단수를 갖는다.
NOR 게이트(221A)가 3 입력인데 대하여, NOR 게이트(221) 및 NAND 게이트(228)가 2 입력이기 때문에, 전원 배선 사이의 트랜지스터의 캐스케이드 접속수가 적어져 고속 동작이 행하여진다.
[제6 실시예]
도 11은 본 발명의 제6 실시예의 행 어드레스 디코더 회로를 도시한다.
이 회로에서는, 하나의 프리디코더(10A)에 대해 3 이상의 메인 디코더를 가지며, 프리디코드 신호선 방향이 서로 인접하는 메인 디코더 사이의 위치에 반전 회로가 배치되어 있다. 입력 논리의 정부는 서로 인접하는 메인 디코더 사이에서 반대로 되어 있다. 즉, MD1과 MD2의 입력 논리는 한쪽이 정이고 다른 쪽이 부이다.
도 12는 도 11과 대비되는 행 어드레스 디코더 회로를 도시한다.
이 회로와 같이 서로 인접하는 메인 디코더 사이에서 입력 논리의 정부가 동일할 경우에는, 반전 회로 대신에 인버터를 2개 종속 접속한 비반전 회로를 배치할 필요가 있기 때문에 회로 소자수가 증가함과 동시에, 게이트 지연 시간이 길어진다.
본 발명의 반도체 기억 장치에 따르면, 프리디코더와 제2 메인 디코더 사이의 긴 배선에 의한 CR치가 줄어들어 신호의 에지 경사가 급격해지며, 행 디코더 회로내의 신호 전파 지연 시간이 단축되어, 결과적으로 반도체 기억 장치의 액세스 시간이 단축된다. 또한, 반전 회로의 논리 게이트 단수를 1로 할 수 있기 때문에, 논리 게이트 단수가 2인 비반전 회로를 배치한 경우보다도 칩 면적을 줄일 수 있다. 또한, 서로 동일한 구성의 메모리 셀 어레이를 이용할 수 있으며, 서브 센스 앰프 회로(50)와 서브 센스 앰프 회로(51) 사이에 반전 회로(40)를 배치하여, 서브 센스 앰프 회로(50, 51)의 배치에 더하여 반전 회로(40)를 배치함으로서 칩 면적의 증대를 피할 수 있고, 인버터가 제1 메인 디코더와 제2 메인 디코더의 입력 논리의 정부(正負)가 반대인 것에 대응함과 동시에, 신호의 에지 경사를 급격하게 하여 배선 지연을 단축하는데 기여할 수 있다.

Claims (10)

  1. 제1 워드선을 갖는 제1 메모리 셀 어레이와,
    상기 제1 워드선과 직각 방향으로 상기 제1 메모리 셀 어레이와 인접하게 배치되고 제2 워드선을 갖는 제2 메모리 셀 어레이와,
    어드레스 신호를 프리디코드하여 제1 프리디코드 신호를 출력하는 프리디코더와,
    상기 제1 프리디코드 신호를 더 디코드하여 제1 디코드 신호를 상기 제1 워드선에 공급하는 제1 메인 디코더와,
    상기 제1 프리디코드 신호의 논리 레벨을 반전하여 제2 프리디코드 신호를 생성하는 반전 회로와,
    상기 제2 프리디코드 신호를 더 디코드하여 제2 디코드 신호를 상기 제2 워드선에 공급하는 제2 메인 디코더를 구비하고,
    상기 반전 회로는 상기 제1 메인 디코더와 상기 제2 메인 디코더 사이에 배치되는 것인, 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 메인 디코더의 입력 논리 극성은 상기 제2 메인 디코더의 입력 논리 극성과 반대인 것인 반도체 기억 장치.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에 배치되어 비트선쌍 사이의 전위차를 증폭하는 서브 센스 앰프 회로를 더 구비하는 것인 반도체 기억 장치.
  6. 삭제
  7. 제2항에 있어서, 상기 제1 메인 디코더에 제1 인에이블 신호를 공급하는 제1배선과,
    상기 제2 메인 디코더에 제2 인에이블 신호를 공급하는 제2 배선과,
    상기 제1 배선과 상기 제2 배선 사이에 접속되어 상기 제l 인에이블 신호를 상기 제2 인에이블 신호로 변환하는 인버터
    를 더 구비하는 것인 반도체 기억 장치.
  8. 제1항에 있어서, 상기 제1 메인 디코더에 제1 인에이블 신호를 공급하는 제1배선과,
    상기 제2 메인 디코더에 제2 인에이블 신호를 공급하는 제2 배선과,
    상기 제1 배선과 상기 제2 배선 사이에 접속되어 상기 제l 인에이블 신호를 상기 제2 인에이블 신호로 변환하는 인버터
    를 더 구비하는 것인 반도체 기억 장치.
  9. 삭제
  10. 제8항에 있어서, 상기 인버터는 상기 반전 회로의 옆에 배치되는 것인 반도체 기억 장치.
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