DE10061604B4 - Halbleiterspeicher, der mit einem Reihenadressendecodierer versehen ist, der eine reduzierte Signalausbreitungsverzögerungszeit hat - Google Patents
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Abstract
einem ersten Speicherzellenarray, das erste Wortleitungen hat;
einem zweiten Speicherzellenarray, das angrenzend an das erste Speicherzellenarray in einer Richtung angeordnet ist, so daß die ersten und zweiten Wortleitungen zueinander parallel verlaufen;
einem Vordecodierer, der ein Adressensignal vordecodiert, um ein erstes vordecodiertes Signal zu erzeugen;
einem ersten Hauptdecodierer, der das erste vordecodierte Signal weiter decodiert, um ein erstes decodiertes Signal für die ersten Wortleitungen vorzusehen;
einer Inverterschaltung, die einen logischen Pegel des ersten vordecodierten Signals invertiert, um ein zweites vordecodiertes Signal zu erzeugen; und
einem zweiten Hauptdecodierer, der das zweite vordecodierte Signal weiter decodiert, um ein zweites decodiertes Signal für die zweiten Wortleitungen vorzusehen.
Description
- 1. Gebiet der Erfindung
- Die vorliegende Erfindung betrifft im allgemeinen einen Halbleiterspeicher, und im besonderen einen Halbleiterspeicher, der mit einem Reihenadressendecodierer versehen ist, der eine reduzierte Signalausbreitungsverzögerungszeit hat.
- 2. Beschreibung der verwandten Technik
- In einem Halbleiterspeicher wird eine Reihenadresse durch eine Decodiererschaltung decodiert, um eine einzelne Wortleitung in einem Speicherzellenarray zu aktivieren.
-
13 zeigt eine Decodiererschaltung zum Decodieren einer 2-Bit-Reihenadresse mit vier NAND-Gattern mit 2 Eingängen. - In diesem Schaltungsschema sind im Falle einer N-Bit- Reihenadresse 2N NAND-Gatter mit N Eingängen erforderlich. Die NAND-Gatter mit N Eingängen, die 2N Ausgänge haben, sind neben einem Speicherzellenarray angeordnet, um eine Gesamtlänge von allen Zwischenverbindungsleitungen zu verringern. Wenn jedoch ein Wert N größer ist, nimmt die Größe einer NAND-Gatterschaltung mit N Eingängen zu, wodurch die Reihenteilung der Speicherzelle größer wird, so daß die Speicherdichte der Speicherzelle abnimmt.
- Daher ist eine Reihenadressendecodiererschaltung mit einer zweistufigen Konfiguration hergestellt worden, die in einen Vordecodierer auf der Reihenadresseneingangsseite und in einen Hauptdecodierer auf der Speicherzellenarrayseite geteilt ist.
-
14 zeigt eine 4-Bit-Reihenadressendecodiererschaltung nach Stand der Technik. - Der Vordecodierer
10 umfaßt einen 2-Bit-Decodierer11 für 2 untere Bits A1 und A0 und einen 2-Bit-Decodierer12 für 2 höhere Bits A3 und A2. Eine von 4 Ausgaben von dem 2-Bit-Decodierer11 und eine von 4 Ausgaben von dem 2-Bit-Decodierer12 werden kombiniert, und alle Kombinationen werden für individuelle NAND-Gatter mit 2 Eingängen in einem Hauptdecodierer20 vorgesehen. - Die Anzahl von Reihenadressenbits nimmt mit einer Erhöhung einer Speicherkapazität eines Halbleiterspeichers zu, woraus eine größere Länge von Zwischenverbindungsleitungen zwischen dem Vordecodierer
10 und dem Hauptdecodierer20 resultiert. Im allgemeinen verdoppelt sich die durchschnittliche Länge von Zwischenverbindungsleitungen zwischen einem Vordecodierer und einem Hauptdecodierer, wenn eine Reihenadresse um ein Bit zunimmt. Wenn die Länge der Zwischenverbindungsleitung das Doppelte beträgt, wird jeder von einem Widerstandswert und einem Kapazitätswert von ihr verdoppelt, wodurch bewirkt wird, daß sich eine CR-Verzögerung vervierfacht, mit dem Resultat, daß die ansteigenden und abfallenden Flanken eines Signals sanft werden. Daher nimmt eine Zugriffszeit in einem Halbleiterspeicher zu, um dessen Hochgeschwindigkeitsoperation zu verhindern. -
15 ist ein Layoutschema von Schaltungsblöcken in einem Halbleiterchip nach Stand der Technik. - Eine Adressensteuerschaltung
30 enthält eine Adressenpufferschaltung, ein Adressenpufferregister und den Vordecodierer zum Empfangen einer Adresse und Vorsehen eines vordecodierten Signals. Der Hauptdecodierer20 sieht ein Reihenselektionssignal für eine Wortleitung der Speicherzellenarrays MC1 bis MC4 vor. - Der Inhalt von Speicherzellen, die mit einer aktivierten Wortleitung in den Speicherzellenarrays MC1 bis MC4 verbunden sind, wird durch Bitleitungen für eine Daten-E/A-Steuerschaltung
33 oder34 vorgesehen. Jede der Daten-E/A-Steuerschaltungen33 und34 enthält Leseverstärker, die Signale auf Bitleitungen verstärken, und Spaltenschalter, die ein verstärktes Signal gemäß einer Spaltenadresse selektieren. - Um eine schnelle Operation bei einer Reduzierung einer Ausbreitungsverzögerungszeit zu erreichen, wurde nach Stand der Technik solch eine Konfiguration wie in
16 eingesetzt. In16 ist die Adressensteuerschaltung30 von15 in Adressensteuerschaltungen30A und30B geteilt, und eine Adressensteuerschaltung30A und ein Hauptdecodierer20A sind für die Speicherzellenarrays MC1 und MC2 vorgesehen, eine Adressensteuerschaltung30B und ein Hauptdecodierer20B sind für die Speicherzellenarrays MC3 und MC4 vorgesehen, und Daten-E/A-Steuerschaltungen33A ,34A ,33B und34B sind für die Speicherzellenarrays MC1, MC2, MC3 bzw. MC4 vorgesehen. - Jedoch kommt es zu einer Vergrößerung des Chipbereichs des Halbleiterspeichers, woraus im Vergleich zu der Konfiguration von
15 höhere Kosten resultieren. - Dieses Problem wird gelöst, indem eine Konfiguration eingesetzt wird, die in
17 gezeigt ist, in der die Adressensteuerschaltung30 in einem zentralen Abschnitt angeordnet ist, die Daten-E/A-Steuerschaltung33 zwischen den Speicherzellenarrays MC1 und MC3 angeordnet ist und die Daten-E/A-Steuerschaltung34 zwischen den Speicherzellenarrays MC2 und MC4 angeordnet ist. - Wenn jedoch die Speicherzellenarrays MC1 bis MC4 in einer Bitleitungsrichtung jeweils länger werden, um eine Speicherkapazität zu erhöhen, ergibt sich dasselbe Problem wie in
15 . Wenn die Daten-E/A-Steuerschaltungen so wie in16 verteilt sind, um dasselbe Problem wie jenes von15 zu lösen, ergibt sich darüber hinaus dasselbe Problem wie jenes von16 . - Aus der
EP 0 803 876 A2 ist ein Halbleiterspeicher bekannt mit einem Vordecodierer, der ein erstes vordecodiertes Signal erzeugt, einem ersten Hauptdecodierer, der das erste vordecodierte Signal weiter decodiert und eine erste Wortleitung treibt, einer Invertiererschaltung, die einen Pegel eines vordecodierten Signales invertiert und ein zweites vordecodiertes Signal erzeugt einem zweiten Hauptdecodierer, der das zweite vordecodierte Signal weiter decodiert und eine zweite Wortlietung treibt. Jedoch werden die ersten und zweiten Vordecodierersignale nicht in voller Busbreite invertiert bzw. nichtinvertiert an die Hauptdecodierer geführt sondern jeweils für je einen Hauptdecodierer abwechselnd invertiert und nichtinvertiert. - Aus der
US 4,731,761 ist ein Halbleiterspeicher mit Vordecodierern und Hauptdecodierern für mehrere Speicherzellenarrays bekannt, der jedoch keine Inverterschaltung besitzt. - ZUSAMMENFASSUNG DER ERFINDUNG
- Daher ist es eine Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher vorzusehen, der mit einer Adressendecodiererschaltung versehen ist, durch die eine Decodierzeit ohne Vergrößerung des Chipbereichs reduziert werden kann.
- Diese Aufgabe ist durch die Merkmale des Anspruchs 1 gelöst.
- Der Ausdruck "Speicher" umfaßt eine Speicherschaltung in einer Halbleitervorrichtung, wie etwa eine MPU, einen DSP oder eine Speichervorrichtung.
- Die Summe von CR-Werten von Zwischenverbindungsleitungen zwischen einem Vordecodierer und einem zweiten Hauptdecodierer wird reduziert, Signalflanken werden steiler und die Signalausbreitungsverzögerungszeit wird in der Reihendecodiererschaltung reduziert, mit dem Resultat, daß eine Zugriffszeit in dem Halbleiterspeicher kürzer werden kann.
- Da ferner die Anzahl von Gatterstufen der Inverterschaltung eins betragen kann, kann ein Chipbereich kleiner als in dem Fall sein, wenn eine nichtinvertierende Schaltung mit zwei Gatterstufen anstelle der Inverterschaltung eingesetzt wird.
- Andere Aspekte, Ziele und die Vorteile der vorliegenden Erfindung gehen aus der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden Zeichnungen hervor.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
1 ist ein Diagramm, das eine 4-Bit-Reihenadressendecodiererschaltung einer ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt; -
2 ist ein Diagramm, das eine Vorstufenschaltung für1 zeigt; -
3 ist ein Zeitdiagramm, das die Operation der Schaltungen von1 und2 zeigt; -
4 ist ein Layoutschema von Schaltungsblöcken in einem Halbleiterchip; -
5 ist ein Diagramm, das Teile der Inverterschaltung und der Leseverstärkerschaltung von4 zeigt; -
6 ist ein Layoutschema von Schaltungsblöcken in einem Halbleiterchip einer zweiten Ausführungsform gemäß der vorliegenden Erfindung; -
7 ist ein Diagramm, das eine 4-Bit-Reihenadressendecodiererschaltung einer dritten Ausführungsform gemäß der. vorliegenden Erfindung zeigt; -
8 ist ein Zeitdiagramm, das Operationen der Schaltung von7 zeigt; -
9 ist ein Diagramm, das eine andere Schaltung von einer Reihe in dem Hauptdecodierer von7 einer vierten Ausführungsform gemäß der vorliegenden Erfindung zeigt; -
10 ist ein Diagramm, das eine Hauptdecodiererschaltung einer fünften Ausführungsform gemäß der vorliegenden Erfindung zeigt; -
11 ist ein Blockdiagramm, das eine Reihenadressendecodiererschaltung einer sechsten Ausführungsform gemäß der vorliegenden Erfindung zeigt; -
12 ist ein Blockdiagramm, das eine Reihenadressendecodiererschaltung im Vergleich zu11 zeigt; -
13 ist ein Diagramm, das eine Decodiererschaltung nach Stand der Technik mit vier NAND-Gattern mit 2 Eingängen zum Decodieren einer 2-Bit-Reihenadresse zeigt; -
14 ist ein Diagramm, das eine 4-Bit-Reihenadressendecodiererschaltung nach Stand der Technik zeigt; -
15 ist ein Layoutschema von Schaltungsblöcken in einem Halbleiterchip nach Stand der Technik; -
16 ist ein Layoutschema von Schaltungsblöcken in einem anderen Halbleiterchip nach Stand der Technik; und -
17 ist ein Layoutschema von Schaltungsblöcken in noch einem anderen Halbleiterchip nach Stand der Technik. - BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
- Unter Bezugnahme auf die Zeichnungen, in denen gleiche Bezugszeichen gleiche oder entsprechende Teile über verschiedene Ansichten hinweg bezeichnen, werden unten nun bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben. Ein Signal das L-aktiv ist, wird durch Hinzufügen von einem "*" zu dem Bezugszeichen gekennzeichnet.
- Erste Ausführungsform
-
1 zeigt eine 4-Bit-Reihenadressendecodiererschaltung einer ersten Ausführungsform gemäß der vorliegenden Erfindung. - Diese Schaltung enthält einen Vordecodierer
10A , einen Hauptdecodierer20A und eine Inverterschaltung40 . - Der Vordecodierer
10A enthält einen Decodierer11A für 2 untere Bits A1 und A2 einer Reihenadresse und einen Decodierer12A für 2 höhere Bits A3 und A4 der Reihenadresse. - In dem Decodierer
11A werden eines von einem Signal A0 und dessen invertiertem Signal von einem Inverter130 und eines von einem Signal A1 und dessen invertiertem Signal von einem Inverter131 kombiniert, und alle Kombinationen daraus werden für individuelle NAND-Gatter140 bis143 vorgesehen. Die Ausgaben der NAND-Gatter140 bis143 sind jeweilig mit Leitungen B0 bis B3 verbunden. Bei solch einer Konfiguration ist eine der Leitungen B3 bis B0 gemäß einem Wert der 2 unteren Reihenadressenbits A1 und A0 auf dem L-Pegel, während die anderen der Leitungen B3 bis B0 auf dem H-Pegel sind. - Der Decodierer
12A hat dieselbe Konfiguration wie der Decodierer11A , empfängt die 2 höheren Reihenadressenbits A3 und A2, und seine vier Ausgaben sind mit Leitungen B4 bis B7 verbunden. Eine der Leitungen B7 bis B4 ist gemäß einem Wert der zwei höheren Reihenadressenbits A3 und A2 auf dem L-Pegel, während die anderen der Leitungen B7 bis B4 auf dem H-Pegel sind. - Die Leitungen B0 bis B7 sind durch individuelle Inverter in der Inverterschaltung
40 mit Leitungen C0 bis C7 verbunden. - Der Hauptdecodierer
20A enthält einen Hauptdecodierer21 mit den Eingaben mit positiver Logik und einen Hauptdecodierer22 mit den Eingaben mit negativer Logik. - Eine der Leitungen B0 bis B3 und eine der Leitungen B6 und B7 werden kombiniert, und alle Kombinationen daraus sind mit den Eingängen von individuellen NOR-Gattern mit 2 Eingängen in dem Hauptdecodierer
22 verbunden. Bei dem Beispiel sind die Leitungen B0 und B6 mit den Eingängen eines NOR-Gatters221 verbunden. Der Ausgang des NOR-Gatters221 ist durch Inverter222 und223 mit einer Wortleitung in dem Speicherzellenarray verbunden. - Eine der Leitungen C0 bis C3 und eine der Leitungen C4 und C5 werden kombiniert, und alle Kombinationen daraus sind mit den Eingängen von individuellen NAND-Gattern mit 2 Eingängen in dem Hauptdecodierer
21 verbunden. Bei dem Beispiel sind die Leitungen C0 und C4 mit den Eingängen eines NAND-Gatters211 verbunden. Der Ausgang des NAND-Gatters211 ist durch den Inverter212 mit einer Wortleitung in dem Speicherzellenarray verbunden. - Die Anzahl von Gatterstufen ab den Ausgängen des Vordecodierers
10A bis zu den Ausgängen des Hauptdecodierers21 beträgt 3 und ist somit der Anzahl von Gatterstufen ab den Ausgängen des Vordecodierers10A bis zu den Ausgängen des Hauptdecodierers22 gleich. - Bei solch einer Konfiguration ist die Anzahl von Gatterstufen dieselbe wie jene im Falle von
14 , auch wenn die Inverterschaltung40 vorgesehen ist, das heißt, die Anzahl von Gatterstufen nimmt nicht zu. Deshalb kann eine Vergrößerung einer Gatterverzögerung infolge einer Erhöhung der Anzahl von Gatterstufen verhindert werden. - Eine Länge der Leitungen, die mit den Ausgängen des Vordecodierers
10A verbunden sind, ist halb so groß wie jene der Leitungen, die mit dem Vordecodierer10 von14 verbunden sind. Deshalb betragen ein Widerstandswert und ein Kapazitätswert der Leitungen jeweils die Hälfte der entsprechenden Werte nach Stand der Technik, und die CR-Verzögerungszeit der Leitungen ist gleich einem Viertel des entsprechenden Wertes nach Stand der Technik. Dies gilt in ähnlicher Weise für die Leitungen, die mit den Ausgängen der Inverterschaltung40 verbunden sind. In einem konkreten Fall kann zum Beispiel die Leitungslänge ab einem Knoten auf der Leitung C0 bis zu einem Eingang des NAND-Gatters211 im Vergleich zu jener der Leitung C0 vernachlässigt werden. - Einhergehend mit der Reduzierung der CR-Verzögerungszeit werden die ansteigenden und abfallenden Flanken von Signalen steiler, wodurch ein kürzere Zugriffszeit in einem Halbleiterspeicher ermöglicht wird.
-
2 zeigt eine Vorstufenschaltung für die Schaltung von1 . - Ein Adressensignal AX0 wird extern für einen ersten Eingang eines NAND-Gatters
36 durch eine Adressenpufferschaltung35 vorgesehen. - Ander erseits wird ein Takt CK extern für den zweiten Eingang des NAND-Gatters
36 durch eine Verzögerungs- und Impulsbreiteneinstellschaltung37 zum Erzeugen eines Freigabesignals EN vorgesehen, wie in3 gezeigt. Die Ausgabe des NAND-Gatters36 wird durch den Inverter38 invertiert, um ein Adressensignal A0 zu erhalten. Die Adressensignale AX1 bis AX3 werden ebenfalls extern für die Schaltung von2 vorgesehen, um Adressensignale A1 und A3 zu erhalten. -
3 ist ein Zeitdiagramm, das die Operation der Schaltungen von1 und2 zeigt. Eine Speicherzellenaktivierungszeit wird durch das Freigabesignal EN mit kurzer Impulsbreite reduziert, wodurch eine Verringerung des Energieverbrauchs herbeigeführt wird. -
4 ist ein Layoutschema von Schaltungsblöcken in einem Halbleiterchip, das15 entspricht. - Eine Adressensteuerschaltung
30A enthält die Schaltung von2 und den Vordecodierer (10A ) von1 , empfängt eine Adresse und gibt ein vordecodiertes Signal aus. Ein Hauptdecodierer22 (MD2) sieht ein Reihenselektionssignal für eine der Wortleitungen in dem Speicherzellenarray MC1 oder MC2 vor, die auf beiden Seiten von ihm angeordnet sind. Ein Hauptdecodierer21 (MD1) sieht ein Reihenselektionssignal für. eine der Wortleitungen in dem Speicherzellenarray MC3 oder MC4 vor, die auf beiden Seiten von ihm angeordnet sind. -
5 ist ein Diagramm, das Teile der Inverterschaltung40 und der kleinen Leseverstärkerschaltung50 von4 zeigt. In5 bezeichnen BL und *BL ein Paar von komplementären Bitleitungen, bezeichnet VDD eine Energiezufuhrleitung, CTRL eine Aktivierungs-/Deaktivierungssteuerleitung der kleinen Leseverstärker, bezeichnen Transistoren, die mit und ohne gekennzeichnet sind, einen PMOS-Transistor bzw. einen NMOS-Transistor. Zwischen den Speicherzellenarrays MC1 und MC3 ist die kleine Leseverstärkerschaltung50 vorgesehen, in der ein kleiner Flipflop-Leseverstärker zwischen den Bitleitungen BL und *BL verbunden ist. In4 ist zwischen den Speicherzellenarrays MC2 und MC4 auch eine kleine Leseverstärkerschaltung51 mit derselben Konfiguration wie jener der kleinen Leseverstärkerschaltung50 vorgesehen. - Mit solch einer Konfiguration wird eine Zeit, die zum Lesen von Daten aus einem Speicherzellenarray in eine Daten-E/A-Steuerschaltung erforderlich ist, reduziert. Da die Inverterschaltung
40 zwischen den kleinen Leseverstärkerschaltungen50 und51 angeordnet ist, kann eine Vergrößerung des Chipbereichs aufgrund der Anordnung der Inverterschaltung40 zusätzlich zu der Anordnung der kleinen Leseverstärkerschaltungen50 und51 vermieden werden. - Ferner können die Speicherzellenarrays MC1 bis MC4 verwendet werden, die untereinander dieselben Konfigurationen haben, da die logische positive oder negative Polarität hinsichtlich der Eingaben der Hauptdecodierer
21 und22 gemäß der Anordnung bezüglich der Inverterschaltung40 zueinander entgegengesetzt ist. - Zweite Ausführungsform
-
6 ist ein Layoutschema von Schaltungsblöcken in einem Halbleiterchip einer zweiten Ausführungsform gemäß der vorliegenden Erfindung. - In diesem Chip sind auf einer Seite einer Adressensteuerschaltung
30B und von Daten-E/A-Steuerschaltungen33A und34A die Speicherzellenarrays MC1 bis MC4, die Inverterschaltung40 , die kleinen Leseverstärkerschaltungen50 und51 und die Hauptdecodierer21 und22 vorgesehen, während auf ihrer anderen Seite Speicherzellenarrays MC5 bis MC8, eine Inverterschaltung41 , kleine Leseverstärkerschaltungen52 und53 und Hauptdecodierer23 und24 angeordnet sind, wobei entsprechende Bestandteile auf beiden Seiten symmetrisch positioniert sind. Die Adressensteuerschaltung30B und die Daten-E/A-Steuerschaltungen33A und34A werden durch die Schaltungen auf beiden Seiten gemeinsam genutzt. - Mit solch einer Konfiguration kann der Chipbereich kleiner als in dem Fall sein, wenn die doppelte Schaltung von
17 parallel aneinandergrenzend angeordnet wäre. - Dritte Ausführungsform
-
7 zeigt eine 4-Bit-Reihenadressendecodiererschaltung einer dritten Ausführungsform gemäß der vorliegenden Erfindung. - In dieser Schaltung wird das Freigabesignal EN durch einen Inverter
42 für die NOR-Gatter eines Hauptdecodierers22A vorgesehen, und die Ausgabe des Inverters42 wird durch einen Inverter43 für die UND-Gatter eines Hauptdecodierers21A vorgesehen. Mit solch einer Konfiguration ist die Ausgabe des Hauptdecodierers20B , der die Hauptdecodierer21A und22A umfaßt, nur effektiv, während das Freigabesignal EN auf dem H-Pegel ist, weshalb eine Speicherzellenaktivierungszeit reduziert wird, mit dem Resultat, daß sich ein Energieverbrauch verringert. Es sei erwähnt, daß das Freigabesignal EN erzeugt wird, indem ein externer Takt CK für die Verzögerungs- und Impulsbreiteneinstellschaltung37 vorgesehen wird, wie es in2 gezeigt ist. - Die Inverter
42 und43 sind angrenzend an den Vordecodierer10A bzw. die Inverterschaltung40 angeordnet. Der Inverter43 wird nicht nur dafür verwendet, um den verschiedenen logischen Polaritäten der Eingaben der Hauptdecodierer21A und22A zu entsprechen, sondern auch dafür, um eine Leitungsverzögerung zu verringern, um Signalflanken steiler zu machen. -
8 ist ein Zeitdiagramm, das die Operation der Schaltung von7 zeigt. - Indem das Freigabesignal für den Hauptdecodierer
20B vorgesehen wird, kann die Zeit T2 ab einem Anstieg des externen Taktes CK bis zu einem Anstieg eines Wortleitungspotentials kürzer als die Zeit T1 von3 sein, wodurch eine Zugriffszeit im Vergleich zu dem Fall der ersten Ausführungsform reduziert wird. - Vierte Ausführungsform
-
9 ist ein Diagramm, das eine andere Schaltung von einer Reihe in einem Hauptdecodierer22A von7 der vierten Ausführungsform gemäß der vorliegenden Erfindung zeigt. - In dieser Schaltung werden die Ausgaben von Invertern
224 bis226 durch ein NAND-Gatter227 für den Inverter223 vorgesehen. Die Schaltung, die die Inverter224 bis226 und das NAND-Gatter227 umfaßt, hat dieselbe Funktion und dieselbe Anzahl von Gatterstufen wie die Schaltung, die das NOR-Gatter221A und den Inverter222 von7 umfaßt. - Fünfte Ausführungsform
-
10 zeigt einen Hauptdecodierer20C einer fünften Ausführungsform der vorliegenden Erfindung. - In einem Hauptdecodierer
21B wird die Ausgabe des NAND-Gatters211 mit 2 Eingängen für einen ersten Eingang eines NOR-Gatters213 vorgesehen, und für den zweiten Eingang des NOR-Gatters213 wird die Ausgabe des Inverters43 vorgesehen. Die Schaltung, die das NAND-Gatter211 und das NOR-Gatter213 umfaßt, hat dieselbe Funktion und dieselbe Anzahl von Gatterstufen wie die Schaltung von7 , die das NAND-Gatter211A und den Inverter212 enthält. Es sei erwähnt, daß das Freigabesignal *EN, das durch Invertieren des Freigabesignals EN von7 erhalten wird, für den Inverter42 vorgesehen wird. - Während das NAND-Gatter
211A drei Eingänge hat, hat jedes von dem NAND-Gatter211 und dem NOR-Gatter213 zwei Eingänge, weshalb die Anzahl von Transistorstufen abnimmt, die zwischen Energiezufuhrpotentialen kaskadiert sind, wodurch eine schnellere Operation ermöglicht wird. - Ebenfalls wird in einem Hauptdecodierer
22B die Ausgabe des NOR-Gatters221 mit 2 Eingängen für einen ersten Eingang eines NAND-Gatters228 vorgesehen, und die Ausgabe des Inverters42 wird für den zweiten Eingang des NAND-Gatters228 vorgesehen. Die Schaltung, die das NOR-Gatter221 und das NAND-Gatter228 umfaßt, hat dieselbe Funktion und dieselbe Anzahl von Gatterstufen wie die Schaltung, die aus dem NOR-Gatter221A und dem Inverter222 von7 gebildet ist. - Während das NOR-Gatter
221A drei Eingänge hat, hat jedes von dem NOR-Gatter221 und dem NAND-Gatter228 zwei Eingänge, weshalb die Anzahl von Transistorstufen abnimmt, die zwischen Energiezufuhrpotentialen kaskadiert sind, wodurch eine schnellere Operation ermöglicht wird. - Sechste Ausführungsform
-
11 zeigt schematisch eine Reihenadressendecodiererschaltung einer sechsten Ausführungsform gemäß der vorliegenden Erfindung. - In dieser Schaltung sind drei oder mehr Hauptdecodierer für einen Vordecodierer
10A vorgesehen, und jede Inverterschaltung ist auf einer Seite von einem Bereich zwischen zwei Hauptdecodierern angeordnet, die miteinander benachbart sind. Die logischen Polaritäten der Eingaben von zwei benachbarten Hauptdecodierern sind zueinander entgegengesetzt. Das heißt, die logische Polarität der Eingabe von MD1 oder MD2 ist positiv, und die andere ist negativ. -
12 zeigt schematisch eine Reihenadressendecodiererschaltung im Vergleich zu jener von11 . - Da in dieser Schaltung die logische Polarität der Eingabe von jedem Hauptdecodierer MD1 dieselbe ist, ist eine nichtinvertierende Schaltung erforderlich, die aus zwei kaskadierten Invertern gebildet ist, weshalb nicht nur die Anzahl von Schaltungselementen zunimmt, sondern auch eine Gatterverzögerungszeit länger ist.
Claims (11)
- Halbleiterspeicher mit: einem ersten Speicherzellenarray, das erste Wortleitungen hat; einem zweiten Speicherzellenarray, das angrenzend an das erste Speicherzellenarray in einer Richtung angeordnet ist, so daß die ersten und zweiten Wortleitungen zueinander parallel verlaufen; einem Vordecodierer, der ein Adressensignal vordecodiert, um ein erstes vordecodiertes Signal zu erzeugen; einem ersten Hauptdecodierer, der das erste vordecodierte Signal weiter decodiert, um ein erstes decodiertes Signal für die ersten Wortleitungen vorzusehen; einer Inverterschaltung, die einen logischen Pegel des ersten vordecodierten Signals invertiert, um ein zweites vordecodiertes Signal zu erzeugen; und einem zweiten Hauptdecodierer, der das zweite vordecodierte Signal weiter decodiert, um ein zweites decodiertes Signal für die zweiten Wortleitungen vorzusehen.
- Halbleiterspeicher nach Anspruch 1, bei dem eine Eingabe des ersten Hauptdecodierers eine logische Polarität hat, die zu jener des zweiten Hauptdecodierers entgegengesetzt ist.
- Halbleiterspeicher nach Anspruch 1, bei dem die Inverterschaltung auf einer Seite eines Bereichs zwischen den ersten und zweiten Hauptdecodierern angeordnet ist.
- Halbleiterspeicher nach Anspruch 2, bei dem die Inverterschaltung auf einer Seite eines Bereichs zwischen den ersten und zweiten Hauptdecodierern angeordnet ist.
- Halbleiterspeicher nach Anspruch 3, ferner mit einer kleinen Leseverstärkerschaltung, die eine Potentialdifferenz zwischen Bitleitungen eines Paares verstärkt und zwischen den ersten und zweiten Speicherzellenarrays angeordnet ist.
- Halbleiterspeicher nach Anspruch 4, ferner mit einer kleinen Leseverstärkerschaltung, die eine Potentialdifferenz zwischen Bitleitungen eines Paares verstärkt und zwischen den ersten und zweiten Speicherzellenarrays angeordnet ist.
- Halbleiterspeicher nach Anspruch 2, ferner mit: einer ersten Leitung zum Vorsehen eines ersten Freigabesignals für den ersten Hauptdecodierer; einer zweiten Leitung zum Vorsehen eines zweiten Freigabesignals für den zweiten Hauptdecodierer; und einem Inverter, der zwischen der ersten und der zweiten Leitung verbunden ist und das erste Freigabesignal in das zweite Freigabesignal konvertiert.
- Halbleiterspeicher nach Anspruch 3, ferner mit: einer ersten Leitung zum Vorsehen eines ersten Freigabesignals für den ersten Hauptdecodierer; einer zweiten Leitung zum Vorsehen eines zweiten Freigabesignals für den zweiten Hauptdecodierer; und einem Inverter, der zwischen der ersten und der zweiten Leitung verbunden ist und das erste Freigabesignal in das zweite Freigabesignal konvertiert.
- Halbleiterspeicher nach Anspruch 4, ferner mit: einer ersten Leitung zum Vorsehen eines ersten Freigabesignals für den ersten Hauptdecodierer; einer zweiten Leitung zum Vorsehen eines zweiten Freigabesignals für den zweiten Hauptdecodierer; und einem Inverter, der zwischen der ersten und der zweiten Leitung verbunden ist und das erste Freigabesignal in das zweite Freigabesignal konvertiert.
- Halbleiterspeicher nach Anspruch 8, bei dem der Inverter neben der Inverterschaltung angeordnet ist.
- Halbleiterspeicher nach Anspruch 9, bei dem der Inverter neben der Inverterschaltung angeordnet ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPP00-005945 | 2000-01-07 | ||
JP2000005945A JP3942332B2 (ja) | 2000-01-07 | 2000-01-07 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10061604A1 DE10061604A1 (de) | 2001-07-19 |
DE10061604B4 true DE10061604B4 (de) | 2005-02-24 |
Family
ID=18534545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10061604A Expired - Fee Related DE10061604B4 (de) | 2000-01-07 | 2000-12-11 | Halbleiterspeicher, der mit einem Reihenadressendecodierer versehen ist, der eine reduzierte Signalausbreitungsverzögerungszeit hat |
Country Status (4)
Country | Link |
---|---|
US (1) | US6243319B1 (de) |
JP (1) | JP3942332B2 (de) |
KR (1) | KR100692988B1 (de) |
DE (1) | DE10061604B4 (de) |
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Date | Code | Title | Description |
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8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
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|
8327 | Change in the person/name/address of the patent owner |
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8328 | Change in the person/name/address of the agent |
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