DE19618781A1 - Halbleiterspeichervorrichtung mit hierarchischer Spaltenauswahlleitungsstruktur - Google Patents

Description

Hintergrund der Erfindung 1. Feld der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Halbleiter­ speichervorrichtung mit einer Vielzahl von Bänken, und besonders auf eine Halbleiterspeichervorrichtung mit einer Spaltenauswahl­ leitungsstruktur, bei der eine Vielzahl von Bitleitungen mit einer Vielzahl von Eingangs-/Ausgangsleitungen verbunden ist.

Die vorliegende Erfindung für eine Halbleiterspeichervorrich­ tung mit einer Vielzahl von Bänken basiert auf der koreanischen Anmeldung Nr. 11749/1995, die hier durch Referenz für alle Zwecke einbezogen wird.

2. Beschreibung des Stands der Technik

Da eine Halbleiterspeichervorrichtung, die nach hoher Dichte und großer Kapazität strebt, einen Hochgeschwindigkeitsbetrieb fordert, ist die Vorrichtung zu einem Systemtakt synchron, der von seinem Äußeren zugeführt wird, um einen internen Betrieb durchzuführen, und unterteilt ein Speicherzellenfeld in eine Vielzahl von Bänke (im folgenden als "Multi-Bank" bezeichnet), um eine individuelle Datenzugriffsoperation für jede Bank auszu­ führen, so daß Verzögerungen bezüglich eines Strobe-Signals überwunden werden können.

Eine neue Halbleiterspeichervorrichtung, die von HYUNDAI, Inc., vorgesehen wurde, wird in der im Feb. 1995 veröffentlich­ ten ISSCC offengelegt, in der jede Bank unabhängige Reihen- und Spaltendekoder und einen Datenpfad hat, und globale, für jede Bank vorgesehene Eingangs-/Ausgangsleitungen, sind mit den Haupteingangs-/-Ausgangsleitungen gekoppelt. Die globalen Ein­ gangs-/Ausgangsleitungen sind mit Untereingangs-/-ausgangslei­ tungen innerhalb jeder Bank gekoppelt.

In der oben erwähnten Halbleiterspeichervorrichtung wird eine Spaltenauswahlleitungsstruktur innerhalb einer einzelnen Bank in Fig. 1. gezeigt.

Wie in Fig. 1 gezeigt, wird jede der Spaltenauswahlleitungen CSL0 bis CSLn, die ein Paar von Spaltenauswahltransistoren CST1 und CST2 steuern, welche ein Paar von Bitleitungen BL und BLB mit einem Paar von Untereingangs-/-ausgangsleitungen SIO und SIOB verbinden, gemeinsam innerhalb einer Vielzahl von Speicher­ blöcken MB0 bis MBn benutzt. Ein Vorladeschaltkreis (oder ein Ladeschaltkreis) PRT, der mit den Untereingangs-/-ausgangslei­ tungen SIO und SIOB verbunden ist, benutzt einen "niedrigen" Pegel von Stromversorgungsspannung (z. B. einer inneren Stromver­ sorgungsspannung von 1,5 V in einem 256 Mb dynamischen Speicher mit wahlfreiem Zugriff) in einer Halbleiterspeichervorrichtung hoher Dichte, so daß der Vorladeschaltkreis eine Leseoperation mit geringer Spannung verwirklichen kann. Deshalb wird ein vor­ bestimmter Pegel von Vorladespannung jedem Paar von Unterein­ gangs-/-ausgangsleitungen SIO und SIOB zugeführt.

Unter der Annahme, daß eine einzelne Wortleitung innerhalb des Speicherblocks MB0 ausgewählt ist, wird ein korrespondie­ render Bitleitungsleseverstärker SA aktiviert, und eine Spalten­ auswahlleitung CSL0 wird aktiviert, ein 1-Bit-Datum, das durch den Leseverstärker SA verstärkt wird, wird auf die Unterein­ gangs-/-ausgangsleitungen SIO0 und SIO0B mittels des Spalten­ auswahltransistorpaars CST1 und CST2 übertragen. Da das gegen­ wärtige Bitleitungspaar bzw. Untereingangs-/-ausgangsleitungs­ paar auf einen 1/2·Vcc-Pegel der Spannung innerhalb der anderen Speicherblöcke aufgeladen ist, wird eine potentielle Veränderung der Untereingangs-/-ausgangsleitungen nicht auftreten, obgleich sie über das eingeschaltete Spaltenauswahltransistorpaar CST1 und CST2 gekoppelt sind.

Da jedoch nichtausgewählte Bitleitungen und Untereingangs-/ -ausgangsleitungen miteinander über eine ausgewählte Spaltenaus­ wahlleitung gekoppelt sind, erlaubt eine von dem Vorladeschalt­ kreis PRT zugeführte Spannung, daß ein unerwünschter Gleichstrom von den Untereingangs-/-ausgangsleitungen zu dem Leseverstärker SA fließt, der mit den nichtausgewählten Bitleitungen verbunden ist. Dies bewirkt, daß ein unnötiger Stromverbrauch vermehrt wird.

Nach der Struktur von Fig. 1 können Falschdaten aus nichtaus­ gewählten Speicherblöcken zu den Untereingangs-/-ausgangsleitun­ gen in dem Fall übertragen werden, in dem die Wortleitungen und Leseverstärker innerhalb von zwei oder mehr Speicherblöcken unter den Speicherblöcken, die mit einer einzelnen Spaltenaus­ wahlleitung CSL verbunden sind, aktiviert sind, da alle korres­ pondierenden Untereingangs-/-ausgangsleitungen und Bitleitungen zur selben Zeit verbunden sind. In diesem Fall gibt es eine Unbequemlichkeit dadurch, daß die Untereingangs-/-ausgangslei­ tungen notwendigerweise für die Vorbereitung der nächstfolgenden Datenübertragung vorgeladen sein sollten, bevor ein Spaltenaus­ wahlsignalzustand auf der Spaltenauswahlleitung CSL geändert wird.

Da jeder Speicherblock seinen individuellen Spaltendekoder und Datenpfad hat, ist darüber hinaus die Chipgröße entsprechend in der Festsetzung des Multi-Bank-Designs vergrößert, und da eine vom Spaltendekoder ausgehende Spaltenauswahlleitung mit einer Vielzahl von Speicherblöcken verbunden ist, sollte die Vorladeoperation zu den Untereingangs-/-ausgangsleitungen nötig sein, bevor der Spaltenauswahlsignalzustand geändert wird, was dazu führt, daß der Gleichstrom weitgehend verbraucht wird. Die Vorladeoperation muß sich mindestens auf 3 bis 4 ns lange Impulsdauern erstrecken. In einer Halbleiterspeichervorrichtung mit einer großen Kapazität von 256 Mb oder mehr, in der zahl­ reiche Datenleitungen (Eingangs-/Ausgangsleitungen) vorgesehen werden, kann eine solche Vorladeoperation jedoch nicht genau eingestellt werden und dient auch als eine Grenze für die Abgrenzung einer maximalen Frequenz eines Systemtakts in einem Betriebssystem, das synchron zum Systemtakt läuft.

Zusammenfassung der Erfindung

Dementsprechend ist es ein Ziel der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung vorzusehen, die in der Lage ist, einen Hochgeschwindigkeitsbetrieb in einer kleineren Chip­ größe, verglichen mit der konventionellen Technik, zu verkör­ pern.

Es ist ein anderes Ziel der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung vorzusehen, die eine Multi-Bank- Struktur hat, bei der die Datenleitungen, wie z. B. die Eingangs- /Ausgangsleitungen, nicht vorgeladen zu werden brauchen.

Es ist noch ein anderes Ziel der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung vorzusehen, die in der Lage ist, einen durch eine Spaltenauswahlleitungsoperation verursachten, unnötigen Gleichstromverbrauch zu vermeiden.

Diese und andere Ziele werden nach der vorliegenden Erfindung erreicht durch Vorsehen einer Halbleiterspeichervorrichtung mit einer Vielzahl von Bitleitungspaaren und Eingangs-/Ausgangslei­ tungspaaren, die mit einer Vielzahl von Spaltenauswahltransis­ torpaaren verbunden sind, und mit einem Speicherfeld, in dem eine Vielzahl von Bänken vorgesehen sind. Die Vorrichtung schließt ein: einen einzelnen Spaltendekoder, eine Vielzahl von globalen Spaltenauswahlleitungen, die sich gemeinsam von dem Spaltendekoder durch die Bänke erstrecken, eine Vielzahl von lokalen Spaltenauswahlleitungen, die mit den Gate-Anschlüssen der Spaltenauswahltransistorpaare verbunden sind, und eine Vielzahl von Verbindungseinheiten zum Verbinden der globalen Spaltenauswahlleitungen mit den lokalen Spaltenauswahlleitungen als Reaktion auf ein Signal, das jede der Bänke auswählt.

Kurze Beschreibung der begleitenden Zeichnungen

Eine vollständigere Würdigung dieser Erfindung und vieler der in ihr liegenden Vorteile wird leichter ermöglicht, wenn sie unter Bezug auf die folgende genaue Beschreibung besser verstan­ den wird, die in Verbindung mit den begleitenden Zeichnungen zu betrachten ist, in denen gleiche Bezugszeichen dieselben oder ähnliche Komponenten bezeichnen, und in denen:

Fig. 1 ein Schaltkreisdiagramm ist, das eine Spaltenauswahl­ leitungsstruktur veranschaulicht, die entsprechend einer konven­ tionellen Halbleiterspeichervorrichtung konstruiert ist; und

Fig. 2 ein Schaltkreisdiagramm ist, das eine Spaltenauswahl­ leitungsstruktur veranschaulicht, die entsprechend den Grund­ sätzen der vorliegenden Erfindung konstruiert ist.

Genaue Beschreibung der bevorzugten Ausführungsform

Unter Bezug auf Fig. 2 wird ein Schaltkreisdiagramm gezeigt, das eine Spaltenauswahlleitungsstruktur nach den Grundsätzen der vorliegenden Erfindung veranschaulicht. In der unten gegebenen Erläuterung der vorliegenden Erfindung bezeichnet ein Bezugssym­ bol "B", z. B. ein Bankauswahlspaltenadressensignal "BCA0B" oder eine Bitleitung "BLB" ein logisch inverses Signal für ein kor­ respondierendes Signal oder eine komplementäre Leitung für eine korrespondierende Leitung.

Wie in Fig. 2 gezeigt, ist das Speicherfeld innerhalb der Halbleiterspeichervorrichtung nach der vorliegenden Erfindung in eine Vielzahl von Bänken B0 bis Bn aufgeteilt(, wobei n eine natürliche Zahl ist). Es wird bemerkt, daß ein Spaltendekoder 20 allen Bänken B0 bis Bn gemeinsam ist, und nicht für jede Bank vorgesehen ist, wie in Fig. 1 gezeigt. Eine Anzahl k von globalen Spaltenauswahlleitungen GCSL0 bis GCSLk (, wobei k eine natür­ liche Zahl ist), die vom Spaltendekoder 20 ausgehen, erstrecken sich in Richtung der Bitleitungen durch alle Bänke. Eine Anzahl k von Speicherzellenfeldern MCA_k (wobei "_" durch arabische Ziffern in der Anordnungsreihenfolge bezeichnet wird), die mit einem Paar von Bitleitungen BL und BLB gekoppelt sind, werden jeweils in jeder Bank angeordnet. Jeder der Leseverstärker SA ist mit dem Paar der Bitleitungen verbunden, und jeder einer Vielzahl von Spaltenauswahltransistorpaaren CST1 und CST2 ist zwischen die Bitleitungspaare BL und BLB und die korrespondie­ renden Untereingangs-/-ausgangsleitungspaare SIO_ und SIO_B geschaltet. Jede Bank schließt ein Paar von Untereingangs-/-aus­ gangsleitungen ein, die mit einem Vorladeschaltkreis (oder Lade­ schaltkreis) PRT für eine geringe Spannungsleseoperation verbun­ den sind. Obwohl in Fig. 2 nicht gezeigt, ist jedes der Paare der Untereingangs-/-ausgangsleitungen gemeinsam mit einem Paar von globalen Eingangs-/Ausgangsleitungen verbunden.

Das Paar der Spaltenauswahltransistoren CST1 und CST2, das das Paar der Bitleitungen BL und BLB und das Paar der Unterein­ gangs-/-ausgangsleitungen verbindet, haben ihre Gate-Anschlüsse mit lokalen Spaltenauswahlleitungen LCSL_ verbunden. Die loka­ len Spaltenauswahlleitungen LCSL_ sind angeordnet, um dieselbe Nummer wie das Speicherzellenfeld MCA_k zu haben, und erstrecken sich in der Bitleitungsrichtung innerhalb jeder Bank. Jeder einer Vielzahl von Spaltenauswahlschaltern 10, die durch die Bankauswahlspaltenadressensignale BCA_ und BCA_B gesteuert werden, verbindet eine globale Spaltenauswahlleitung GCSL_ mit eine lokale Spaltenauswahlleitung LCSL_.

Der Spaltenauswahlschalter 10 schließt ein einen NMOS-Tran­ sistor 13, dessen Kanal zwischen die globale Spaltenauswahl­ leitung und die lokale Spaltenauswahlleitung geschaltet und dessen Gate-Anschluß mit dem Bankauswahlspaltenadressensignal BCA_ verbunden ist, und einen NMOS-Transistor 15, dessen Kanal zwischen die lokale Spaltenauswahlleitung und Massepotential geschaltet und dessen Gate-Anschluß mit dem Bankauswahlspalten­ adressensignal BCA_B verbunden ist. Deshalb ist eine globale Spaltenauswahlleitung mit derselben Anzahl von lokalen Spalten­ auswahlleitungen und das Speicherzellenfeld mit derselben Anzahl von Spaltenauswahlschaltern 10 verbunden, wie die lokalen Spal­ tenauswahlleitungen. Die Bankauswahlspaltenadressensignale wer­ den während jedes Spaltenzugriffszyklus aktiviert.

Für den Fall, daß die Wortleitungen und die Leseverstärker SA im Speicherzellenfeld MCA01 der Bank B0 aktiviert werden, und Daten auf das Bitleitungspaar BL und BLB übertragen werden, falls auch die globale Spaltenauswahlleitung GCSL0 unter den globalen Spaltenauswahlleitungen GCSL0 bis GCSLk aktiviert wird (, wobei das an die GCSL0 geführte Spaltenauswahlsignal auf einen logisch "hoch"-Pegel geht), und falls die Bankauswahl­ spaltenadressensignale BCA0 und BCA0B aktiviert werden (, wobei das Signal BCA0 auf einen logisch "hoch"-Pegel geht und das Signal BCA0B auf einen logisch "niedrig"-Pegel geht), wird der "hoch"-Pegel des Spaltenauswahlsignals, das der globalen Spal­ tenauswahlleitung GCSL0 zugeführt wird, auf die lokale Spalten­ auswahlleitung LCSL01 mittels des durch den "hoch"-Pegel des Bankauswahlspaltenadressensignals BCA0 eingeschalteten NMOS- Transistors 13 übertragen. Dazu ist der NMOS-Transistor 15, der mit dem Massepotential verbunden ist, durch den "niedrig"-Pegel des Bankauswahlspaltenadressensignals BCA0B ausgeschaltet. Da der "hoch"-Pegel des Spaltenauswahlsignals den Gate-Anschlüssen der Spaltenauswahltransistoren CST1 und CST2 zugeführt wird, ist das Bitleitungspaar BL und BLB mit den Untereingangs-/-ausgangs­ leitungspaaren SIO0 und SIO0B über den Einschaltzustand der Spaltenauswahltransistoren CST1 und CST2 verbunden. Das aus dem Speicherzellenfeld MCA01 der Bank B0 ausgelesene Datum wird an das Äußere des Chips über die Untereingangs-/-ausgangsleitung SIO0 und die globale Eingangs-/Ausgangsleitung ausgegeben.

Im Gegensatz zu Fig. 1 werden die Bankauswahlspaltenadressen­ signale in Korrespondenz zur globalen, in einem Spaltenzugriffs­ zyklus aktivierten Auswahlleitung aktiviert, was verhindert, daß ein oder mehrere Bitleitungen und Untereingangs-/-ausgangslei­ tungen miteinander verbunden werden, so daß unnötiger Gleich­ stromverbrauch und Vorladeoperation unterdrückt werden kann. Obgleich die Wortleitungen und Leseverstärker in dem Speicher­ zellenfeld MCA01 der Bank B0 und die des Speicherzellenfelds MCA11 der Bank B1 gleichzeitig aktiviert werden, wird z. B., da nur das Bankauswahlspaltenadressensignal BCA0 auf logisch "hoch"-Pegel geht (aber das Bankauswahlspaltenadressensignal BCA0B auf logisch "niedrig"-Pegel geht) und die übrigen Bankaus­ wahlspaltenadressensignale BCA1 bis BCAn auf logisch "niedrig"- Pegel gehen, keine der lokalen Spaltenauswahlleitungen LCSL11 bis LCSLn1 außer der lokalen Spaltenauswahlleitung LCSL01 mit der globalen Spaltenauswahlleitung GCSL0 verbunden. Folglich ist der Rest der Untereingangs-/-ausgangsleitungspaare SIO1 und SIO1B bis SIOn und SIOnB mit Ausnahme des Untereingangs-/-aus­ gangsleitungspaares SIO0 und SIO0B nicht mit dem korrespondie­ renden Bitleitungspaar verbunden. In dem Spaltenauswahlschalter 10 innerhalb der entsprechend dem Zustand der Bankauswahlspal­ tensadressensignale nichtausgewählten Bänke ist das Potential der korrespondierenden lokalen Spaltenauswahlleitungen gleich Massepotential, da der mit Massepotential verbundene NMOS-Tran­ sistor 15 eingeschaltet und der mit der globalen Spaltenauswahl­ leitung verbundene NMOS-Transistor 13 ausgeschaltet ist.

Wie oben dargelegt wurde, gibt es keinen Bedarf für die Vor­ ladeoperation zur Vorbereitung auf den nächsten Spaltenzugriffs­ zyklus, da keine Falschdaten auf die Untereingangs-/-ausgangs­ leitungen übertragen werden, die nicht dem in Korrespondenz mit der globalen Spaltenauswahlleitung aktivierten Bankauswahl­ spaltenadressensignal zugeordnet sind. Darüber hinaus wird der von dem Vorladeschaltkreis PRT zu den Leseverstärkern der Bit­ leitungen fließende Gleichstrom nicht erzeugt, da die mit den Bitleitungen unnötigerweise verbundenen Untereingangs-/-aus­ gangsleitungen nicht existieren. Da ein Spaltendekoder die Spaltenzugriffsoperation für alle Bänke steuert, kann zusätzlich eine Halbleiterspeichervorrichtung mit einer effektiven Multi- Bank-Struktur verwirklicht werden, während die Chipgröße verrin­ gert ist.

Der Spaltenauswahlschalterschaltkreis ist nicht abgegrenzt, wie in Fig. 2 gezeigt, und kann auch als irgendein anderer Typ unter Benutzung wohlbekannter Schaltkreisentwurfstechnologie konstruiert werden. Während die vorliegende Erfindung unter Bezug auf einige wenige Ausführungsformen beschrieben wurde, dient die Beschreibung lediglich der Veranschaulichung der Erfindung, und darf nicht als Begrenzung der Erfindung angesehen werden. Viele Modifikationen können gemacht werden, um eine bestimmte Situation an das Wesen der vorliegenden Erfindung anzupassen, ohne von seinem Umfang abzuweichen. Deshalb ist beabsichtigt, daß die vorliegende Erfindung nicht durch bestimmte Ausführungsformen, die als bester Mode zur Ausführung der Erfindung betrachtet werden, begrenzt wird, sondern daß die vorliegende Erfindung alle Ausführungsformen einschließt, die in den Umfang der angehängten Ansprüche fallen.

Claims (4)

1. Halbleiterspeichervorrichtung mit einer Vielzahl von Bitlei­ tungspaaren und Eingangs-/Ausgangsleitungspaaren, die mit einer Vielzahl von Spaltenauswahltransistorpaaren verbunden sind, und mit einem Speicherfeld, in dem eine Vielzahl von Bänken vorgese­ hen sind, wobei die Vorrichtung einschließt:
einen Spaltendekoder;
eine Vielzahl von globalen Spaltenauswahlleitungen, die sich gemeinsam von dem Spaltendekoder durch die Bänke erstrecken;
eine Vielzahl von lokalen Spaltenauswahlleitungen, die mit den Gate-Anschlüssen der Spaltenauswahltransistorpaare verbunden sind; und
eine Vielzahl von Verbindungseinheiten zum Verbinden der glo­ balen Spaltenauswahlleitungen mit den lokalen Spaltenauswahllei­ tungen als Reaktion auf ein Signal, das jede der Bänke auswählt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Verbindungseinheiten einschließen: einen ersten NMOS-Transistor, dessen Kanal zwischen der globalen Spaltenauswahlleitung und der lokalen Spaltenauswahlleitung geschaltet ist und dessen Gate- Anschluß mit dem Signal verbunden ist, und einen zweiten NMOS- Transistor, dessen Kanal zwischen der lokalen Spaltenauswahllei­ tung und einem Massepotential geschaltet ist, und dessen Gate- Anschluß mit einem zu dem Signal inversen Signal verbunden ist.

3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das Signal ein Spaltenauswahlsignal ist.

4. Halbleiterspeichervorrichtung nach Anspruch 2, wobei das Signal ein Spaltenauswahlsignal ist.