DE69526431T2 - Eine synchrone nand-dram-speicherarchitektur - Google Patents
Eine synchrone nand-dram-speicherarchitekturInfo
- Publication number
- DE69526431T2 DE69526431T2 DE69526431T DE69526431T DE69526431T2 DE 69526431 T2 DE69526431 T2 DE 69526431T2 DE 69526431 T DE69526431 T DE 69526431T DE 69526431 T DE69526431 T DE 69526431T DE 69526431 T2 DE69526431 T2 DE 69526431T2
- Authority
- DE
- Germany
- Prior art keywords
- data
- memory device
- clock signal
- memory
- word lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 title claims abstract description 44
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 9
- 230000004044 response Effects 0.000 claims description 9
- 239000000872 buffer Substances 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims description 5
- 230000004913 activation Effects 0.000 claims 6
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 230000003068 static effect Effects 0.000 claims 1
- 230000009977 dual effect Effects 0.000 abstract description 5
- 230000001934 delay Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000002860 competitive effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
- G11C11/4045—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell using a plurality of serially connected access transistors, each having a storage capacitor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Description
- Die vorliegende Erfindung betrifft Speichervorrichtungsarchitekturen für integrierte Schaltungen, die so gestaltet sind, daß sie eine hochdichte Datenspeicherung mit Hochgeschwindigkeitslesen und Hochgeschwindigkeits-Schreibdatenzugriff schaffen. Solche Speicher sind aus der EP-487288 A2 bekannt, gegen welche die Patentansprüche abgegrenzt sind.
- Die Nachfrage nach schnelleren, dichter integrierten Schaltungen mit Direktzugriffsspeicher ist immer gegeben. Bei der Erfüllung dieser Nachfrage sind zahlreiche Alternativen zu der Standard-DRAM-Architektur, die beispielsweise aus der DE-43 25 677A1 oder DE-42 32 025A1 bekannt ist, vorgeschlagen worden. Unglücklicherweise hat sich oft herausgestellt, daß die Anforderungen bezüglich höherer Dichte und höherer Geschwindigkeit einander ausschließen. Ein Schaltkreis zum Beschleunigen des Datenstroms hat die Tendenz der Speichervorrichtung eine Fläche hinzuzufügen, die wiederum Kosten vermehrt. Die höheren Kosten der Hochleistungsvorrichtungen haben ihre weitverbreitete Verwendung verhindert und daher werden nur begrenzte Mengen hergestellt. Diese begrenzte Herstellung verhindert weiterhin die Verminderung der Kosten, die typischerweise durch die Herstellungsverbesserungen und Effizienzen, die einem Produkt mit hohen Stückzahlen zugeordnet sind, verwirklicht werden. Ultradichte Vorrichtungsarchitekturen erfordern häufig komplexe Sequenzen von Zeitschaltsignalen für den Zugriff auf Daten in dem Array. Diese komplexen Sequenzen addieren der Zugriffszeit eine zusätzliche Zeit, wodurch eine relativ langsame Vorrichtung erzeugt wird. Die Geschwindigkeitsnachteile, welche diesen Architekturen zugeordnet sind, haben wahrscheinlich deren weitverbreitete Akzeptanz verhindert. Eine Nachfrage nach einer Speichervorrichtung mit hoher Geschwindigkeit und hoher Dichte, die mit dem Standard-DRAM bezüglich Herstellungskosten und Einfachheit der Verwendung wettbewerbsfähig ist, bleibt bestehen.
- Die Erfindung wie sie durch die anhängenden Patentansprüche definiert ist, schafft eine Lösung dieser Probleme.
- Eine dynamische Speicherzelle vom synchronen NAND-Typ wird verwendet, um sowohl die hohe Dichte als auch den Hochleistungszugriff zu schaffen. Um einen kontinuierlichen, sequenziellen Zugriff zu dem Array durch Maskieren des Zeilenzugriffs und der Vorladungszeiten zu schaffen, wird eine duale Bank-Architektur verwendet. Die Verwendung eines Takteingangs-Signals vereinfacht das Design des Wortleitungs-Generationsschaltkreises zum Lesen und Wiederherstellen der Daten in dem Array signifikant. Durch Halten von Daten von dem Array in temporären Hochleistungs-Direktzugriffsregistern können die Daten schnell aus dem Teil, entweder in einem Direktseitenmodus-Zugriff oder sequentiell durch die Verwendung eines integrierten Spaltenadressenzählers, ausgelesen werden. Ein mit dem Taktsignal synchroner Dateneingang/Ausgang vereinfacht die Schnittstelle zwischen dem Speicher und dem externen Schaltkreis und erlaubt eine Hochleistungsdatenpipeline zwischen den Direktzugriffsregistern und den Eingangs-/Ausgangs-Puffern. Ein programmierbarer Burst-Längenzähler kann enthalten sein, um eine vorbestimmte Anzahl von gegenseitig versetzten oder linearen Datenzugriffen zu ermöglichen.
- Die Merkmale der Erfindung sowie die Aufgaben und Vorteile werden am besten unter Bezugnahme auf die detaillierte Beschreibung bestimmter Ausführungsformen und die begleitenden Figuren erzielt, in welchen zeigt:
- Fig. 1 ein schematisches elektrisches Schaltbild einer Speichervorrichtung gemäß einer Ausführungsform der Erfindung;
- Fig. 2 ein schematisches elektrisches Schaltbild einer Speichervorrichtung gemäß einer weiteren Ausführungsform der Erfindung;
- Fig. 3 ein Zeitschaltbild einer Leseoperation einer Speichervorrichtung, die gemäß der Ausführungsform der Erfindung, wie in der Fig. 1 gezeigt, gestaltet ist;
- Fig. 4 ein Zeitschaltbild einer Einschreiboperation einer Speichervorrichtung, die gemäß der in der Fig. 1 gezeigten Ausführungsform der Erfindung gestaltet ist;
- Fig. 5 ein Zeitschaltbild einer Leseoperation einer Speichervorrichtung, die gemäß der in der Fig. 2 gezeigten Ausführungsform der Erfindung gestaltet ist; und
- Fig. 6 ein schematisches Schaltbild einer Speichervorrichtung, die gemäß einer weiteren Ausführungsform der Erfindung gestaltet ist.
- Bezugnehmend auf Fig. 1 hat eine synchrone dynamische NAND-Speichervorrichtung mit 100 Megahertz und 16 Megabit einen Taktsignal-Eingangsknoten 10 zum Empfangen eines Taktsignals, das dazu verwendet wird, Adressensignale am Knoten 20, Datensignale am Knoten 30 und Steuerungssignale am Knoten 40 in den Eingangshaltekreisen 50, 60, 70 und 80 zu halten. Der Zeilenadresshaltekreis 50 erzeugt am Knoten 90 eine Zeilenadresse. Das Taktsignal wird mit der Zeilenadresse und den gehaltenen Steuersignalen am Knoten 100 als Eingang am WortLeitungsgenerator 110 verwendet. Wenn an dem Steuerungsknoten 40 ein Befehl empfangen wird, auf eine Zeile in dem Speicher zuzugreifen, wird der Wortleitungsgenerator eine Reihe von Wortleitungen 120, 122, 124 und 126 aktivieren, die ihrerseits sequentiell Zugriffsvorrichtungen 130, 132, 134 und 136 betätigen, die sequentiell auf Daten, welche an den Speicherelementen 140, 142, 144 und 146 gespeichert sind, zugreifen. Zwischen benachbarten NAND-Strukturen sind für die Signalisolierung Blindzugriffsvorrichtungen 148 und 149 wahlweise plaziert. Am Ende der Reihen von NAND-Strukturen können die Blindvorrichtungen an eine Referenz- oder Versorgungsspannung angeschlossen sein, wo sie normalerweise an die nächste NAND-Struktur angebunden sein würden. Daten von den Speicherelementen werden an der Bitleitung 150 unter Verwendung der Bitleitung 152 als eine Referenz, detektiert. Leseverstärker 154 verstärken das Differenzsignal an den Bitleitungen 150 und 152. Daten, die aus den Speicherelementen ausgelesen worden sind und in den Leseverstärkern verstärkt worden sind, werden dann in den Registern 156 gehalten. Auf die Register 156 kann über den Spaltenadressdekoder/Zähler 160 zugegriffen werden, der eine anfängliche Spaltenadresse von dem Spaltenadressenschaltekreis 60 empfängt. Im Burstmodusbetrieb bewirkt das Taktsignal ein Vorrücken des Spaltenadresszählers 160 bei jedem Taktimpuls oder einem Vielfachen desselben. Die Spaltenadresse kann in einem linearen oder einem versetzten Muster vorgerückt werden. Jede Spaltenadresse wählt ein Wort der Daten aus den Registern 156. Daten aus den Registern 156 werden in dem Ausgangspuffer 70 für Datenlesezyklen gehalten.
- Am Ende eines Speicherzyklus, entweder einem einzelnen oder einem Burst-Zugriff wird ein Befehl geschickt, um die offene Zeile zu schließen. Eine offene Zeile ist eine, bei der die Wortleitungen aktiv sind und die Daten aus der Zeile für den Zugriff zur Verfügung stehen. Eine geschlossene Zeile ist eine, bei der die Wortleitungen deaktiviert sind, und das Datum in der Speicherzelle gespeichert ist. Um die Zeile zu schließen, werden die Daten aus den Registern 156 sequentiell zurück zur Bitleitung 150 geschickt und in den Speicherelementen gespeichert. Die Wortleitungen 120, 122, 124 und 126 werden in umgekehrter Reihenfolge deaktiviert, um die wiederhergestellten Daten in dem geeigneten Speicherelement einzufangen. Diese Figur zeigt nur zwei NAND- Speicherstrukturen 162 und 164 mit vier Bits, die jeweils die Funktion der Erfindung illustrieren. Die tatsächliche 16-Megabit-Vorrichtung besteht aus über vier Millionen NAND-Strukturen, die jeweils vier Datenbits speichern können. Mehrere NAND- Strukturen teilen sich eine gemeinsame Bitleitung in einer Dimension des Arrays und mehrere NAND-Strukturen teilen sich gemeinsame Wortleitungen in der anderen Dimension. Es könnte auch eine Speicherzelle vom NOR-Typ von vier Bits verwendet werden, die ein aktives niedriges Wortleitungs-Signal erfordert, welches eine p-Kanal- Zugriffsvorrichtung aktiviert. Zusätzlich besteht keine Notwendigkeit, daß pro NAND- oder NOR-Speicherzelle vier Bits vorhanden sind. Andere Zellkapazitäten größer als ein Einzelbit könnten dort verwendet werden, wo die Anzahl der sequentiellen Wortleitungen, die in Antwort auf einen Zugriffs-Befehl erzeugt worden sind, gleich der Anzahl der Bits in einer NAND- oder NOR-Speicherzellenstruktur ist.
- Fig. 2 zeigt eine alternative Ausführungsform der Erfindung, die zwei Banken von NAND-strukturierten dynamischen Speichervorrichtungen 170 und 172 hat. Zusätzlich zu den zwei Banken gibt es zwei Sätze Register 156 und 158, jeweils einen für jede Bank des Speichers. Elemente gleicher Funktion zwischen den Fig. 1 und 2 haben entsprechende Element-Bezugsziffern. Einzelheiten der Speicherbanken sind nicht gezeigt. Die Speichervorrichtung gemäß Fig. 2 arbeitet auf eine ähnliche Art und Weise mit gewissen Vorteilen wie die Vorrichtung gemäß Fig. 1. Die Zwei-Bankenvorrichtung gemäß Fig. 2 schafft einen kontinuierlichen Datenzugriff, in dem eine Zeile in einer Bank geöffnet oder geschlossen sein kann, während auf Daten in der anderen Bank zugegriffen wird. Beispielsweise kann ein Burst-Lesezyklus in der Bank 1 initiert werden. Während Daten aus der Bank 1 ausgestoßen werden, wird ein Befehl zum Öffnen einer Zeile der Bank 2 nicht mit dem Burst-Lesen aus der Bank 1 kollidieren. Ein Befehl zum Durchführen eines Burst-Lesens aus der Bank 2 wird das Burst-Lesen aus der Bank 1 beenden und Daten aus der Bank 2 beschaffen. Während Daten aus der Bank 2 ausgestoßen werden, kann Bank 1 instruiert werden, die offene Zeile zu schließen und eine andere Zeile zu öffnen, ohne daß der Datenstrom von der Bank 2 unterbrochen wird. Ein Burst-Lesen kann dann aus der Bank 1 durchgeführt werden, das das Lesen der Bank 2 beenden wird. Das Versetzen der Banken auf diese Art und Weise schafft einen ununterbrochenen Hochgeschwindigkeitsdatenzugriff der Speichervorrichtung.
- Fig. 3 ist ein Zeitschaltbild, das den synchronen Betrieb der Speichervorrichtung gemäß Fig. 1 in einem Lesezyklus mit der Burstlänge 4 zeigt. Jeder Taktimpuls ist zur Bezugnahme numeriert. Zwischen den Taktimpulsen beträgt für dieses Beispiel einer 100-Megahertz-Vorrichtung 10 Nanosekunden. Zum Zeitpunkt T = 1 wird ein Befehl zum Öffnen einer Zeile des Speichers in den Steuerungshaltekreisen gehalten, und die Zeilenadresse wird in den Zeilenadress-Haltekreisen gehalten. Zum Zeitpunkt t = 2 wird die erste Wortleitung aktiviert. Die zweiten bis vierten Wortleitungen werden bei den darauffolgenden Taktimpulsen aktiviert. Eine Taktperiode nachdem jede Wortleitung aktiviert worden ist, werden die Daten zugehörig zu dieser Wortleitung von einer Bitleitung in einem Register gehalten. Fünf Taktzyklen nach dem Empfangen des Öffnungsbefehls sind alle Wortleitungsdaten in den Registern erhältlich. Vier oder mehr Taktzyklen nach dem Empfangen des Öffnungsbefehls ist die Vorrichtung bereit, einen Lesebefehl und die Spaltenadresse zu empfangen. Das erste Datenwort entsprechend der Spaltenadresse, welche mit dem Lesebefehl empfangen worden ist, fließt nach dem Taktzyklus, der auf den Lesebefehl folgt, durch den Ausgangspuffer, in diesem Fall zum Zeitpunkt t = 6. Beim nächsten Taktimpuls, t = 7, ist das erste Lesedatenwort an den Vorrichtungsausgangspins gültig, und das nächste Lesedatenwort wird in dem Ausgangspuffer gehalten. Darauffolgende Datenworte sind bei den darauffolgenden Taktimpulsen erhältlich. Zum Zeitpunkt t = 9 wird der Befehl empfangen, die offene Zeile zu schließen. Zum Zeitpunkt t = 10 ist die vierte Wortleitung geschlossen, fängt Daten auf einer Bitleitung von ihrem zugehörigen Register in einer Speicherzelle ein. Ebenfalls zum Zeitpunkt t = 10 ist das letzte gültige Lesedatenwort an den Vorrichtungsausgangspins erhältlich, und die Ausgänge werden vor dem Zeitpunkt t = 11 abgeschaltet. Zum Zeitpunkt t = 11 wird die dritte Wortleitung geschlossen, fängt Daten an der Bitleitung von dem dritten Datenregister in die dritte Speicherzelle der Vier-Zellen-NAND-Struktur ein. Zu den Zeitpunkten t = 12 und 13 werden die Wortleitungen 2 und 1 geschlossen, fangen Daten von der Bitleitung ein, die sequentiell die Daten von den Registern 2 und 1 trägt. Zum Zeitpunkt t = 13 sind alle Daten von den Registern in den Speicherzellen wiederhergestellt und die Zeile ist geschlossen.
- Fig. 4 ist ein Zeitschaltbild des synchronen Betriebs der Speichervorrichtung gemäß Fig. 1 in einem Einschreibzyklus der Burst-Länge 4. Jeder Taktimpuls ist für die Bezugnahme numeriert. Die Zeit zwischen den Taktimpulsen beträgt bei diesem Beispiel, einer 100-Megahertz-Vorrichtung, 10 Nanosekunden. Zum Zeitpunkt t = 1 wird ein Befehl zum Öffnen einer Zeile des Speichers in den Steuerungshaltekreisen gehalten, und die Zeilenadresse wird in den Zeilenadressen-Haltekreisen gehalten. Zum Zeitpunkt t = 2, wird die erste Wortleitung aktiviert. Die zweiten bis vierten Wortleitungen werden bei den darauffolgenden Taktimpulsen aktiviert. Eine Taktperiode nachdem jede Wortleitung aktiviert worden ist, wird das dieser Wortleitung zugeordnete Datum von einer Bitleitung in einem Register gehalten. Fünf Taktzyklen nach dem Empfangen des Öffnungsbefehls sind alle Wortleitungsdaten in den Registern erhältlich. Vier oder mehr Zyklen nach dem Empfangen des Öffnungsbefehls ist die Vorrichtung bereit, einen Einschreibbefehl und die Spaltenadresse zu empfangen. Das erste Datenwort entsprechend der Spaltenadresse, die mit dem Einschreibbefehl erhalten worden ist, wird in dem Datenpuffer zum Takt des Einschreibbefehls gehalten, in diesem Fall zum Zeitpunkt t = 5. Bei dem nächsten Taktimpuls, t = 6, wird das erste Einschreibdatenwort in dem geeigneten Register entsprechend der Spaltenadresse gehalten. Ebenfalls zum Zeitpunkt t = 6 wird das letzte der Datenwörter von dem Speicher in den Registern gehalten. Für den Fall, daß das erste Einschreibdatum das gleiche Register wie das letzte Datum des Arrays zum Ziel hat, hat das Einschreibdatum Priorität, und das Array-Datum wird daran gehindert, im Register gehalten zu werden. Andernfalls wird das erste Einschreibdatum Daten in einem der anderen Register überschrieben. Aufeinanderfolgende Datenwörter werden in den Registern bei aufeinanderfolgenden Taktimpulsen gehalten. Zum Zeitpunkt t = 9 wird ein Befehl zum Schließen der offenen Zeile empfangen. Ebenfalls zum Zeitpunkt t = 9 wird das letzte Einschreibdatum in den Registern gehalten. Zu den Zeitpunkten t = 10 bis t = 13 werden die Wortleitungen in umgekehrter Reihenfolge geschlossen, um die Daten aus den Registern in der NAND-Struktur einzufangen, wie dies der Fall bei dem Burst-Lesen gemäß Fig. 3 war. Zum Zeitpunkt t = 13 sind alle Daten aus den Registern in den Speicherzellen wiederhergestellt, und die Zeile wird geschlossen.
- Fig. 5 ist ein Zeitschaltbild, das ein kontinuierliches Dual-Bank-Burstlesen aus der Speichervorrichtung gemäß Fig. 2 zeigt. Zum Zeitpunkt t = 1 sind die Wortleitungen WL11 bis WL14 hoch, und eine Zeile der Bank 1 ist offen. Ebenfalls zum Zeitpunkt t = 1 schreitet ein Burst-Lesen der Bank 1 fort, wobei Datenwörter bei den darauffolgenden Taktzyklen ausgegeben werden. Zum Zeitpunkt t = 2 wird ein Befehl zum Öffnen einer Zeile der Bank 2 empfangen. Vom Zeitpunkt t = 2 bis zum Zeitpunkt t = 7 wird auf Daten von der Bank 2 zugegriffen und diese in den Registern gehalten. Zum Zeitpunkt t = 6 wird der Befehl empfangen, aus der Bank 2 ein Burst-Lesen durchzuführen. Dieser Lesebefehl für die Bank 2 beendet das Lesen der Bank 1 mit einer Latenz von einem Takt. Zum Zeitpunkt t = 7 ist das letzte gültige Lesedatenwort von der Bank 1 an den Vorrichtungsausgangspins erhältlich. Zum Zeitpunkt t = 8 ist das erste Lesedatum von der Bank 2 erhältlich. Ebenfalls zum Zeitpunkt t = 8, wird ein Befehl empfangen, die Bank 1 zu schließen. Vom Zeitpunkt t = 8 bis zum Zeitpunkt t = 12 sind die Daten für die Bank 1 von den Registern in den Speicherzellen wiederhergestellt, während Daten von der Bank 2 gelesen werden. Zum Zeitpunkt t = 14 wird der Befehl empfangen, eine andere Zeile der Bank 1 zu öffnen. Auf diese Art und Weise kann ein kontinuierlicher Strom von Daten vom Speicher mit einer hohen Datengeschwindigkeit entsprechend der Taktfrequenz realisiert werden.
- Kontinuierliche Dual-Bank-Einschreibzyklen werden, wie in den Zeitschaltbild gemäß Fig. 4 detailliert angegeben, ausgeführt, wobei das Bankschalten wie in der Fig. 5 im einzelnen angegeben, erfolgt.
- Fig. 6 zeigt eine weitere Ausführungsform der Erfindung. In der Fig. 6 teilen sich ein zweidimensionales Array 200 der NAND-Speicherzellen 202 eine gemeinsame Bitleitung 204 entlang der einen Dimension des Arrays und Bitspeicherorte 206 der vielen NAND-Zellen teilen sich eine gemeinsame Wortleitung 208 entlang der anderen Dimension des Arrays. Jede Bitleitung trägt Daten in zwei Richtungen zwischen dem Speicherarray und einem Zwei-Port-Datenregister 210. Der Datentransfer zwischen dem Speicherarray und dem Zwei-Port-Datenregister wird auf eine serielle Art und Weise durchgeführt. Ein wahlweises Pipeline-Register 212 ist zwischen dem Zwei-Port-Datenregister und einem Datenhaltekreis 214 für eine optimale Datentransfergeschwindigkeit zwischen dem Zwei-Port-Datenregister und dem Datenhaltekreis plaziert. Der Datentransfer zwischen dem Datenhaltekreis und dem Zwei-Port-Datenregister wird in einer Direktzugriffsweise durchgeführt, wobei die Adressen des Zwei-Wort-Datenregisters durch einen Spaltenadressenzähler 216 zugeführt werden.
- Im Betrieb empfängt ein Wortleitungsgenerator 218 am Knoten 220 ein Taktsignal, am Knoten 222 eine Zeilenadresse und am Knoten 224 Steuersignale, und aktiviert eine Reihe von Wortleitungen 226 entsprechend der Anzahl der Wortleitungen in einer Speicherzellenstruktur an einem Ort, der durch die Zeilenadresse bestimmt ist. Da jede Wortleitung aktiviert ist, wird ein Datenbit von jeder der entsprechenden Speicherzellen in dem Zwei-Port-Datenregister gespeichert. Das Datum von jeder Speicherzelle wird seriell in das Zwei-Port-Datenregister, jeweils ein Bit von jeder Zeile bei jedem aufeinanderfolgenden Taktimpuls, bei dem eine Wortleitung aktiviert ist, transferiert.
- Für Lesezyklen wird auf die Daten von dem Zwei-Port-Datenregister gemäß einer Adresse vom Spaltenadressenzähler direkt zugegriffen. Daten von dem Zwei-Port-Datenregister werden in einem Pipeline-Register und dann in den Datenhaltekreis getaktet. In einer Burst-Leseoperation werden Daten von sequentiellen Spaltenadressen durch den Datenhaltekreis während aufeinanderfolgender Taktintervalle nach einer Latenz entsprechend der Anzahl der Stufen in der Pipeline, das Zwei-Port-Datenregister und den Ausgangshaltekreis ausgegeben. Das Pipeline-Register kann mehrere Stufen enthalten, einige oder alle können alternierend zwischen dem Speicherarray und dem Zwei-Port- Datenregister plaziert sein.
- Für Einschreibzyklen werden Daten in dem Datenhaltekreis gehalten und dann durch die Pipeline in das Zwei-Port-Datenregister oder direkt von dem Datenhaltekreis in das Zwei-Port-Datenregister transferiert, wenn zwischen dem Datenhaltekreis und dem Zwei-Port-Datenregister keine Pipeline-Stufen sind. Mehrere Datenwörter können bei aufeinanderfolgenden Taktintervallen in das Zwei-Port-Datenregister eingeschrieben werden.
- Bei Empfangen eines Befehls zum Schließen der Zeile in dem Speicherarray wird der Wortleitungsgenerator jede der Wortleitungen in umgekehrter Reihenfolge schließen, nachdem die geeigneten Daten aus dem Zwei-Port-Datenregister in die Speicherzellen übertragen worden sind. Eine Verzögerung zwischen dem Empfangen des Schließbefehls und der Deaktivierung der ersten Zeilenleitung kann für den Fall erforderlich sein, wo zwischen dem Zwei-Port-Datenregister und dem Speicherarray ein Pipeline-Register vorhanden ist.
- In der Beschreibung dieser Ausführungsform der Erfindung ist auf einen einzelnen Datenhaltekreis Bezug genommen worden. Der Datenhaltekreis kann jedoch separate Eingangs- und Ausgangshaltekreise oder einen Zwei-Richtungs-Haltekreis aufweisen. Diese besondere Ausführungsform der Erfindung ist ebenfalls mit der Dual-Bank-Speichervorrichtung, die anhand der Fig. 2 beschrieben worden ist, kompatibel. Für eine Mehrfachbank-Speichervorrichtung sind mehrere Zwei-Port-Datenregister erforderlich, aber sie können sich gemeinsame Pipeline-Register zwischen den Zwei-Port-Datenregistern und dem Datenhaltekreis teilen.
- Obwohl die vorliegende Erfindung unter Bezugnahme auf die besonderen Ausführungsformen beschrieben worden ist, sind andere Versionen möglich und für den Fachmann vorstellbar. Beispielsweise sind die Speicherzellen gemäß der vorliegenden Erfindung nicht auf Vier-Bit-NAND-Strukturen begrenzt. Irgendeine NAND-Speicherzellenstruktur mit einer Kapazität größer als einem einzigen Bit, die Mehrfachwortleitungen für den Datenzugriff erfordert, ist verwendbar. Zusätzlich können anstatt des Aktivierens sequentieller Wortleitungen bei aufeinanderfolgenden Taktzyklen Mehrfachtaktzyklen für die Aktivierung einer Wortleitung erforderlich sein. Andere signifikante Abweichungen von den Zeitschaltbildern und den schematischen Vorrichtungsdarstellungen sind möglich. Die Erfindung ist daher nicht auf die spezifischen Merkmale und Elemente, die in dieser Beschreibung gezeigt worden sind, begrenzt. Es besteht die Intention, daß der Schutzumfang der Erfindung durch die anhängenden Patentansprüche definiert ist.
Claims (11)
1. Speichervorrichtung mit integrierter Schaltung, welche aufweist:
a) einen Taktknoten (10) zum Empfangen eines Taktsignals;
b) eine Vielzahl von Zwischenspeichern (50-80), die mit dem Taktknoten
verbunden sind, um Adressensignale, Datensignale und Steuerungssignale synchron mit dem
Taktsignal in der Speichervorrichtung zwischenzuspeichern;
c) einen Daten-Zwischenspeicher (70), der mit dem Taktknoten und mit einem
Ausgangsknoten der Speichervorrichtung verbunden ist, um ein Ausgangssignal als
Reaktion auf die Steuerungssignale und synchron mit dem Taktsignal an den Ausgangsknoten
anzubinden;
d) eine Vielzahl von Wortleitungen (120-126);
e) eine Wortleitung-Aktivierungsschaltung (110), die mit der Vielzahl der
Wortleitungen verbunden ist, wobei die Wortleitung-Aktivierungsschaltung einen Mechanismus
aufweist zum Aktivieren und Deaktivieren einer Abfolge der Vielzahl von Wortleitungen
als Reaktion auf die Adressensignale und die Steuerungssignale (40), wobei die Abfolge
der Vielzahl der Wortleitungen synchron mit dem Taktsignal aktiviert und deaktiviert wird;
f) ein erstes Feld aus Zellen mit NAND-Struktur (140-160), die mit der Vielzahl der
Wortleitungen und mit einer Bitleitung verbunden sind;
g) einen Leseverstärker (154), der mit der Bitleitung verbunden ist; und dadurch
gekennzeichnet, daß sie außerdem aufweist:
h) eine erste Vielzahl von Speicherregistern mit wahlfreiem Zugriff (156), die mit
dem Leseverstärker und mit dem Daten-Zwischenspeicher (70) verbunden sind.
2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vielzahl der
Speicherregister mit wahlfreiem Zugriff statische Speicherzellen mit wahlfreiem Zugriff
aufweist.
3. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Feld aus
Speicherzellen mit NAND-Struktur eine Vielzahl von Zeilen und Spalten aus
Speicherzellen mit NAND-Struktur aufweist, wobei die erste Vielzahl von Speicherregistern mit
wahlfreiem Zugriff ein Register für jedes Datenbit in einer Zeile der Vielzahl von Zeilen
aufweist.
4. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie eine
Spaltenadressen-Decodierschaltung aufweist, die auf ein Taktsignal, die Steuerungssignale und die
Adressensignale reagiert, um einen Ort innerhalb der Speicherregister mit wahlfreiem
Zugriff auszuwählen, der einer durch die Adressensignale bestimmten Adresse entspricht, um
Daten an diesem Ort zu lesen und zu schreiben.
5. Speichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die
Spaltenadressen-Decodierschaltung außerdem aufweist:
a) eine Schaltung zum Aufnehmen des Ortes aus den Adressensignalen; und
b) eine Schaltung zum Vorwärtsbewegen des Ortes als Reaktion auf das Taktsignal,
wodurch ein weiterer Ort innerhalb der Speicherregister mit wahlfreiem Zugriff ausgewählt
wird, um Daten zu lesen und zu schreiben.
6. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die
Steuerungssignale und das Taktsignal einen Zugriffszyklus mit einem Anfang und einem Ende
bestimmen, wobei die Wortleitung-Aktivierungsschaltung weiterhin aufweist:
ein Mittel zum Aktivieren der Sequenz aus Wortleitungen in der Reihenfolge von
der am wenigsten signifikanten zu der signifikantesten als Reaktion auf den Anfang des
Zugriffszyklus, und zum Deaktivieren der Sequenz aus Wortleitungen in der Reihenfolge
von der signifikantesten zu der am wenigsten signifikanten als Reaktion auf das Ende des
Zugriffszyklus.
7. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie außerdem
aufweist:
i) eine zweite Vielzahl von Wortleitungen;
j) ein zweites Feld aus Zellen mit NAND-Struktur, die mit der zweiten Vielzahl von
Wortleitungen und mit einer zweiten Bitleitung verbunden sind;
k) eine zweite Wortleitung-Aktivierungsschaltung, die mit der zweiten Vielzahl der
Wortleitungen verbunden ist, wobei die zweite Wortleitung-Aktivierungsschaltung einen
Mechanismus aufweist zum Aktivieren und Deaktivieren einer Abfolge der zweiten
Vielzahl von Wortleitungen als Reaktion auf die Adressensignale und die Steuerungssignale,
wobei die Abfolge der Vielzahl der Wortleitungen synchron mit dem Taktsignal aktiviert
und deaktiviert wird; und
l) eine zweite Vielzahl von Speicherregistern mit wahlfreiem Zugriff, die mit dem
Leseverstärker und mit dem Daten-Zwischenspeicher verbunden sind.
8. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß auf erste Daten des
ersten Feldes aus Speicherzellen von der ersten Vielzahl der Speicherregister mit
wahlfreiem Zugriff zugegriffen wird, während zweite Daten in dem zweiten Feld aus
Speicherzellen von der zweiten Vielzahl der Speicherregister mit wahlfreiem Zugriff gespeichert
werden.
9. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß sie außerdem ein
Pipeline-Datenregister aufweist, das zwischen dem Zweitor-Datenregister und dem Daten-
Zwischenspeicher elektrisch zwischengeschaltet ist.
10. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß sie außerdem eine
Wortleitung-Aktivierungsschaltung aufweist zum synchronen Aktivieren einer Abfolge
von Wortleitungen als Reaktion auf das Taktsignal.
11. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß sie außerdem
aufweist:
einen Adressenzähler zum Inkrementieren einer Adresse innerhalb der
Speichervorrichtung synchron mit dem Taktsignal, um einen sequentiellen Zugriff auf die Daten synchron
mit dem Taktsignal als Reaktion auf die Adresse und einen Befehl für den
Datenzugriff zu erzeugen.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/348,552 US5513148A (en) | 1994-12-01 | 1994-12-01 | Synchronous NAND DRAM architecture |
PCT/US1995/015558 WO1996017355A1 (en) | 1994-12-01 | 1995-11-30 | A synchronous nand dram architecture |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69526431D1 DE69526431D1 (de) | 2002-05-23 |
DE69526431T2 true DE69526431T2 (de) | 2002-12-12 |
Family
ID=23368520
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69526431T Expired - Lifetime DE69526431T2 (de) | 1994-12-01 | 1995-11-30 | Eine synchrone nand-dram-speicherarchitektur |
DE69535672T Expired - Lifetime DE69535672T2 (de) | 1994-12-01 | 1995-11-30 | Synchrone NAND DRAM Architektur |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69535672T Expired - Lifetime DE69535672T2 (de) | 1994-12-01 | 1995-11-30 | Synchrone NAND DRAM Architektur |
Country Status (8)
Country | Link |
---|---|
US (2) | US5513148A (de) |
EP (2) | EP0744073B1 (de) |
JP (1) | JPH09507948A (de) |
KR (1) | KR100206063B1 (de) |
AT (1) | ATE216529T1 (de) |
AU (1) | AU4290296A (de) |
DE (2) | DE69526431T2 (de) |
WO (1) | WO1996017355A1 (de) |
Families Citing this family (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5526320A (en) * | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
US5668773A (en) * | 1994-12-23 | 1997-09-16 | Micron Technology, Inc. | Synchronous burst extended data out DRAM |
US6525971B2 (en) | 1995-06-30 | 2003-02-25 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
US5675549A (en) * | 1994-12-23 | 1997-10-07 | Micron Technology, Inc. | Burst EDO memory device address counter |
US5610864A (en) | 1994-12-23 | 1997-03-11 | Micron Technology, Inc. | Burst EDO memory device with maximized write cycle timing |
US6804760B2 (en) | 1994-12-23 | 2004-10-12 | Micron Technology, Inc. | Method for determining a type of memory present in a system |
US5682354A (en) * | 1995-11-06 | 1997-10-28 | Micron Technology, Inc. | CAS recognition in burst extended data out DRAM |
US5640364A (en) * | 1994-12-23 | 1997-06-17 | Micron Technology, Inc. | Self-enabling pulse trapping circuit |
US5630096A (en) * | 1995-05-10 | 1997-05-13 | Microunity Systems Engineering, Inc. | Controller for a synchronous DRAM that maximizes throughput by allowing memory requests and commands to be issued out of order |
US5729504A (en) * | 1995-12-14 | 1998-03-17 | Micron Technology, Inc. | Continuous burst edo memory device |
US7681005B1 (en) * | 1996-01-11 | 2010-03-16 | Micron Technology, Inc. | Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation |
US6243768B1 (en) | 1996-02-09 | 2001-06-05 | Intel Corporation | Method and apparatus for controlling data transfer between a synchronous DRAM-type memory and a system bus |
US5926828A (en) * | 1996-02-09 | 1999-07-20 | Intel Corporation | Method and apparatus for controlling data transfer between a synchronous DRAM-type memory and a system bus |
US6009038A (en) * | 1996-05-31 | 1999-12-28 | United Microelectronics Corporation | Addressing unit |
JPH09320269A (ja) * | 1996-05-31 | 1997-12-12 | Nippon Steel Corp | アドレス装置 |
JPH1011966A (ja) * | 1996-06-27 | 1998-01-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置および同期型メモリモジュール |
US6981126B1 (en) * | 1996-07-03 | 2005-12-27 | Micron Technology, Inc. | Continuous interleave burst access |
US6401186B1 (en) | 1996-07-03 | 2002-06-04 | Micron Technology, Inc. | Continuous burst memory which anticipates a next requested start address |
US5784705A (en) * | 1996-07-15 | 1998-07-21 | Mosys, Incorporated | Method and structure for performing pipeline burst accesses in a semiconductor memory |
US5909225A (en) * | 1997-05-30 | 1999-06-01 | Hewlett-Packard Co. | Frame buffer cache for graphics applications |
US5937204A (en) * | 1997-05-30 | 1999-08-10 | Helwett-Packard, Co. | Dual-pipeline architecture for enhancing the performance of graphics memory |
US6002412A (en) * | 1997-05-30 | 1999-12-14 | Hewlett-Packard Co. | Increased performance of graphics memory using page sorting fifos |
KR100295641B1 (ko) * | 1998-01-23 | 2001-08-07 | 김영환 | 글로벌워드라인드라이버 |
US6205482B1 (en) | 1998-02-19 | 2001-03-20 | Ameritech Corporation | System and method for executing a request from a client application |
US6199145B1 (en) * | 1998-02-27 | 2001-03-06 | Intel Corporation | Configurable page closing method and apparatus for multi-port host bridges |
KR100278658B1 (ko) * | 1998-08-27 | 2001-01-15 | 윤종용 | 아날로그 펌핑 구조를 가지는 내부 클락 발생회로 |
TW459229B (en) | 1999-02-24 | 2001-10-11 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
US6609174B1 (en) * | 1999-10-19 | 2003-08-19 | Motorola, Inc. | Embedded MRAMs including dual read ports |
US6292387B1 (en) | 2000-01-20 | 2001-09-18 | Micron Technology, Inc. | Selective device coupling |
US6392935B1 (en) | 2000-04-03 | 2002-05-21 | Maxtor Corporation | Maximum bandwidth/minimum latency SDRAM interface |
KR100401508B1 (ko) * | 2001-05-25 | 2003-10-17 | 주식회사 하이닉스반도체 | 램버스 디램의 뱅크 제어회로 |
US6779074B2 (en) * | 2001-07-13 | 2004-08-17 | Micron Technology, Inc. | Memory device having different burst order addressing for read and write operations |
US6590817B2 (en) | 2001-07-23 | 2003-07-08 | Micron Technology, Inc. | 6F2 DRAM array with apparatus for stress testing an isolation gate and method |
US7051264B2 (en) * | 2001-11-14 | 2006-05-23 | Monolithic System Technology, Inc. | Error correcting memory and method of operating same |
US7003644B2 (en) * | 2002-03-28 | 2006-02-21 | Seagate Technology Llc | Execution time dependent command schedule optimization |
US7457156B2 (en) * | 2004-09-02 | 2008-11-25 | Micron Technology, Inc. | NAND flash depletion cell structure |
US7392456B2 (en) * | 2004-11-23 | 2008-06-24 | Mosys, Inc. | Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory |
US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
US7539062B2 (en) | 2006-12-20 | 2009-05-26 | Micron Technology, Inc. | Interleaved memory program and verify method, device and system |
US8070965B2 (en) * | 2007-04-18 | 2011-12-06 | Tarves Robert J Jun | Dual walled dynamic phase separator |
CN102736860B (zh) * | 2011-04-08 | 2015-03-11 | 安凯(广州)微电子技术有限公司 | 同步nand的数据操作系统及方法 |
CN110097917B (zh) * | 2018-01-30 | 2021-03-30 | 长鑫存储技术有限公司 | 存储单元的电容测试装置、方法及半导体存储器 |
US10985162B2 (en) | 2018-12-14 | 2021-04-20 | John Bennett | System for accurate multiple level gain cells |
JP2023532955A (ja) * | 2020-07-09 | 2023-08-01 | マイクロチップ テクノロジー インコーポレイテッド | 時間同期されたハードウェアコントローラ並びに関連するオーディオシステム及び回路 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4602354A (en) * | 1983-01-10 | 1986-07-22 | Ncr Corporation | X-and-OR memory array |
DE3543911A1 (de) * | 1984-12-14 | 1986-06-26 | Mitsubishi Denki K.K., Tokio/Tokyo | Digitale verzoegerungseinheit |
KR940008295B1 (ko) * | 1989-08-28 | 1994-09-10 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체메모리 |
KR100214435B1 (ko) * | 1990-07-25 | 1999-08-02 | 사와무라 시코 | 동기식 버스트 엑세스 메모리 |
EP0473421B1 (de) * | 1990-08-30 | 1997-10-29 | Nec Corporation | Halbleiterspeicheranordnung |
JP2721931B2 (ja) * | 1990-09-28 | 1998-03-04 | 三菱電機株式会社 | 半導体メモリのためのシリアル選択回路 |
TW198135B (de) * | 1990-11-20 | 1993-01-11 | Oki Electric Ind Co Ltd | |
JP3100622B2 (ja) * | 1990-11-20 | 2000-10-16 | 沖電気工業株式会社 | 同期型ダイナミックram |
JP2564046B2 (ja) * | 1991-02-13 | 1996-12-18 | 株式会社東芝 | 半導体記憶装置 |
US5305263A (en) * | 1991-06-12 | 1994-04-19 | Micron Technology, Inc. | Simplified low power flash write operation |
US5276642A (en) * | 1991-07-15 | 1994-01-04 | Micron Technology, Inc. | Method for performing a split read/write operation in a dynamic random access memory |
US5307314A (en) * | 1991-07-15 | 1994-04-26 | Micron Technology, Inc. | Split read/write dynamic random access memory |
US5357462A (en) * | 1991-09-24 | 1994-10-18 | Kabushiki Kaisha Toshiba | Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller |
DE69225044T2 (de) * | 1991-11-18 | 1998-10-22 | Toshiba Kawasaki Kk | Dynamische Halbleiterspeicheranordnung |
JP3464803B2 (ja) * | 1991-11-27 | 2003-11-10 | 株式会社東芝 | 半導体メモリセル |
US5220215A (en) * | 1992-05-15 | 1993-06-15 | Micron Technology, Inc. | Field programmable logic array with two or planes |
JP3302726B2 (ja) * | 1992-07-31 | 2002-07-15 | 株式会社東芝 | 半導体記憶装置 |
US5313433A (en) * | 1992-09-11 | 1994-05-17 | Micron Technology, Inc. | Windowed flash write circuit |
-
1994
- 1994-12-01 US US08/348,552 patent/US5513148A/en not_active Expired - Lifetime
-
1995
- 1995-11-30 EP EP95941501A patent/EP0744073B1/de not_active Expired - Lifetime
- 1995-11-30 AT AT95941501T patent/ATE216529T1/de not_active IP Right Cessation
- 1995-11-30 WO PCT/US1995/015558 patent/WO1996017355A1/en active IP Right Grant
- 1995-11-30 DE DE69526431T patent/DE69526431T2/de not_active Expired - Lifetime
- 1995-11-30 DE DE69535672T patent/DE69535672T2/de not_active Expired - Lifetime
- 1995-11-30 AU AU42902/96A patent/AU4290296A/en not_active Abandoned
- 1995-11-30 KR KR1019960704093A patent/KR100206063B1/ko not_active IP Right Cessation
- 1995-11-30 JP JP8519052A patent/JPH09507948A/ja active Pending
- 1995-11-30 EP EP01123861A patent/EP1191538B1/de not_active Expired - Lifetime
-
1996
- 1996-03-11 US US08/615,527 patent/US5666323A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP1191538A1 (de) | 2002-03-27 |
EP0744073B1 (de) | 2002-04-17 |
DE69526431D1 (de) | 2002-05-23 |
US5513148A (en) | 1996-04-30 |
WO1996017355A1 (en) | 1996-06-06 |
ATE216529T1 (de) | 2002-05-15 |
AU4290296A (en) | 1996-06-19 |
KR100206063B1 (ko) | 1999-07-01 |
EP0744073A1 (de) | 1996-11-27 |
DE69535672D1 (de) | 2008-01-31 |
DE69535672T2 (de) | 2008-12-04 |
US5666323A (en) | 1997-09-09 |
JPH09507948A (ja) | 1997-08-12 |
EP1191538B1 (de) | 2007-12-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69526431T2 (de) | Eine synchrone nand-dram-speicherarchitektur | |
DE69104498T2 (de) | Synchrone auffrischung eines dynamischen ram-speichers. | |
DE3588042T2 (de) | Dynamischer Halbleiterspeicher mit einer statischen Datenspeicherzelle. | |
DE4222273C2 (de) | Zweikanalspeicher und Verfahren zur Datenübertragung in einem solchen | |
DE69428415T2 (de) | Datenbusstruktur für beschleunigten Spaltenzugriff in einem RAM | |
DE69229104T2 (de) | Stroboskopische Signale in Halbleiterspeicheranordnungen | |
DE69907250T2 (de) | Verfahren und anordnung zur verlängerung der verfügbaren auffrischungszeit eines 1-t sram-kompatibelspeichers | |
DE3686436T2 (de) | Speichersystem mit hoher leistung. | |
DE69830962T2 (de) | Integrierte Halbleiterschaltungsanordnung | |
DE69602946T2 (de) | Pipelineadressiertes speichersystem und verfahren zu dessen betrieb | |
DE3834759C2 (de) | ||
DE69422349T2 (de) | Dynamische Direktzugriffspeicher-Anordnung für schnellen sequentiellen Zugriff, mit Leseverstärkern, die unabhängig vom Zeilen-Adresspuffer sind und als Cache-Speicher dienen | |
DE69828234T2 (de) | Integrierte Halbleiterschaltungsvorrichtung | |
DE69725632T2 (de) | Halbleiterspeicheranordnung mit "Pipeline" Betrieb | |
DE4141892C2 (de) | Halbleiterspeichereinrichtung und Verfahren zum Speichern von Daten in einer Halbleiterspeichereinrichtung | |
DE69621280T2 (de) | Speichergerätschaltkreis und Verfahren zur gleichzeitigen Adressierung der Spalten einer Vielzahl von Banken einer Vielzahlbankspeicheranordnung | |
DE3889097T2 (de) | Halbleiterspeicheranordnung. | |
DE69326493T2 (de) | Zugriffsverfahren für eine synchrone Halbleiterspeicheranordnung | |
DE69126382T2 (de) | Dynamischer Typ-Halbleiterspeicher mit einer Auffrischungsfunktion und Verfahren zu seiner Auffrischung | |
DE69837135T2 (de) | Integrierte Halbleiterschaltungsvorrichtung | |
DE19753495C2 (de) | Halbleiterspeichereinrichtung mit einer Mehrzahl von internen Versorgungsschaltungen | |
DE69028382T2 (de) | Serielle multiplexierte Registerarchitektur für VRAM | |
DE19807298A1 (de) | Synchrone Halbleiterspeichereinrichtung | |
DE69121801T2 (de) | Halbleiterspeicheranordnung | |
DE3207210A1 (de) | Monolithische speichervorrichtung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition |