DE69121801T2

DE69121801T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69121801T2
Application number: DE69121801T
Authority: DE
Inventors: Tohru Furuyama
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-06-27
Filing date: 1991-06-26
Publication date: 1997-02-13
Anticipated expiration: 2011-06-27
Also published as: JPH07122989B2; JPH04212780A; KR950009389B1; DE69121801D1; EP0463617A3; US5369612A; EP0463617B1; EP0463617A2; US5410505A; KR920001536A

Description

Diese Erfindung betrifft eine Halbleiterspeichereinrichtung und insbesondere einen dynamischen Direktzugriffsspeicher (DRAM).
Die meisten heutzutage in der Praxis verwendeten DRAM-Zellen umfassen jeweils einen MOS-Transistor (vom Isolationsgate- Typ), der als ein Transfergatter dient und mit einer Wortleitung und einer Bitleitung verbunden ist, und einen mit dem MOS-Transistor verbundenen Kondensator zum Speichern von Daten.
Um DRAM-Zellen höher zu integrieren, um dadurch die Kosten von jedem Bit zu reduzieren, hat der Erfinder der Erfindung in der EP-A-0 453 959, die unter Art. 54(3) EPC angeführt ist, Halbleiterspeicherzellen vom Kaskadengate-Typ vorgeschlagen, wie in den Figuren 1 und 2 gezeigt.
Die in Figur 1 gezeigte DRAM-Zelle umfaßt MOS-Transistoren Q1-Q4, die durch eine Kaskadenverschaltung verbunden sind, und Kondensatären C1-C4, deren eines Ende mit einem Ende des entsprechenden Transistors Q1-Q4 verbunden ist, um Daten zu speichern. Durch Ein- und Ausschalten der Transistoren Q1-Q4 in einer vorgegebenen Reihenfolge werden Datenteile sukzessive an einen Auslese-/Einschreibeknoten 1, der mit einer Bitleitung BL verbunden ist, von den Kondensatoren C1, C2, C3 und C4 in der erwähnten Reihenfolge ausgelesen, d.h. in der Reihenfolge von dem Kondensator, der zu der Bitleitung BL am nächsten liegt, bis zu demjenigen, der davon am weitesten entfernt ist. In ähnlicher Weise werden die Auslese-/Einschreibe-Datenteile von dem Knoten 1 in die Kondensatoren C4, C3, C2 und C2 in der erwähnten Reihenfolge eingeschrieben, d.h. in der Reihenfolge von dem Kondensator, der von der Bitleitung BL am weitesten entfernt ist, bis zu demjenigen, der am nächsten dazu liegt.
Die in Figur 2 gezeigte DRAM-Zelle ist ähnlich zu der in Figur 1 gezeigten, mit dem Unterschied, daß sie ferner einen zweiten Knoten N2 und einen MOS-Transistor Q5, der zwischen dem Transistor Q4 und dem zweiten Knoten N2 geschaltet ist, umfaßt. Auch in der DRAM-Zelle aus Figur 2 werden Datenteile durch Ein- und Ausschalten der Transistoren Q1-Q5 in einer vorgegebenen Reihenfolge sukzessive von den Kondensatoren C1, C2, C3 und C4 in der erwähnten Reihenfolge an den Knoten 1 gelesen, und die Auslese-/Einschreibe-Datenteile werden von dem Knoten 2 in die Kondensatoren C1, C2, C3 und C4 in der erwähnten Reihenfolge eingeschrieben.
Die voranstehend beschriebenen Speicherzellen vom Kaskadengate-Typ, die in den Figuren 1 und 2 gezeigt sind, können Daten einer Vielzahl von Bits in Einheiten eines Bits speichern. Somit kann im Vergleich mit einem herkömmlichen DRAM, welches aus einem Feld von Zellen mit jeweils einem Transistor und einem Kondensator besteht, ein bemerkenswert hoch integriertes DRAM aus einem Feld von Speicherzellen des Kaskadengate-Typs gebildet werden, wodurch die Kosten einer Zelle oder eines Bits beträchtlich verkleinert werden, da in dem letzteren Fall zum Verbinden einer Vielzahl von Zellen oder Bits mit einer Bitleitung nur ein Kontakt benötigt wird.
In dem DRAM, welches aus Speicherzellen vom Kaskadengate-Typ hergestellt ist, wird jedoch ein Datenwert, der in jeder Zelle gespeichert wird, mit einer destruktiven Auslesetechnik ausgelesen, so daß es immer erforderlich ist, einen Datenwert in die Zelle erneut einzuschreiben. Ein erneutes Einschreiben eines neuen Datenwerts in irgendeinen Kondensator kann aber nicht unmittelbar ausgeführt werden, nachdem der gespeicherte Datenwert gelesen ist, da in jeder Speicherzelle des Kaskadengate-Typs die Reihenfolge der Kondensatoren, aus denen der gespeicherte Datenwert ausgelesen wird, vorgegeben ist. Das heißt, ein erneutes Einschreiben kann zum ersten Mal durchgeführt werden, nachdem Daten, die in allen Kondensatoren gespeichert sind, vollständig ausgelesen worden sind.
Somit muß das DRAM, welches ein Speicherzellenfeld vom Kaskadengate-Typ umfaßt, aufweisen eine Einrichtung zum Wiedereinschreiben (oder Einschreiben) von Daten in einer Reihenfolge in die Kondensatoren hinein, die in jeder Zelle verwendet werden, nachdem Daten aus einer Vielzahl von Bits aus der Zelle ausgelesen sind.
Diese Erfindung wurde in Anbetracht der oben beschriebenen Umstände durchgeführt und die Aufgabe davon besteht deshalb in der Bereitstellung einer Halbleiterspeichereinrichtung mit einer hohen Dichte und somit eines DRAMs mit niedrigen Bitkosten umfassend ein Speicherzellenfeld vom Kaskadengate- Typ, in dem eine Vielzahl von Datenteilen aus einer Speicherzelle in einer Zeitserienweise ausgelesen werden und dann sukzessive in die Speicherzelle wieder eingeschrieben (oder eingeschrieben) werden.
Um die Aufgabe zu lösen, umfaßt die Speichereinrichtung der Erfindung ein Speicherzellenfeld, wie im Anspruch 1 angegeben.
Mittels des obigen Aufbaus kann die Halbleiterspeichereinrichtung der Erfindung sukzessive Datenteile aus den Kondensatoren einer Speicherzelle an ihre Bitleitung auslesen, sie dann in einer Registereinrichtung registrieren und danach Datenteile von der Bitleitung in die Kondensatoren einschreiben.
Diese Erfindung läßt sich vollständiger aus der folgenden eingehenden Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verstehen. In den Zeichnungen zeigen:
Figur 1 ein Schaltbild, welches eine Speicherzelle vom Kaskadengate-Typ zeigt, die vorgeschlagen worden ist;
Figur 2 ein Schaltbild, welches eine andere Speicherzelle vom Kaskadengate-Typ zeigt, die ebenfalls vorgeschlagen worden ist;
Figur 3 ein Schaltbild, welches einen Teil eines DRAM einer ersten Ausführungsform der Erfindung zeigt;
Figur 4 ein Schaltbild, welches ein Beispiel von Elementen zeigt, die ein in Figur 3 gezeigtes Register bilden;
Figur 5 ein Schaltbild, welches ein anderes Beispiel von Elementen zeigt, die das in Figur 3 gezeigte Register bilden;
Figur 6 ein Schaltbild, welches ein weiteres Beispiel von Elementen zeigt, die das in Figur 3 gezeigte Register bilden;
Figur 7 ein Schaltbild, welches ein Beispiel von Elementen zeigt, die in Figur 6 gezeigt sind;
Figur 8 ein Schaltbild, welches ein weiteres Beispiel von Elementen zeigt, die in Figur 6 gezeigt sind;
Figur 9 ein Wellenform-Zeitablaufdiagramm, welches den Betrieb des in Figur 3 gezeigten DRAMs darstellt;
Figur 10 ein Schaltbild, welches einen Teil eines DRAMs einer zweiten Ausführungsform der Erfindung zeigt;
Figur 11 ein Wellenform-Zeitablaufdiagramm, welches den Betrieb des in Figur 10 gezeigten DRAMs darstellt;
Figur 12 ein Schaltbild, welches ein anderes Register zeigt, welches in die Erfindung eingebaut ist;
Figur 13 ein Schaltbild, welches ein weiteres Register zeigt, welches in die Erfindung eingebaut ist;
Figur 14 ein Wellenform-Zeitablaufdiagramm, das den Betrieb eines DRAMs gemäß einer dritten Ausführungsform der Erfindung zeigt;
Figur 15 ein Schaltbild, welches einen Teil eines DRAMs einer vierten Ausführungsform der Erfindung zeigt;
Figur 16 ein Schaltbild, welches einen Teil eines DRAMs einer fünften Ausführungsform der Erfindung zeigt;
Figur 17 ein Wellenform-Zeitablaufdiagramm, das den Betrieb des in Figur 16 gezeigten DRAMs zeigt;
Figur 18 ein Schaltbild, welches einen Teil eines DRAMs einer sechsten Ausführungsform der Erfindung zeigt;
Figur 19 ein Schaltbild, welches ein anderes Beispiel von Elementen zeigt, die ein in Figur 18 gezeigtes Register bilden;
Figur 20 ein Diagramm, welches eine Schaltung zeigt, die ähnlich zu der in Figur 3 gezeigten ist, mit der Ausnahme, daß sie anstelle des in Figur 3 gezeigten Leseverstärkers einen Leseverstärker vom Einzelenden-Typ umfaßt;
Figur 21 ein Schaltbild, welches eine Schaltung zeigt, die ähnlich zu der in Figur 10 gezeigten ist, mit der Ausnahme, daß sie einen Leseverstärker vom Einzelenden-Typ umfaßt;
Figur 22 ein Diagramm, welches eine Schaltung zeigt, die ähnlich zu der in Figur 15 gezeigten ist, mit der Ausnahme, daß sie einen Leseverstärker vom Einzelenden-Typ umfaßt;
Figur 23 ein Diagramm, das eine Schaltung zeigt, die ähnlich zu der in Figur 16 gezeigten ist, mit der Ausnahme, daß sie einen Leseverstärker vom Einzelenden-Typ umfaßt; und
Figur 24 ein Diagramm, welches eine Schaltung zeigt, die ähnlich zu der in Figur 19 gezeigten ist, mit der Ausnahme, daß sie einen Leseverstärker vom Einzelenden-Typ umfaßt.
Nachstehend wird die Erfindung eingehend unter Bezugnahme auf die beiliegenden Zeichnungen, die Ausführungsformen davon zeigen, erläutert. In den Figuren bezeichnen gleiche Bezugszahlen gleiche Komponenten und sich überschneidende Erläuterungen werden vermieden.
Figur 3 zeigt einen Einspalten-Abschnitt eines Speicherzellenfelds eines DRAMs gemäß einer ersten Ausführungsform der Erfindung. Dieses Speicherzellenfeld besteht aus einer Vielzahl von Speicherzellen vom Kaskadengate-Typ wie in Figur 1 gezeigt, wobei nur zwei von diesen als Speicherzellen MC0 und MC1 dargestellt sind, um die Erläuterung des Felds zu vereinfachen. Bezugssymbole BL, bezeichnen komplementäre Bitleitungen, Bezugssymbole WL10-WL40 und 11-WL41 Wortleitungen, die von einer Wortleitungs-Ansteuerschaltung (nicht gezeigt) angesteuert werden sollen, ein Bezugssymbol SA einen Bitleitungs- Leseverstärker (z.B. einen Verstärker vom Haltetyp) zum Erfassen der Potentiale der Bitleitungen, ein Bezugssymbol REG ein Register zum vorübergehenden Registrieren von Bitdaten, die aus einer gewählten Speicherzelle in einer Zeitserienweise ausgelesen werden, ein Bezugssymbol PR eine Bitleitungs-Vorladeschaltung, die von einem Bitleitungs- Vorladesignal φPR angesteuert werden soll, ein Bezugssymbol VPR eine Bitleitungs-Vorladequelle, ein Bezugssymbol CS einen Spaltenwählschalter, der von einem Ausgang CD gesteuert werden soll, der von einer Spaltendecoderschaltung (nicht gezeigt) erzeugt wird, und Bezugssymbole / , I/O komplementäre Eingangs-/Ausgangs-Leitungen.
Die oben beschriebenen Speicherzellen MCi (i = 0, 1, ...) umfassen jeweils ein Kaskadengate mit einer Vielzahl von MOS- Transistoren, in dieser Ausführungsform vier Transistoren Q1- Q4, die durch eine Kaskadenverschaltung verbunden sind, bzw. eine Vielzahl von Kondensatoren C1-C4 (die zahlenmäßig den Transistoren Q1-Q4 entsprechen) zum Speichern einer Vielzahl von Daten, die mit denjenigen Enden der Transistoren verbunden sind, die sich entfernt von einem Knoten N1 befinden. Dasjenige Ende des Kaskadengates, welches sich nahe an dem Knoten N1 befindet, ist mit der Bitleitung BL verbunden. Die anderen Enden der Kondensatoren C1-C4 sind mit einer gemeinsamen Kondensatorleitung verbunden. In dieser Ausführungsform ist eine gemeinsame Plattenelektrode für die Kondensatoren C1-C4 vorgesehen, um an sie ein vorgegebenes Kondensatorplattenpotential VPL zu liefern.
Die Gates der Transistoren Q1-Q4 der Speicherzelle MC0 sind mit den Wortleitungen WL10-WL40 jeweils verbunden. Die Wortleitungen WL10-WL40 sind ebenfalls mit den Gates von Transistoren Q1-Q4 von jeder der Speicherzellen (nicht gezeigt) verbunden, die in der gleichen Zeile wie die Speicherzelle MC0 angeordnet sind. In ähnlicher Weise sind die Gates der Transistoren Q1-Q4 der Speicherzelle MC1 jeweils mit den Wortleitungen WL11-WL4L verbunden. Die Wortleitungen WL11-WL41 sind auch mit den Gates von Transistoren Q1-Q4 jeder der Speicherzellen (nicht dargestellt) verbunden, die in der gleichen Zeile wie die Speicherzelle MC1 angeordnet sind.
Das Register REG weist Registerelemente einer Anzahl auf, die gleich oder um 1 kleiner als die Kondensatoranzahl (= Bitanzahl) der Speicherzelle MCi ist.
Die Figuren 4 und 5 und 6 zeigen Fälle, bei denen die Anzahl der Elemente des Registers REG um 1 kleiner als diejenige der Kondensatoren der Speicherzelle MCi ist, d.h. die Anzahl der Elemente ist 3.
Unter Bezugnahme auf Figur 4 bezeichnen Bezugssymbole REG1- REG3 erste bis dritte Elemente, die jeweils aus einer dynamischen Speicherzelle 41 bestehen, die einen Transistor bzw. einen Kondensator aufweist. Die Enden der Transistoren TR1-TR3 der Elemente sind mit der Bitleitung BL (oder ) verbunden und ihre Gates sind jeweils mit Steuersignalleitungen RL1-RL3 verbunden. Kondensatoren RC1- RC3 der Elemente sind z.B. mit der gleichen Kondensatorplatte verbunden, die ein Potential VPL aufweist.
Das in Figur 5 gezeigte Register unterscheidet sich von dem in Figur 4 gezeigten Register darin, daß beispielsweise Enden der Transistoren TR1 und TR3 der ersten und dritten Elemente REG1 und REG3 mit der Bitleitung BL (oder ) verbunden sind und ein Ende des Transistor TR2 des verbleibenden oder zweiten Elements REG2 mit der anderen Bitleitung (oder BL) verbunden ist.
Unter Bezugnahme auf das in Figur 6 gezeigte Register sind die Elemente REG1-REG3 jeweils sowohl mit der Bitleitung BL als auch und auch jeweils mit den Steuersignalleitungen RL1-RL3 verbunden.
Die Figuren 7 und 8 zeigen Beispiele der Registerelemente REG1-REG3 in Figur 6.
Das Registerelement aus Figur 7 umfaßt eine statische Speicherzelle (SRAM) 71 mit einer Flip-Flop-Schaltung, die einen Widerstand R und zwei Transfergatter aufweist. In diesem Fall kann ein P-Kanal MOS-Transistor anstelle des Widerstands R verwendet werden.
Das Registerelement aus Figur 8 umfaßt eine dynamische Speicherzelle 81, die zwei Transistoren und einen zwischen die Transistoren geschalteten Kondensator aufweist. Diese Art von Speicherzelle ist in "A Novel Memory Cell Architecture for High-Density DRAMs" von Y. Ohta et al., 1989 Symposium on VLSI Circuits, Digest of Technical Papers, auf den Seiten 101-102, Mai 1989, offenbart.
Figur 9 ist ein Wellenform-Zeitablaufdiagramm, das die Betriebsvorgänge des Leseverstärkers SA, des Registers REG und der Wortleitungen WL1-WL4 zeigt, die mit einer Speicherzelle MCi verbunden sind, für den Fall einer Verwendung von drei Registerelementen für das Register in Figur 3.
Wie in Figur 9 gezeigt, werden die Wortleitungen WL1-WL4 in der Reihenfolge von WL1, WL2, WL3 und 4 eingeschaltet und in der umgekehrten Reihenfolge ausgeschaltet. Ferner werden Steuersignalleitungen RL1-RL3 an Zeitpunkten wie dargestellt ein- und ausgeschaltet, wodurch die Registerelemente in der Reihenfolge des ersten, zweiten und dritten betrieben werden und sie dann in der umgekehrten Reihenfolge betrieben werden. In der Figur bezeichnet ein Punkt t1 die Zeit, zu der der Leseverstärker SA betrieben wird, während der Punkt t2 die Zeit bezeichnet, wenn die Bitleitungen BL und auf ein vorgegebenes Potential (z.B. eine Hälfte der Energiequellenspannung) aufgeladen werden.
Durch die oben beschriebene Steuerung werden Datenteile sukzessive von den Kondensatoren C1, C2, C3 und C4 in der erwähnten Reihenfolge, d.h. in der Reihenfolge des zu der Bitleitung BL nächstliegenden Kondensators zu dem am weitest entfernten davon, an die Bitleitung BL gelesen. Die aus den Kondensatoren C1-C3 ausgelesenen Daten werden sukzessive in dem Register REG aufgezeichnet oder registriert. In diesem Zustand können die ausgelesenen Daten oder neue Daten in die Kondensatoren C4, C3, C2 und C1 in der erwähnten Reihenfolge eingeschrieben werden, d.h. in der Reihenfolge von dem Kondensator, der am weitesten von der Bitleitung BL entfernt ist, zu demjenigen, der dazu am nächsten liegt.
Somit kann ein 4-Bit Digitaldatenwert, der in den Kondensator C1-C4 gespeichert ist, von dem DRAM-Chip in einer vorgegebenen Reihenfolge ausgelesen werden, beim Einschalten der Wortleitungen WL1-WL4 und beim Betreiben des Leseverstärkers SA.
Der voranstehend beschriebene Betrieb wird nachstehend ausführlicher erläutert. Wenn die Wortleitung WL1 eingeschaltet wird, nachdem die Bitleitungen BL und auf das vorgegebene Potential VPR durch die Bitleitungs- Vorladeschaltung PR zu dem Zeitpunkt t1 vorgeladen sind, wird der Transistor Q1 eingeschaltet und der Datenwert in dem Kondensator C1 wird durch den Transistor Q1 ausgelesen. Der ausgelesene Datenwert wird durch den Leseverstärker SA verstärkt. Dann wird die Steuersignalleitung RL1 eingeschaltet und eingeschaltet gehalten, bis der verstärkte Datenwert in dem ersten Element REG1 des Registers REG registriert ist. Nachdem die Leitung RL1 ausgeschaltet ist, werden die Bitleitungen BL und wieder zu dem Zeitpunkt t2 vorgeladen. Dann wird die Wortleitung WL2 in einem Zustand eingeschaltet, in dem die Wortleitung WL1 eingeschaltet ist. Zu diesem Zeitpunkt wird der Transistor Q2 eingeschaltet und der in dem Kondensator C2 gespeicherte Datenwert wird durch die Transistoren Q2 und Q1 an die Bitleitung BL ausgelesen, wobei der Leseverstärker SA zu dem Zeitpunkt t1 betrieben wird, wodurch der ausgelesene Datenwert erfaßt wird. Danach wird die Steuersignalleitung RL2 eingeschaltet und eingeschaltet gehalten, bis der aus dem Kondensator C2 ausgelesene Datenwert verstärkt ist und dann in dem zweiten Element REG2 des Registers REG registriert ist. In einer ähnlichen Weise wird der in dem Kondensator C3 gespeicherte Datenwert in dem dritten Element REG3 des Registers REG registriert. Die Bitleitungen BL und werden wiederum zu dem Zeitpunkt t2 vorgeladen und die Wortleitung WL4 wird eingeschaltet, wodurch der Transistor Q4 eingeschaltet wird und ein Datenwert von dem Kondensator C4 durch die Transistoren Q4-Q1 an die Bitleitung BL gelesen wird. Der Leseverstärker SA wird zu dem Zeitpunkt t1 betrieben und erfaßt den ausgelesenen Datenwert. Da zu dieser Zeit die Bitleitung BL auf ein Wiedereinschreibpotential entsprechend dem aus dem Kondensator C4 ausgelesenen Datenwert eingestellt ist, wird beim Ausschalten der Wortleitung WL4 und des Transistors C4 ein Wiedereinschreibevorgang in dem Kondensator C4 ausgeführt. Danach werden die Bitleitungen BL und wieder zu dem Zeitpunkt t2 vorgeladen, dann wird die Steuersignalleitung RL3 eingeschaltet und der Leseverstärker SA wird zu dem Zeitpunkt t1 betrieben. Zu dieser Zeit sind die Bitleitungen BL und auf ein Wiedereinschreibepotential eingestellt, welches dem Datenwert entspricht, der in dem dritten Element REG3 registriert ist. Wenn die Wortleitung WL3 in diesem Zustand ausgeschaltet wird, wird der Transistor Q3 dementsprechend ausgeschaltet, wodurch ein Wiedereinschreibevorgang in dem Kondensator C3 ausgeführt wird. In einer ähnlichen Weise wird eine Wiedereinschreibung sukzessive in die Kondensatoren C2 und C1 ausgeführt.
Ein Einschreibevorgang in dem in Figur 3 gezeigten DRAM kann ausgeführt werden, indem die für die Bitleitungen BL und benötigten Daten mittels einer Dateneinschreibeschaltung (nicht gezeigt) zum gleichen Zeitpunkt wie derjenige eines Wiedereinschreibevorgangs eingestellt werden. Jeder Spaltenabschnitt des Speicherzellenfelds wird selektiv mit einer Dateneingabe-/Ausgabe-Schaltung (nicht gezeigt) mittels der Eingangs-/Ausgangs-Leitungen I/O und / verbunden, um Eingangsdaten zu schreiben und um ausgelesene Daten an die Ausgangsseite zu transferieren. Die Eingangs-/Ausgangs- Leitungen I/O und / können jeweils als eine Eingangs/Ausgangs-Leitung verwendet werden, oder sie können als eine dedizierte Eingangs- oder Ausgangsleitung verwendet werden.
Da das DRAM aus Figur 3 ein Speicherzellenfeld vom Kaskadengate-Typ verwendet, kann es wie voranstehend beschrieben eine viel höhere Dichte als das herkömmliche DRAM aufweisen, welches ein Speicherzellenfeld vom Einzeltransistor-/Einzelkondensator-Typ umfaßt, wodurch die Kosten jedes Bits beträchtlich verringert werden. Somit ist es sehr vorteilhaft, das Speicherzellenfeld vom Kaskadengate- Typ aus Figur 3 zu verwenden, um so ein DRAM mit großer Kapazität herzustellen, das anstelle eines derartigen Aufzeichnungsmediums wie eine Magnetplatte verwendet wird, und zwar bei geringen Kosten mittels der herkömmlichen Technik.
In diesem Zusammenhang sei darauf hingewiesen, daß auf jede Speicherzelle des DRAMs in Figur 3 in einer seriellen Weise (d.h. Daten werden seriell in jede Speicherzelle eingeschrieben oder davon ausgelesen) zugegriffen wird, so daß seine wahlfreie Zugriffsmöglichkeit zu einem gewissen Ausmaß beschränkt ist, und auch die benötigte Zugriffszeit ist unweigerlich ein wenig lang. Jedoch können diese Nachteile entfernt werden, indem eine Serien-Zu-Paralleloder Parallel-Zu-Seriell-Umwandlung der 4-Bit-Daten durchgeführt wird, wodurch eine vollständige wahlfreie Zugriffsmöglichkeit wie ein DRAM erhalten wird, welches Daten in Einheiten von 4 Bits einschreiben und auslesen kann. Wenn das DRAM aus Figur 3 zum Sparen von Energie modifiziert wird, so daß das Speicherzellenfeld eine Vielzahl von Unterfeldern umfaßt und ferner so, daß nur einige Teile (z.B. zwei oder vier) der Unterfelder gleichzeitig aktiviert werden, kann es ferner als ein DRAM dienen, welches mittels einer Serien-Zu- Parallel- oder Parallel-Zu-Serien-Umwandlung Daten in Einheiten von 8 oder 16 Bits einschreiben und auslesen kann.
Ferner ist es für einen wahlfreien Zugriff nur auf den benötigten Datenwert unter Verwendung keiner Serien-Zu- Parallel-Umwandlung nicht immer erforderlich, auf alle Kondensatoren einer Speicherzelle zuzugreifen, sondern es ist ausreichend, wenn auf einen Kondensator, der den benötigten Datenwert speichert, und auf einen Kondensator oder Kondensatoren (wenn sie existieren), die sich näher zu dem Knoten befinden als der erstere, zugegriffen wird. In diesem Fall verändert sich die Zugriffszeit entsprechend dem Abstand zwischen dem Knoten (Bitleitung) und einem gewählten Kondensator. Um damit fertig zu werden, wird angenommen, daß (a) eine maximale Zugriffszeit als die Zugriffszeit bestimmt wird, oder alternativ, daß (b) ein Wartesignal gerade erzeugt wird, bis der ausgelesene Datenwert von dem DRAM ausgegeben wird.
Ferner sei darauf hingewiesen, daß einige herkömmliche DRAMs eine 4-Bit serielle Zugriffsfunktion wie beispielsweise einen Tetraden-Modus (Nibble-Modus) aufweisen, und daß schnell zunehmende Anwendungen wie beispielsweise ein Blocktransfer zwischen einem Cache-Speicher und einem DRAM oder eine Bilddatenverarbeitung und Speicherung vorgenommen worden sind, auf die ein serielles Zugriffsverfahren angewendet werden kann. Demzufolge kann das DRAM der Erfindung eine serielle Zugriffsfunktion beibehalten, da eine geringfügige Beschränkung seiner wahlfreien Zugriffsmöglichkeit sich nicht so ungünstig auf den tatsächlichen Betrieb auswirkt. Somit kann das DRAM der Erfindung trotz seiner seriellen Zugriffsfunktion durch den oben beschriebenen Vorteil, daß es eine hohe Dichte aufweisen kann, geschätzt werden.
Obwohl jedes Registerelement zu dem in Figur 9 gezeigten Zeitpunkt ausgeschaltet wird, nachdem es wieder durch ein Signal eingeschaltet ist, welches durch die entsprechende Steuersignalleitung RL1-RL3 geliefert wird, wodurch das Einschreiben beendet wird, kann es ausgeschaltet werden, nachdem die Bitleitungen vorgeladen sind. In einem Fall, bei dem allerdings ein genauer Datenwert in dem Register registriert gehalten werden muß, nachdem er in der Speicherzelle gespeichert ist, ist es wünschenswert, daß das Register an den in Figur 9 gezeigten Zeitgaben ausgeschaltet wird. Genauer gesagt, daß erste Einschalten des Registerelements wird nicht notwendigerweise zu dem in Figur 9 gezeigten Zeitpunkt nach Registrieren eines aus dem Kondensator ausgelesenen Datenwerts ausgeführt, sondern das Element kann früher als die in Figur 9 gezeigte Zeitgabe eingeschaltet werden, wenn der Datenwert sicher darin registriert ist.
Indem man eine Einstellung so vornimmt, daß die Kapazität der Kondensatoren C1-C4 der Speicherzelle MC1 mit zunehmender Entfernung von dem Ausleseknoten größer wird, so daß eine allmähliche Verkleinerung der Spannungsveränderung des Auslese-/Einschreibe-Knotens, die auftritt, während auf die Kondensatoren sukzessive zugegriffen wird, kompensiert wird, so daß eine Spannungsveränderung des Knotens im wesentlichen den gleichen Wert aufweisen wird, wenn auf irgendeinen der Kondensatoren zugegriffen wird, wird ferner verhindert, daß ein Datenwert fehlerhaft ausgelesen wird.
Wenn das Register REG in Figur 3 vier (gleich der Anzahl der Kondensatoren der Speicherzelle MCi) Registerelemente umfaßt, sollen Datenteile, die in den vier Kondensatoren gespeichert sind, jeweils in den vier Registerelernenten registriert werden.
Figur 10 zeigt einen Einzelspaltenabschnitt des Speicherzellenfelds eines DRAMs gemäß einer zweiten Ausführungsform der Erfindung. Dieses Speicherzellenfeld besteht aus einer Vielzahl von Speicherzellen vom Kaskadengate-Typ wie in Figur 2 gezeigt.
Jede Speicherzelle MCi (i = 0, 1, ...) in Figur 10 besteht aus einem Kaskadengate mit (mehr als drei) MOS-Transistoren Q1-Q5, die durch eine Kaskadenverschaltung untereinander verbunden sind und zwischen die ersten und zweiten Knoten N1 und N2 geschaltet sind, und Kondensatoren C1-C4 zum Speichern von Daten, die jeweils mit einem entsprechenden Verbindungsknoten, der zwei benachbarte Transistoren verbindet, verbunden sind. Die ersten und zweiten Auslese/Einschreibe-Knoten N1 und N2 sind mit einer Bitleitung BL verbunden. Die Gates der Transistoren Q1-Q5 der Speicherzelle MC0 sind jeweils mit Wortleitungen WL10-WL50 verbunden. Die Wortleitungen WL10-WL50 sind auch mit entsprechenden Transistoren Q1-Q5 von jeder der Speicherzellen (nicht gezeigt), die in der gleichen Zeile wie die Speicherzelle MCO angeordnet sind, verbunden. In ähnlicher Weise sind Gates der Transistoren Q1-Q5 der Speicherzelle MC1 jeweils mit Wortleitungen WL11-WL51 verbunden, und die Wortleitungen WL11-WL51 sind auch mit entsprechenden Transistoren Q1-Q5 von jeder der Speicherzellen (nicht gezeigt), die in der gleichen Zeile wie die Speicherzelle MC1 angeordnet sind, verbunden.
Das in Figur 10 gezeigte Register REG weist vier (gleich der Anzahl der Kondensatoren der Speicherzelle MC1) Registerelemente REG1-REG4 auf, deren Gates jeweils mit Steuersignalleitungen RL1-RL4 verbunden sind.
Figur 11 ist ein Wellenform-Zeitablaufdiagramm, das die Betriebsvorgänge des Leseverstärkers SA, des Registers REG und der Wortleitungen WL1-WL5 zeigt, die mit jeder Speicherzelle MCi in Figur 10 verbunden sind. In der Figur entsprechen die Zeitpunkte t1 und t2 denjenigen, die in Figur 9 gezeigt sind. Wie aus Figur 11 ersichtlich arbeitet das DRAM aus Figur 10 in einer ähnlichen Weise wie das DRAM aus Figur 3 und deshalb wird sein Betrieb nicht ausführlich erläutert. Somit ist es möglich, Datenteile sukzessive von den Kondensatoren C1-C4 in der erwähnten Reihenfolge an die Bitleitung BL auszulesen, sie auch gleichzeitig sukzessive und vorübergehend in dem Register REG zu speichern und danach die Daten von der Bitleitung BL an die Kondensatoren C1-C4 in der erwähnten Reihenfolge sukzessive zu schreiben. Wenn die Transistoren Q1-Q5 und Registerelemente REG1-REG4 in der umgekehrten Reihenfolge zu dem zuerst erwähnten Fall ein- und ausgeschaltet werden, ist es möglich, Datenteile an die Bitleitung BL von den Kondensatoren C4-C1 in der erwähnten Reihenfolge sukzessive auszulesen, d.h. in der Reihenfolge von dem Kondensator, der zu dem zweiten Knoten N2 am nächsten liegt, zu demjenigen, der am weitesten entfernt davon ist, sie gleichzeitig auch sukzessive und vorübergehend in dem Register REG zu speichern und danach die Daten von der Bitleitung BL an die Kondensatoren C4-C1 in der erwähnten Reihenfolge sukzessive zu schreiben, d.h. in der Reihenfolge von dem Kondensator, der zu dem zweiten Knoten N2 am nächsten liegt.
In den oben beschriebenen Ausführungsformen kann ein kompletter Speicher einschließlich eines Cache-Speichers verwendet werden, indem das Register REG so ausgeführt wird, daß es vier SRAM-Zellen umfaßt, die als der Cache-Speicher dienen. In diesem Fall kompensiert der Cache-Speicher beträchtlich den Nachteil der Speicherzellen MC1, daß auf sie seriell zugegriffen wird.
Figur 12 zeigt ein anderes Beispiel des Registers REG, bei dem die Transistoren Q1-Q3 mit Kondensatoren C1-C3 in ähnlicher Weise wie bei der in Figur 1 gezeigten Speicherzelle verbunden sind, und die Gates der Transistoren Q1-Q3 jeweils mit Steuersignalleitungen RL3-RL1 verbunden sind.
Figur 13 zeigt ein weiteres Beispiel des Registers REG, bei dem die Transistoren Q1-Q4 mit Kondensatoren C1-C3 in einer ähnlichen Weise wie bei der in Figur 2 gezeigten Speicherzelle verbunden sind, und die Gates der Transistoren Q1-Q4 jeweils mit Steuersignalleitungen RL1-RL4 verbunden sind.
Figur 14 zeigt den Betrieb eines DRAMs gemäß einer vierten Ausführungsform der Erfindung, in das die in Figur 1 gezeigte Speicherzelle und das in Figur 12 gezeigte Register eingebaut sind. In Figur 14 entsprechen Zeitpunkte t1 und t2 denjenigen, die in Figur 9 gezeigt sind.
Wenn in den Ausführungsformen, bei denen der Leseverstärker SA zu dem Zeitpunkt t1 betrieben wird, ein Lade- und Entladevorgang in den Bitleitungen BL und während eines Betriebs des Leseverstärkers SA auftritt, verändert sich das Potential der Bitleitungen zwischen den höchsten und niedrigsten Werten der Energiequelle wenigstens sieben Mal während eines Auslesens eines Datenwerts aus jeder Speicherzelle MC, wodurch ein Energieverbrauch erhöht wird. Ein DRAM, welches mit einem kleinen Energieverbrauch arbeiten kann, ist in Figur 15 gezeigt.
Figur 15 zeigt einen Teil eines Einzelspalten-Abschnitts des Speicherzellenfelds eines DRAMs gemäß einer vierten Ausführungsform In dem DRAM sind ein Paar Transfergatter (MOS-Transistoren) TG zwischen den Leseverstärker SA und die Bitleitungen BL und geschaltet. Bezugssymbole DL und DL bezeichnen Stellenleitungen, die jeweils Teil der Bitleitungen sind. Um sukzessive Datenteile aus den Kondensatoren einer gewählten Speicherzelle MCi auszulesen und sie dann zu speichern, werden die Transfergatter TG wie folgt betrieben:
Nachdem die Datenteile von den Kondensatoren an den Leseverstärker SA übertragen sind, werden die Transfergatter TG ausgeschaltet, wodurch der Leseverstärker SA betrieben wird. Um Daten wieder einzuschreiben (oder einzuschreiben) werden die Transfergatter TG eingeschaltet, wodurch der Leseverstärker SA veranlaßt wird, die Bitleitungen BL und zu laden und zu entladen. Somit werden die Transfergatter nur zur Zeit einer Wiedereinschreibung (oder einer Einschreibung) geladen und entladen, d.h. insgesamt nur vier Mal, was den Energieverbrauch herabsetzt.
Jede der oben beschriebenen Ausführungsformen kann so modifiziert werden, daß für den Leseverstärker SA ein Differentialtyp-Verstärker verwendet wird, der das Potential der Bitleitung mit einem Referenzpotential vergleicht, wodurch das Wiedereinschreibepotential der Bitleitung durch eine Dateneinschreibeschaltung (nicht gezeigt) gemäß dem Ausgang des Verstärkers eingestellt wird.
An das andere Ende jedes Kondensators Cl-C4 der Speicherzelle MC1 vom Kaskadengate-Typ kann eine externe Energiespannung Vcc oder eine externe Massespannung Vss geliefert werden.
Ferner kann anstelle der oben beschriebenen Speicherzelle MCi eine Speicherzelle verwendet werden, auf die eine Technik eines Betreibens ihrer Kondensatorpiatte synchron zu einem Taktsignal angewendet wird. Diese Technik ist in dem IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol SC-17, NR. 5, Seite 872, OKT. 1982, "A Storage-Node-Boosted RAM With Word-Line Delay Compensation" von K. Fujishima et al. offenbart.
Alternativ kann anstelle der Speicherzelle MCi eine Speicherzelle verwendet werden, auf die eine Technik eines Verbindens eines Transfergatters mit beiden entgegengesetzten Enden jedes Kondensators angewendet ist. Diese Technik ist in "A Novel Memory Cell Architecture for High-Density DRAMs" (Figur 1 b) von Y. Ohta et al, 1989 Symposium of VLSI Circuits, Digest of Technical Papers, Seiten 101-102 offenbart.
Obwohl die oben beschriebenen Ausführungsformen so konstruiert sind, daß das Register REG vorübergehend die aus der Speicherzelle MC1 in einer Zeitserienweise ausgelesenen Daten speichert, können alternativ Bitleitungs-Leseverstärker einer Anzahl vorgesehen werden, die der Anzahl der Kondensatoren jeder Speicherzelle entspricht, wobei diese Verstärker auch als eine Registereinrichtung dienen. Ein Beispiel dieses Falls ist in Figur 16 als eine fünfte Ausführungsform dargestellt.
Figur 16 zeigt einen Teil eines Einzelspaltenabschnitts des Speicherfelds eines DRAMs gemäß der fünften Ausführungsform Wie in der Figur gezeigt, sind ein Paar Transfergatter TG zwischen jeden der Leseverstärker SA1-SA4 und die Bitleitungen BL und jeweils geschaltet und werden durch Signale ein- und ausgeschaltet, die durch Steuersignalleitungen φ1-φ4 geliefert werden.
Figur 17 ist ein Wellenform-Zeitablaufdiagramm, das die Betriebsvorgänge der Leseverstärker SA1-SA4 und der Wortleitungen WL1-WL4, die mit einer Speicherzelle MCi verbunden sind, im Fall einer Verwendung einer Speicherzelle vom Kaskadengate-Typ wie in Figur 1 gezeigt als die Speicherzelle MC des DRAMs aus Figur 16 zeigt. Zeitpunkte t1 und t2 in der Figur entsprechen denjenigen, die in Figur 9 gezeigt sind.
Wenn die Steuersignalleitung φ1 eingeschaltet wird und die Wortleitung WL1 in einem Zustand eingeschaltet wird, wenn die Bitleitungen BL und und ein Leseverstärker SA1 vorgeladen werden, wird der in dem Kondensator C1 der Speicherzelle MC1 gespeicherte Datenwert an den Leseverstärker SA1 übertragen. Dann wird die Steuersignalleitung φ1 ausgeschaltet und dann wird der Leseverstärker SA1 betrieben, wodurch der aus dem Kondensator C1 ausgelesene Datenwert verstärkt und gehalten wird. Eine Wiedereinschreibung (oder eine Einschreibung) wird durchgeführt, indem die Bitleitungen BL und vorgeladen werden, dann ein Leseverstärker gewählt wird, die Bitleitungen auf ein vorgegebenes Potential weiter geladen oder entladen werden, und eine entsprechende Wortleitung ausgeschaltet wird. Wenn die Leseverstärker SA1-SA4, die aus CMOS-Transistoren bestehen, verwendet werden, und wenn auch das Potential der Bitleitungen auf das Energiequellenpotential Vcc und das Massepotential Vss eingestellt wird, kann das Vorladen der Bitleitungen zur Zeit einer Wiedereinschreibung oder Einschreibung weggelassen werden. Ferner können die Leseverstärker SA1-SA4 als Cache- Speicher dienen, indem sie wie eine SRAM-Zelle verwendet werden.
Figur 18 zeigt einen Teil eines Einzelspaltenabschnitts des Speicherfelds eines DRAMs gemäß einer sechsten Ausführungsform. Wie in der Figur gezeigt, verwendet das DRAM Registerelemente REGi (1 = 1, 2, 3 und 4), die jeweils aus einem SRAN bestehen, ferner Transfergatter TG, die durch Signale gesteuert werden sollen, die durch Steuersignalleitungen RLi (1 = 1, 2, 3 und 4) geliefert werden, wobei zwei Transfergatter zwischen jedes Registerelement REGi und Stellenleitungen DL bzw. geschaltet sind, und Transfergatter TG2, die durch Signale gesteuert werden sollen, die durch Spaltenwählleitungen CSL geliefert werden, wobei zwei Transfergatter zwischen jedes Registerelement REGi und Eingangs-/Ausgangs-Leitungen (I/O)i bzw. ( )i geschaltet sind. 4-Bit Datenteile werden zu einer Zeit aus einem Einzelspaltenabschnitt des Speicherfelds des DRAMs gelesen.
Figur 19 zeigt ein Registerelernent REGi im Fall einer Ersetzung der SRAM-Zelle durch einen Leseverstärker SAi.
In den obigen Ausführungsformen weist das Speicherzellenfeld eine gefaltete Bitleitungsstruktur auf, aber sie kann eine offene Bitleitungsstruktur aufweisen.
Ferner kann die Erfindung einen sogenannten Leseverstärker vom Einzelenden-Typ verwenden, dessen Eingangsknoten mit einer Bitleitung BL direkt oder mittels eines Transfergatters etc. verbunden ist, wie in den Figuren 20 bis 24 gezeigt.
Figur 20 zeigt eine Schaltung, die durch Modifikation der Schaltung aus Figur 3 erhalten wird, so daß der darin verwendete Leseverstärker durch einen Leseverstärker vom Einzelenden-Typ ersetzt ist.
Figur 21 zeigt eine Schaltung, die durch Modifikation der Schaltung aus Figur 10 erhalten wird, so daß der darin verwendete Leseverstärker durch einen Leseverstärker vom Einzelenden-Typ ersetzt wird.
Figur 22 zeigt eine Schaltung, welche durch Modifizieren der Schaltung aus Figur 15 erhalten wird, so daß der dort verwendete Leseverstärker durch einen Leseverstärker vom Einzelenden-Typ ersetzt wird In diesem Fall kann ein Transfergatter TG1', welches mit einer Stellenleitung verbunden ist, entfernt werden, da es zusätzlich nur dafür vorgesehen ist, zu verhindern, daß die Schaltung durch das Transfergatter TG1, das zwischen die Bitleitung BL und den Leseverstärker SA geschaltet ist, ungünstig beeinflußt wird. Alternativ kann die Schaltung so modifiziert werden, daß durch das Transfergatter TG1' an den Leseverstärker ein Referenzpotential Vref geliefert wird.
Figur 23 zeigt eine Schaltung, die durch Modifikation der Schaltung aus Figur 16 erhalten wird, so daß der dort verwendete Leseverstärker durch einen Leseverstärker vom Einzelenden-Typ ersetzt ist.
Figur 24 zeigt eine Schaltung, die durch Modifikation der Schaltung aus Figur 19, so daß der dort verwendete Leseverstärker durch einen Leseverstärker vorn Einzelenden-Typ ersetzt wird, erhalten wird. Hier ist ein Transfergatter TG' ähnlich zu demjenigen, welches in Figur 22 gezeigt ist.
Zusätzlich ist es zur Verbindung des Transfergatters zwischen der Bitleitung und den Leseverstärker möglich, eine sogenannte geteilte Leseverstärker-Technik zu verwenden. Für den Fall, daß für den Leseverstärker in der Schaltung ein Leseverstärker vom Einzeltyp verwendet wird und die geteilte Leseverstärker-Technik darauf angewendet wird, kann die Schaltung insbesondere so konstruiert sein, daß eine Vielzahl von Bitleitungen und Transfergatter mit einem Leseverstärker verbunden sind, und daß eine der Bitleitungen gewählt wird, indem die Transfergatter gesteuert werden, so daß sie mit dem Leseverstärker verbunden werden. Für den Fall, daß ein Zellenfeld einer gefalteten Bitleitungsstruktur oder offenen Bitleitungsstruktur in die Schaltung eingebaut ist und die geteilte Leseverstärker-Technik darauf angewendet wird, kann die Schaltung so konstruiert sein, daß eine Vielzahl von Paaren von Bitleitungen und Transfergatter mit einem Leseverstärker verbunden sind, und daß ein Paar der Bitleitungen gewählt wird, indem die Transfergatter gesteuert werden, so daß sie mit dem Leseverstärker verbunden werden.

Claims

1. Halbleiterspeichereinrichtung, umfassend:

ein Speicherzellenfeld mit einer Vielzahl von dynamischen Speicherzellen (MCi), wobei die Speicherzellen eines Spaltenabschnitts des Speicherzellenfelds mit einer Bitleitung (BL, ) verbunden sind, wobei jede der Speicherzellen eine Vielzahl von in Reihe geschalteten MOS-Transistoren (Q1- Q4), Kondensatoren (C1-C4) zum Speichern von Daten umfaßt, wobei ein Ende jedes Kondensators mit einem Ende eines entsprechenden der MOS-Transistoren verbunden ist, wobei die anderen Enden der Kondensatoren zusammengeschaltet sind; und

eine Registereinrichtung, die mit der Bitleitung in dem Spaltenabschnitt des Speicherzellenfelds verbunden ist, zum vorübergehenden Registrieren des Datenwerts, der aus den Kondensatoren einer Speicherzelle in einer Zeitserienweise ausgelesen wird.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Registereinrichtung ein Register (REG) ist, das Registerelemente (REG1-REG3) einer Anzahl um 1 kleiner als die Anzahl der Kondensatoren jeder der Speicherzellen aufweist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Registerelemente (REG1-REG3) jeweils eine dynamische Speicherzelle (41) mit einem Transistor und einem Kondensator umfassen.

4. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Registerelemente (REG1-REG3) jeweils eine statische Speicherzelle (71) umfassen.

5. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Registerelemente (REG1-REG3) jeweils eine dynamische Speicherzelle (81) mit zwei Transistoren und einem zwischen die Transistoren geschalteten Kondensator umfassen.

6. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Registereinrichtung ein Register (REG) ist, das Registerelemente (REG1-REG4) einer Anzahl gleich zu der Anzahl der Kondensatoren jeder der Speicherzellen aufweist.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Registerelemente (REG1-REG4) jeweils eine dynamische Speicherzelle (41) mit einem Transistor und einem Kondensator umfassen.

8. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Registerelemente (REG1-REG4) jeweils eine statische Speicherzelle (71) umfassen.

9. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Registerelemente (REG1-REG4) jeweils eine dynamische Speicherzelle (81) mit zwei Transistoren und einem zwischen die Transistoren geschalteten Kondensator umfassen.

10. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Registereinrichtung aus einem Register (REG) gebildet ist, das eine Vielzahl von in Reihe geschalteten MOS-Transistoren (Q1-Q3) und Kondensatoren (C1-C3) zum Speichern von Daten aufweist, deren eines Ende jeweils mit einem Ende eines entsprechenden der MOS-Transistoren verbunden ist.

11. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Registereinrichtung aus Leseverstärkern (SA1-SA4) einer Anzahl gleich zu der Anzahl der Kondensatoren von jeder (MCi) der Speicherzellen (MC) besteht, wobei die Leseverstärker ein Auslesen/Einschreiben des in den Kondensatoren (Cl- C4) der Speicherzellen gespeicherten Datenwerts steuern und auch vorübergehend die Daten registrieren.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-11, ferner gekennzeichnet durch ein erstes Transfergatter (TG), das zwischen die Bitleitung (BL) und einen Bitleitungs-Leseverstärker (SA) geschaltet ist, wobei das erste Transfergatter zu vorgegebenen Zeitpunkten ein- und ausgeschaltet wird.

13. Halbleiterspeichereinrichtung nach Anspruch 8, ferner gekennzeichnet durch ein erstes Transfergatter (TG), das zwischen die Bitleitung (DL oder ) und jedes der Registerelemente (REG1-REG4) geschaltet ist, wobei jedes aus einer statischen Speicherzelle bestellt, und durch ein über eine entsprechende Steuersignalleitung (RL1- RL4) geliefertes Signal gesteuert werden soll, und ein zweites Transfergatter (TG2), das zwischen jedes der Registerelemente und eine Eingangs-/Ausgangs-Leitung (I/O oder ) geschaltet ist, und durch ein über eine Spaltenwählieltung (CSL) geliefertes Signal gesteuert werden soll.

14. Halbleiterspeichereinrichtung nach Anspruch 11, ferner gekennzeichnet durch ein erstes Transfergatter (TG), das zwischen die Bitleitung (DL oder DL) bzw. jedes der Registerelemente (REG1-REG4), die aus Leseverstärkern (SA1-SA4) bestehen, geschaltet ist und durch ein über eine entsprechende Steuersignalleitung (RL1-RL4) geliefertes Signal gesteuert werden soll, und ein zweites Transfergatter (TG2), das zwischen jedes der Registerelemente und eine Eingangs-/Ausgangs-Leitung (I/O oder ) geschaltet ist, und durch ein über eine Spaltenwählieltung (CSL) geliefertes Signal gesteuert werden soll.

15. Halbleiterspeichereinrichtung nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß das zweite Transfergatter (TG2) durch eine gemeinsame Spaltenwähileitung (CSL) gesteuert wird und Daten einer Vielzahl von Bits an eine entsprechende Vielzahl von Eingangs-/Ausgangs-Leitungen (I/O) zu einer Zeit aus einem gewählten von Spaltenabschnitten des Speicherzellenfelds ausgegeben werden.