JPH0793009B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0793009B2
JPH0793009B2 JP59263304A JP26330484A JPH0793009B2 JP H0793009 B2 JPH0793009 B2 JP H0793009B2 JP 59263304 A JP59263304 A JP 59263304A JP 26330484 A JP26330484 A JP 26330484A JP H0793009 B2 JPH0793009 B2 JP H0793009B2
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ランダムアクセス可能な半導体記憶装置に関
する。
〔発明の技術的背景とその問題点〕
近年、半導体記憶装置の高速化のために数多くの新機能
の発明，開発がなされてきた。ページモードやニブルモ
ードは高速化のために考案された代表的なモードであ
る。
しかしながら、ページモードでは選択ワード線を次のワ
ード線に変更する場合に、またニブルモードでは選択４
ビットを次の４ビットに変更する場合に、必ずビット線
およびクロック・ジェネレータのプリチャージを必要と
する。アクセスタイムが100nsと非常に高速なMOSダイナ
ミックRAMにおいても、ビット線およびクロック・ジェ
ネレータのプリチャージに100nsも費やす。更に高速化
が要求される現在、上記したプリチャージに要する無駄
な時間が問題となっている。
〔発明の目的〕
本発明は上記した点に鑑みてなされたもので、プリチャ
ージ期間中にもデータの読み出し，書き込みを可能とし
且つセンス動作の高速化をはかり得る、ランダムアクセ
ス可能な半導体記憶装置を提供することを目的とする。
〔発明の概要〕
本発明の半導体記憶装置は、各ビット線にラッチ型メモ
リセルを接続することにより、ビット線がプリチャージ
期間であってもこのラッチ型メモリセルを介してデータ
の読み出し，書き込みを可能としたものである。
〔発明の効果〕
本発明によれば、対をなすビット線にトランスファゲー
トを介して自己センス増幅機能のあるスタティック型メ
モリセルのデータ記憶ノードを接続しているので、従来
データのアクセスが不可能であったビット線のプリチャ
ージ期間にも外部的にはデータの読み出し，書き込みが
可能になる。即ち無駄な時間がなくなって連続的なアク
セスが可能となり、半導体記憶装置の高速化が図られ
る。
また、ランダムアクセス可能なメモリセルのデータがス
タティックメモリセルへ転送される際に、第1,第２のノ
ード間の電位差をセンスアンプと共にスタティックメモ
リセルによりセンス増幅しているので、センス動作が高
速化され、データラッチ動作をより高速に行うことが可
能となる。
〔発明の実施例〕
本発明の実施例を図面を用いて以下に説明する。第１図
は一実施例のMOS−dRAMの要部構成を示す回路図であ
る。この実施例は折返し型ビット線構成のdRAMに適用し
た例であり、図では、ｉ番目の一対のビット線BL,▲
▼に接続されている部分のみを示している。
センスアンプ１は、MOSFET−Q11〜Q21およびプルアップ
用キャパシタC11,C12から構成されている。Q11,Q12は、
ドライバ用であり、これらのソースはクロック線φSEに
接続されている。Q13,Q14はアクティブ・プルアップ用
の負荷として作用するもので、そのドレインは電源VDD
に接続され、ソースはそれぞれビット線BL,▲▼に
接続されている。Q15,Q16およびC11,C12がプルアップ回
路を構成している。Q18,Q19は、それぞれQ13,Q14のゲー
トをプリチャージするためのもの、Q17,Q20,Q21はビッ
ト線BL,▲▼およびセンスアンプのノードをプリチ
ャージするものであり、これらのゲートはいずれもプリ
チャージ用クロック線φ２に接続されている。ビット線
BL,▲▼にはそれぞれ一つずつダミーセル21,22が接
続されている。一方のダミーセル21は、MOSFET−Q22,Q2
3およびキャパシタC13からなり、他方のダミーセル22は
MOSFET−Q24,Q25およびキャパシタC14からなる。これら
ダミーセルのQ22,Q25はそれぞれダミーワード線DWL1,DW
L2により選択され、またQ23,Q24はクロック線φ３によ
り同時に選択されるようになっている。キャパシタC13,
C14の基準電位端子は電源VDDまたはVSSあるいは（1/2）
VDDに接続されている。メモリセル群３は、図ではワー
ド線WL1,WL2,WL（ｎ−１）およびWLnにより選択される
４個のメモリセルを示している。これらのメモリセルの
キャパシタの基準電位端子もVDD,VSSまたは（1/2）VDD
に接続されている。
ラッチ型メモリセル４は、MOSFET−Q32,Q33を用いたフ
リップフロップにより構成されている。Q30,Q31は、こ
のラッチ型メモリセル４の二つのノードAi,▲▼を
それぞれビット線BL,▲▼に接続するトランスファ
ゲートである。これらトランスファゲートとしてのMOSF
T−Q30,Q31のゲートはクロックφ４により制御される。
Q34,Q35は、ビット線BL,▲▼あるいはノードAi,▲
▼をそれぞれ入出力線I/O,▲▼に接続するト
ランスファゲートである。これらMOSFET−Q34,Q35のゲ
ートはカラム選択線CSLiに接続されている。
このように構成されたdRAMの動作を第２図および第３図
を参照して次に説明する。
第２図は、通常のアクセク動作の他にラッチ型メモリセ
ルのデータをビット線プリチャージ期間に入出力線に転
送する動作を説明するための信号波形である。最初クロ
ク線φ２のレベルは（3/2）VDD程度にあり、ビット線は
全てプリチャージされている。いま、ｉ番目のセンスア
ンプ１に着目し、メモリセルのキャパシタC15のノードN
13にはVDD,ラッチ型メモリセル４のAi,▲▼にはそ
れぞれVSS,VDDの初期電圧が書き込まれていたとする。
第２図において、▲▼が▲▼よりも早くV
IHからVILになると、φ２が（3/2）VDDからVSSに下が
り、ワード線WL1とダミーワード線DW2のレベルがVSSか
ら（3/2）VDDまで上がると、Q26,Q25が導通し、C14,C15
の内容がそれぞれビット線BL,▲▼に伝わる。次に
クロックφSEがVDD−Vthから徐々にVSSまで下がりセン
スアンプ１が活性化されると、ダミーセルを読み出した
ビット線▲▼のレベルはVSSに下がる。論理“1"を
読み出したビット線BLのレベルは▲▼のカップリン
グおよびレーシングにより僅かに下がるが、クロックφ
１がVSSからVDDに上がってアクティブプルアップがかか
り、Q13が導通すると、再びVDDに復帰する。
次にクロックφ４がVSSから（3/2）VDDまで上がり、Q3
0,Q31が導通すると、ビット線BL,▲▼の内容がラッ
チ型メモリセル４のノードAi,▲▼に伝わる。第２
図の場合、書き込まれる前のAiの状態は論理“0"であっ
たため、AiのレベルはVSSからVDDに上がっている。▲
▼はこれと逆である。
その後、例えばｉ番目のカラムが選択され、CSLiのレベ
ルがVSSから（3/2）VDDに上がると、ビット線BL,▲
▼およびノードAi,▲▼が入出力線I/O,▲▼
に接続される。I/OはVDDを保ち、▲▼はVDDからV
SSに下がり、DoutがHizから論理“1"のVOHを出力する。
ビット線に入出力線が接続されているこの状態では、ラ
ッチ型メモリセルを介さなくても直接メモリセルにデー
タの読み出し，書き込み行なうことができる。
次に▲▼がVILからVIHになると、クロックφ4,ワ
ード線WL1,ダミーワード線DWL1が（3/2）VDDからVSSま
で下がり、ビット線BL,▲▼とラッチ型メモリセル
４が切り離された状態でクロックφ２がVSSから（3/2）
VDDまで上がり、ビット線のプリチャージが開始され
る。
そして次に、▲▼がVIHからVILに再び下がり、例
えばｊ番目のカラムが選択されると、ビット線とは既に
切り離されているｊ番目のラッチ型メモリセル（図示せ
ず）のデータが入出力線に転送される。第２図ではこの
ｊ番目のラッチ型メモリセルの内容はAj＝VSS,▲▼
＝VDDであったことを示している。
第３図はラッチ型メモリセルに書き込まれたデータをメ
モリセルに転送する場合の動作を説明する信号波形であ
る。第３図において、▲▼が▲▼よりも早
くVIHからVILになると、クロックφ２が（3/2）VDDから
VSSに下がるビット線はフローティング状態になる。そ
してワード線およびダミーワード線より早くクロックφ
４がVSSから（3/2）VDDに上がる。ラッチ型メモリセル
４はスタティック型のメモリセルであるから、クロック
φ４によりMOSFET−Q30,Q31が導通すると、Aiと▲
▼の内容がBLと▲▼にそれぞれ転送され、BLのレベ
ルはVDDからVSSに下がり、▲▼のレベルはVDDを保
つ。その後ワード線WL1およびダミーワード線DWL2が選
択されると、メモリセルのキャパシタC15にAiの内容で
ある論理“1"が書き込まれる。
以上にようにして本実施例によれば、プリチャージのみ
の無駄な時間がなくなり、連続的な高速アクセスが可能
なdRAMが得られる。
本発明は上記実施例に限られるものではなく、種々変形
して実施することができる。例えば実施例では、折返し
型ビット線構成の場合を説明したが、いわゆるオープン
エンド型ビット線構成のdRAMにも原理的には本発明を適
用することができる。またスタティックRAMにもやはり
本発明を適用することが可能である。
【図面の簡単な説明】
第１図は本発明の一実施例のdRAMの構成を示す図、第２
図および第３図はその動作を説明するための信号波形図
である。 １……センスアンプ、21,22……ダミーセル、３……メ
モリセル群、４……ラッチ型メモリセル、BL,▲▼
……ビット線、WL1,WL2,WL（ｎ−１）,WLn……ワード
線、Q30,Q31……MOSトランジスタ（トランスファゲー
ト）。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】ランダムアクセス可能なメモリセルを半導
    体基板上にマトリクス状に集積形成してなるメモリセル
    アレイと、これらのメモリセルアレイ中のメモリセルを
    複数個共通接続したビット線と、これらのビット線を対
    にして、この対にしたビット線間の電位差をセンス増幅
    するセンスアンプとを備えた半導体記憶装置において、
    前記センスアンプと同数の、フリップフロップを用いた
    自己センス増幅能力のあるスタティック型メモリセルを
    さらに備え、かつ前記スタティック型メモリセルのデー
    タ記憶ノードである第１、第２のノードが前記対をなす
    ビット線にトランスファゲートを介してそれぞれ接続さ
    れ、前記ビット線がプリチャージしている間は前記トラ
    ンスファ−ゲートが非導通状態にあり、前記ランダムア
    クセス可能なメモリセルのデータが前記スタティック型
    メモリセルへ転送される際に、非導通状態の前記トラン
    スファゲートが導通し、第１、第２のノード間の電位差
    を前記センスアンプ及びスタティック型メモリセルの双
    方によりセンス増幅し、前記スタティック型メモリセル
    から前記データを読み出すことを特徴とする半導体記憶
    装置。
  2. 【請求項２】前記スタティック型メモリセルの一部は、
    対をなす第１及び第２のｎ型MOSトランジスタからなる
    フリップフロップで構成され、第１のｎ型MOSトランジ
    スタのドレインは第１のノードに、ゲートは第２のノー
    ドに、ソースは接地ノードにそれぞれ接続され、第２の
    ｎ型MOSトランジスタのドレインは第２のノードに、ゲ
    ートは第１のノードに、ソースは接地ノードにそれぞれ
    接続されていることを特徴とする特許請求の範囲第１項
    記載の半導体記憶装置。
  3. 【請求項３】前記ランダムアクセス可能なメモリセルの
    データが前記スタティック型メモリセルへ転送される際
    に、前記トランスファゲートを構成するMOSトランジス
    タは３極管特性領域で導通することを特徴とする特許請
    求の範囲第１項記載の半導体記憶装置。
  4. 【請求項４】前記ランダムアクセス可能なメモリセルは
    一個のMOSFETと一個のキャパシタからなるダイナミック
    型メモリセルである特許請求の範囲第１項記載の半導体
    記憶装置。
  5. 【請求項５】前記スタティック型メモリセルに書き込ま
    れたデータを前記トランスファゲートを導通状態にし
    て、メモリセルに書き込むことを特徴とする特許請求の
    範囲第１項記載の半導体記憶装置。
  6. 【請求項６】前記データの読み出し、及びメモリセルへ
    の書き込み時を除いて、前記トランスファゲートは非導
    通状態であることを特徴とする特許請求の範囲第５項記
    載の半導体記憶装置。
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