JPH0457282A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に半導体メモリ装置に関し、特に、セ
ンスアンプにより増幅された信号のビット線への供与タ
イミングが改善された半導体メモリ装置に関する。

［背景の技術］ 近年の画像処理技術の発展に従って、たとえばパーソナ
ルコンピュータのＣＲＴ上のカラー表示やＣＡＤシステ
ムにおける３次元表示、画像の拡犬および縮小２画面の
マルチウィンドウ化および解像度の向上のための技術開
発か急速に進んでいる。加えて、スーパーコンピュータ
による数値計算結果を表示するためのコンピュータグラ
フィクスなども注目されている。このような状況の下で
、デジタル画像信号をストアするための種々のビデオメ
モリ装置が開発されてきた。ビデオランダムアクセスメ
モリ（以下［ビデオＲＡＭＪという）は、画像データを
ストアするための最適化されたランダムアクセスメモリ
として知られており、ランダムアクセスおよびシリアル
アクセスが可能である。

一般にビデオＲＡＭは、２つの入出力部、すなわちラン
ダムアクセスポートおよびシリアルアクセスポートを有
する。ビデオＲＡＭは、ダイナミックＲＡＭと同様に、
ランダムアクセスポートを介して任意のメモリセルにア
クセスすることができる。これに加えて、外部的に指定
される任意のシリアルメモリセル行についてデータ信号
を書込みおよび読出しすることも可能である。したがっ
て、処理に必要な一連のデータ信号がシリアルアクセス
ポートを介して高速に得られる。

第４図は、ビデオＲＡＭのブロック図である。

第４図を参照して、このビデオＲＡＭ３０は、メモリセ
ルアレイ３１と、外部からアドレス信号を受けるアドレ
スバッファ３２と、メモリセルアレイ３１内の行を選択
する行デコーダ３３と、メモリセルアレイ３１の列を選
択する列デコーダ３４と、メモリセル（図示せず）にス
トアされたデータ信号を増幅するためのセンスアンプ３
５と、メモリセル内に書込みまたは読出しされるべきデ
ータ信号を保持するシリアルメモリ部３６と、シリアル
メモリ部３６をシリアルに選択するシリアルセレクタ３
７と、シリアルアクセスポートを構成するシリアルＩ１
０バッファ３８と、ランダムアクセスポートを構成する
ランダムＩ１０／（ッファ３９と、制御のための様々な
りロック信号を発生するクロック発生器４０とを含む。

シリアルＩ１０バッファ３８は、シリアル入出力端子Ｓ
　１００ないし５Ｉ０３を介して４ビツトのデータ信号
を受けかつ出力する。ランダムＩ１０バッファ３９も、
ランダム入出力端子Ｒ１００ないしＲＩＯ３を介して４
ビツトのデータ信号を受けかつ出力する。

シリアル書込み動作において、書込みされるべきデータ
信号が外部からシリアルＩ１０バッファ３８に与えられ
る。これに加えて、与えられたデータ信号がストアされ
るべきメモリセル行を指定するための行アドレス信号が
アドレスバッファ３２に与えられる。アドレスポインタ
４１は、与えられた行アドレス信号を受け、シリアルセ
レクタ３７を駆動する。シリアルセレクタ３７は、シリ
アルメモリ部３６内に設けられたフリップフロップ（図
示せず）を指定する。したがって、シリアルＩ１０バッ
ファ３８に与えられたデータ信号は、シリアルセレクタ
３７により指定されたフリップフロップ内に一時的に保
持される。シリアルメモリ部３６内に保持されたデータ
信号は、センスアンプ３５により増幅された後、行デコ
ーダ３３により指定されたメモリセル行に書込まれる。

他方、シリアル読出し動作において、読出しされるべき
メモリセル行を指定するための行アドレス信号が外部か
らアドレスバッファ３２に与えられる。行デコーダ３３
は、与えられた行アドレス信号に応答してメモリセルア
レイ３１内のメモリセル行を指定する。指定されたメモ
リセル行内にストアされたデータ信号は、センスアンプ
３５により増幅された後、シリアルメモリ部３６内のフ
リップフロップにより保持される。シリアルセレクタ３
７は、アドレスポインタ４１からの信号に応答して、シ
リアルメモリ部３６内のフリップフロップを順次選択す
る。したがって、シリアルメモリ部３６内に保持された
データ信号が、シリアルＩ１０バッファ３８を介して順
次出力される。

ランダムアクセスのための動作は、一般に知られるダイ
ナミックＲＡＭの動作と同様であることが指摘される。

すなわち、書込み動作において、行デコーダ３３および
列デコーダ３４により指定されたメモリセル内に、ラン
ダムＩ１０バッファ３９を介して与えられたデータ信号
が書込まれる。

他方、読出し動作において、行デコーダ３３および列デ
コーダ３４により指定されたメモリセル内にストアされ
たデータ信号がセンスアンプ３５により増幅される。増
幅されたデータ信号は、ランダムＩ１０バッファ３９を
介して外部に出力される。

第５図は、第４図に示したビデオＲＡＭ３０内の１つの
ビット線対に接続された回路の回路図である。第５図を
参照して、ＮＭＯ５）ランジスタ２１とキャパシタ２２
とによって構成されたメモリセルＭＣがビット線４に接
続される。ビット線４および２の間にセンスアンプ１′
が接続される。

センスアンプ１′はセンスアンプ駆動信号発生回路４２
から発生された駆動信号に応答して活性化される。ビッ
ト線４．４はＮＭＯＳトランジスタ８１および８２を介
してランダムＩ１０線４３に接続される。トランジスタ
８１および８２は、列デコーダ３４から発生される列選
択信号７に応答して動作する。ランダムＩ１０線４３は
、第４図に示したランダムＩ１０バッファ３９に接続さ
れる。

メモリセルにシリアルに書込みおよび読出しされるべき
データ信号を保持するためのフリップフロップ１０が、
ＮＭＯ８）ランジスタ１１１および１１２を介してビッ
ト線対４，４に接続される。

フリップフロップ１０は、第４図に示したシリアルメモ
リ部３６の一部を構成する。フリップフロップ１０は、
２つの入力がＮＭＯＳトランジスタ１３１および１３２
を介してシリアルＩ１０線４４に接続される。トランジ
スタ１３１および１３２は、シリアルセレクタ３７から
発生される選択信号１４に応答して動作する。シリアル
Ｉ１０線４４は、第４図に示したシリアルＩ１０バッフ
ァ３８に接続される。

駆動信号発生回路４２は、ＮＭＯＳトランジスタＱ１１
ないしＱ１４と、インバータ４２１とを含む。トランジ
スタＱｌｌは、クロック発生器４０から発生された信号
φＳに応答して、接地電位を信号線６に与える。トラン
ジスタＱ１２は、インバータ４２１によって反転された
信号Ｔ１に応答して、電源電位Ｖｃｃを信号線５に与え
る。センスアンプ１′は、電源電位Ｖｃｃおよび接地電
位の供給に応答して、活性化される。

次に、第５図に示した回路の動作について説明する。ラ
ンダムアクセスのための書込みおよび読出し動作は、一
般に知られるダイナミックＲＡＭと同様であるので、説
明が省略される。したがって、以下では、シリアルアク
セスのための動作について説明する。

第６図は、シリアルアクセスにおける読出し転送および
書込み転送を説明するためのタイミング図である。まず
、メモリセルＭＣ内にストアされたデータ信号をフリッ
プフロップ１０に転送するための読出し転送動作につい
て説明する。時刻ｔｏにおいてワード線信号３が立上が
る。したがって、トランジスタ２１がオンするので、ビ
ット線４゜１間に微小な電位差が現われる。時刻ｔ１に
おいてセンスアンプ活性化信号φＳが立上がるので、信
号線５および６を介して電源電位Ｖｃｃおよび接地電位
がセンスアンプ１′に供給される。

したがって、センスアンプ１′が活性化され、ビット線
４．４間の電位差が増幅される。時刻ｔ２において、デ
ータトランスファ信号１２が立上がるので、ビット線４
，４間の増幅された電位差がフリップフロップ１０に与
えられる。その結果、メモリセルＭＣ内にストアされた
データがフリップフロップ１０内に転送されたことにな
る。フリップフロップ１０内に保持されたデータ信号は
、シリアルセレクタ３７から発生される選択信号１４に
応答して、トランジスタ１３１および１３２を介してシ
リアルＩ１０線４４に与えられる。

次に、書込み転送動作において、書込み転送されるべき
データ信号がシリアルＩ１０線４４およびトランジスタ
１３１，１３２を介してフリップフロップ１０に与えら
れる。時刻ｔ３において、データトランスファ信号１２
が立上がるので、フリップフロップ１０内に保持された
データ信号がビット線４．１に与えられる。次に、時刻
ｔ４において、活性化信号φＳが立上がるので、与えら
れたデータ信号に基づいてビット線４，１間に現われた
電位差がセンスアンプ１′により増幅される。メモリセ
ルＭＣ内のトランジスタ２１は、高レベルのワード線信
号３に応答してオンするので、増幅された電位差がメモ
リセルＭＣ内のキャパシタ２２に与えられる。ここで注
目されるべきことは、ビット線４．４間の電位差がセン
スアンプ１′により増幅されるまでに十分な値に達して
いる必要があることである。その理由は、転送されるべ
き正確なデータ信号がセンスアンプ１′により増幅され
るべきであるからである。センスアンプ１′による増幅
の前に、ビット線４，４間に十分な電位差を得るために
は、第６図に示した時間長さΔｔ２を十分に長く設定す
る必要がある。すなわち、データトランスファ信号１２
が立上がる時刻ｔ３とセンスアンプ活性化信号φＳが立
上がる時刻ｔ４との間の時間長さΔｔ２をより長く設定
することが好ましい。これにより、センスアンプ１′に
よる増幅が開始されるとき、ビット線４゜４間に十分な
電位差が得られる。

第７図は、第４図に示したビデオＲＡＭにおける４つの
ビット線対周辺回路の回路図である。このビット線周辺
回路は、複数のシリアルＩ１０線対および複数のランダ
ムＩ１０線対に接続される場合の例として示される。す
なわち、ビット線対４ａ、４ａおよび４ｃ、４ｃは、シ
リアルＩ１０線４４ａおよびランダムＩ１０線４３ａに
結合される。他方、ビット線対４ｂ、４ｂおよび４ｄ。

１１は、シリアルＩ１０線４４ｂおよびランダムＩ１０
線４３ｂに結合される。各ビット線対に接続されたビッ
ト線周辺回路は、第５図に示した回路と同様の回路構成
を有する。したがって、各ビット線対に同じ回路構成１
′を有するセンスアンプ１８′ないしｌｄ’が接続され
る。センスアンプ１８′ないし１ｄ′はセンスアンプ駆
動信号発生回路４２から発生される駆動信号５および６
に応答して同時に活性化される。

［発明が解決しようとする課題〕 第８図は、第７図に示したビット線周辺回路の動作を説
明するためのタイミング図である。第７図および第８図
を参照して、次に第７図に示したビット線周辺回路にお
いて発生する不都合について説明する。一般に、ビデオ
ＲＡＭは、マスク書込み転送と呼ばれる特別の動作モー
ドを有する。

この特別の動作モードについての詳細は、たとえば米国
特許番号４，６３６，９８６に記載される。

マスク書込み転送モードでは、特定のビット線対に接続
されたメモリセルにストアされたデータ信号のみが、前
述のように、シリアルメモリ部を構成するフリップフロ
ップ内に転送される。他方、他のビット線対に接続され
たメモリセルにストアされたデータ信号はリフレッシュ
される。すなわち、センスアンプによる増幅のみが行な
われ、増幅されたデータ信号は再びメモリセル内に再書
込みされる。第７図に示した回路において、以下の説明
では、ビット線対４ａ、τｉに接続されたメモリセルＭ
Ｃａにストアされたデータ信号が転送され、ビット線対
４ｂ、４ｂに接続されたメモリセルＭＣｂにストアされ
たれデータ信号がリフレッシュされるものと仮定する。

第８図を参照して、まず、時刻ｔ３において、データト
ランスファ信号１２ａが立上がる。他方、データトラン
スファ信号１２ｂは低レベルに保持される。トランスフ
ァーゲート１１１ａおよび１１２ａは、信号１２ａに応
答してオンするので、フリップフロップ１０ａ内に保持
されたデータ信号がビット線４ａ、４ａに与えられる。

時刻ｔ４においてセンスアンプ活性化信号φＳが立上が
る。

センスアンプ駆動信号発生回路４２は、信号φＳに応答
して駆動信号５および６を発生する。したがって、セン
スアンプ１ａ′は、トランスファーゲート１１１ａおよ
び１１２ａを介してフリップフロップ１０ａから与えら
れたデータ信号を増幅する。他方、センスアンプｌｂ’
　は、メモリセルＭＣｂからビット線４ｂ、１１間に与
えられたデータ信号を増幅する。センスアンプ１ａ′お
よびｌｂ’　による増幅は同時に行なわれる。

前述のように、書込み転送が行なわれるとき、データト
ランスファ信号１２ａが立上がってから活性化信号φＳ
が立上がるまでの時間長さΔｔ２はより長い方が好まし
い。したがって、時間長さΔｔ２をより長く設定するた
め、たとえば第８図に示した時刻ｔ３’　においてデー
タトランスファ信号１２ａを立上げると、次のような不
都合が生じる。

すなわち、トランジスタ１１１ａおよび１１２ａは、デ
ータトランスファ信号１２ａに応答して、より早められ
た時刻ｔ３’においてオンする。したがって、センスア
ンプ駆動信号線５および６の電位が、センスアンプｌａ
’、トランジスタ１１１ａおよび１１２ａ、フリップフ
ロップ１０ａを介して放電される。その結果、ワード線
信号３が立上がる前にセンスアンプ１ａ′が活性化され
ることになる。したがって、ワード線信号３が立上がる
前には、メモリセルＭＣａにストアされたデータ信号が
ビット線４ａに与えられていないので、センスアンプｌ
　ａ／が誤ったデータ信号を増幅することになる。この
増幅の後、ワード線信号３が立上がるので、増幅された
データ信号はメモリセルＭＣａ内に再び書込まれる。し
たがって、誤ったデータ信号がメモリセルＭＣａ内にス
トアされることになる。

この発明は、上記のような課題を解決するためになれさ
たもので、半導体メモリ装置において、他のビット線に
接続された回路の動作の影響により、センスアンプの活
性化が引き起こされるのを防ぐことを目的とする。

［課題を解決するための手段］ この発明に係る半導体メモリ装置は、電源電圧を発生す
る手段と、各々が第１および第２のビット線上に与えら
れた信号をそれぞれ増幅する第１および第２のセンスア
ンプ手段と、各々が第１および第２のビット線にそれぞ
れ接続され、第１および第２のセンスアンプ手段によっ
て増幅されるべきデータ信号を保持する第１および第２
のデータ保持手段と、第１のビット線と第１のデータ保
持手段との間に接続された第１のスイッチング手段と、
第２のビット線と第２のデータ保持手段との間に接続さ
れた第２のスイッチング手段とを含む。第１および第２
のスイッチング手段は、予め定められたモードにおいて
独立に制御される。６第１および第２のセンスアンプ手
段は、電源電圧を受け、ビット線信号に応答してビット
線に電源電圧を供与する供与手段と、活性化信号に応答
して、供与手段による供与タイミングを制御するタイミ
ング制御手段とを含む。

［作用コ この発明における半導体メモリ装置では、各センスアン
ブ手段内にタイミング制御手段が設けられている。タイ
ミング制御手段は、供与手段がビット線に電源電圧を供
与するタイミングを制御する。したがって、第１および
第２のスイッチング手段が予め定められたモードにおい
て独立に制御されるが、第１および第２のビット線の一
方に接続された回路手段の動作の影響が他方のビット線
に接続されたセンスアンプ手段の活性化に及ばない。そ
の理由は、各センスアンプ手段の活性化タイミングがタ
イミング制御手段によって制御されているからである。

その結果、一方のビット線に接続された回路の動作の影
響により、他方のビット線に接続されたセンスアンプの
活性化が引き起こされるのが防がれる。

［発明の実施例］ この発明の一実施例を示すビデオＲＡＭのビット線周辺
回路が第１図に示される。第１図を参照して、改善され
たセンスアンプ回路１は、ＣＭＯＳフリップフロップを
構成するＰＭＯ３）ランジスタＱｌ、Ｑ２およびＮＭＯ
ＳトランジスタＱ３およびＱ４と、電源電位および接地
電位の供給のスイッチングのためのＰＭＯＳトランジス
タＱ５およびＮＭＯＳトランジスタＱ６とを含む。この
センスアンプ１と同様の回路構成を有するセンスアンプ
１ａないし１ｄが各ビット線対４ａおよび４ａないし４
ｄおよび４ｄにそれぞれ接続される。

これに加えて、センスアンプ駆動線５０が電源電位Ｖｃ
ｃに接続される。他方、センスアンプ駆動線６０が接地
電位に接続される。センスアンプ駆動線５０および６０
は各センスアンプ１ａないし１ｄにそれぞれ接続される
。スイッチング制御線１８および１９も、各センスアン
プ１ａないし１ｄにそれぞれ接続される。センスアンプ
活性化信号φＳがスイッチング制御線１９を介して伝送
される。反転された活性化信号φＳがスイッチング制御
線１８を介して伝送される。

センスアンプ１内に設けられたトランジスタＱ５は、ゲ
ートがスイッチング制御線１８に接続される。トランジ
スタＱ６は、ゲートがスイッチング制御線１９に接続さ
れる。他の回路構成は第７図に示した回路と同様である
ので、説明が省略される。

第２図を参照して、第１図に示した回路の動作について
説明する。すでに説明したシリアルアクセスのための読
出し転送動作および書込み転送動作は、第７図に示した
回路と同様であるので説明が省略される。以下の説明で
は、第７図に示した回路における不都合、すなわちマス
ク書込み転送動作において生じる不都合を解消するため
の動作の説明がなされる。以下に説明するマスク書込み
転送動作では、フリップフロップ１０ａ内に保持された
データ信号がメモリセルＭＣａに転送され、他方、メモ
リセルＭＣｂにストアされたデータ信号がセンスアンプ
１ｂによりリフレッシユサレるものと仮定する。

まず、書込み転送されるべきデータ信号がフリップフロ
ップ１０ａ内に保持される。時刻ｔ３において、データ
トランスファ信号１２ａが立上がる。他方、データトラ
ンスファ信号１２ｂは低レベルに保持される。トランジ
スタ１１１ａおよび１１２ａは、高レベルの信号１２ａ
に応答してオンする。したがって、ビット線４ａ、４ａ
間に、フリップフロップ１０ａ内に保持されたデータ信
号に基づいた電位差が現われ、かつ増加される。

この改善されたビデオＲＡＭでは、データトランスファ
信号１２ａが立上がってからセンスアンプ活性化信号φ
Ｓが立上がるまでの時間長さΔｔ１が第８図に示した時
間長さΔｔ２よりも長く設定されている。したがって、
ビット線４ａ、４ａ間の電位差は十分に増加される。電
位差が十分に増加された後、時刻ｔ４においてセンスア
ンプ活性化信号φＳが立上がる。センスアンプ１ａおよ
び１ｂは、活性化信号φＳおよびφＳに応答して活性化
される。したがって、ビット線４ａおよび４ａ間の電位
差はセンスアンプ１ａにより増幅され、増幅された電圧
信号がワード線信号３により指定されたメモリセルＭＣ
ａ内に書込まれる。すなわち、フリップフロップ１０ａ
内に保持されたデータ信号がメモリセルＭＣａに転送さ
れたことになる。

センスアンプ１ｂが活性化される前にワード線信号３が
立上がっているので、ビット線４ｂ、４ｂ間にメモリセ
ルＭＣｂにストアされたデータ信号がすでに現われてい
る。ビット線４ｂ、４ｂ上に現われたデータ信号はセン
スアンプ１ｂにより増幅され、増幅されたデータ信号が
再びメモリセルＭＣｂ内に書込まれる。すなわち、メモ
リセルＭＣｂ内にストアされたデータ信号がリフレッシ
ュされる。

第１図に示した回路では、第７図に示した回路において
生じた不都合が生じないことが指摘される。すなわち、
センスアンプ駆動線５０が電源電位Ｖｃｃに常に保持さ
れ、センスアンプ駆動線６０も接地電位に常に保持され
る。センスアンプ１内におけるＣＭＯＳフリップフロッ
プへの電源電位Ｖｃｃおよび接地電位の供与は、トラン
ジスタＱ５およびＱ６により制御される。すなわち、ト
ランジスタＱ１ないしＱ４により構成されたＣＭＯＳフ
リップフロップは、スイッチング制御線１８および１９
を介して与えられる活性化信号φＳおよびφＳに応答し
て付勢される。このように、センスアンプ１における増
幅動作の開始がセンスアンプ活性化信号φＳおよびφＳ
により制御されるので、ビット線４ａおよび４ａの電位
の変化によりセンスアンプ１ａおよび１ｂが動作するの
が防がれる。言換えると、このＣＭＯＳフリップフロッ
プが動作するタイミングが活性化信号φＳおよびφＳに
より制御されており、ビット線４ａ。

４ａの電位に基づいて動作されることがない。したがっ
て、第２図に示したように時間長さΔｔ１が十分に長く
設定されても、センスアンプ１ａはトランジスタ１１１
ａおよび１１２ａを介して伝えられるビット線４ａ、４
ａの電位差により活性化されない。したがって、センス
アンプ１ｂも活性化されない。その結果、時間長さΔｔ
１を十分に長く設定することができるので、センスアン
プ１ａが十分に増加された電位差を増幅することができ
る。したがって、マスク書込み転送モードにおける書込
み転送動作が安定化される。これに加えて、センスアン
プ１ｂの活性化が、必ずワード線信号３が立上がった後
に行なわれるので、リフレッシュ動作がメモリセルＭＣ
ｂ内にストアされたデータ信号について行なわれる。し
たがって、メモリセルＭＣｂにストアされたデータ信号
がリフレッシュにより変化されるのが防がれる。

この発明の別の実施例を示すビデオＲＡＭに適用可能な
改善されたセンスアンプ回路が第３図に示される。第３
図を参照して、このセンスアンプ回路は、ＰＭＯＳトラ
ンジスタＱ１およびＱ２とＮＭＯ３）ランジスタＱ３お
よびＱ４とによって構成されたＣＭＯＳフリップフロッ
プと、ＣＭＯＳフリップフロップと各ビット線４．４と
の間に接続されたＮＭＯＳトランジスタＱ７およびＱ８
とを含む。トランジスタＱ７およびＱ８は、ケートが第
４図に示したクロック発生器４０から発生されるスイッ
チング制御信号φＸを受けるように接続される。信号φ
Ｘの発生タイミングは、第２図に示される。すなわち、
信号φＸは、ワード線信号３が立上がった後で、かつ活
性化信号φＳが立上がる前に立上がるよう制御される。

センスアンプ駆動信号発生回路４２が、センスアンプ活
性化信号φＳに応答して、駆動信号線５および６を介し
て電源電位Ｖｃｃおよび接地電位をセンスアンプに供給
する。

再び第２図を参照して、第３図に示した回路のマスク書
込み転送動作について簡単に説明する。

このセンスアンプは駆動信号発生回路４２から供給され
る電源電位Ｖｃｃおよび接地電位に基づいて活性化され
る。ＣＭＯＳフリップフロップと各ビット線４．４との
間にトランジスタＱ７およびＱ８がそれぞれ接続されて
いるので、ＣＭＯＳフリップフロップがビット線４．４
の電位により活性化されることが防がれる。すなわち、
ＣＭＯＳフリップフロップは高レベルの信号φＸが与え
られたときのみ活性化される。その結果、ワード線信号
３が立上がる前にリフレッシュのためセンスアンプが活
性化されるのが防がれるので、マスク書込み転送モード
におけるリフレッシュ動作によりメモリセルにストアさ
れたデータ信号が変化されるのが防がれる。

上記のように、第１図または第３図に示した回路をビデ
オＲＡＭに適用することにより、マスク書込み転送モー
ドにおける書込み転送動作に必要な十分な時間長さΔｔ
１を確保することができる。

すなわち、第２図に示すように、ワード線信号３が立上
がる前の時刻ｔ３においてデータトランスファ信号１２
ａが立上げられても、センスアンプ１ｂが活性化される
ことはない。その理由は、センスアンプ１ｂの活性化が
トランジスタＱ５およびＱ６のオンにより制御されるか
らである。同様に、第３図に示したセンスアンプにおい
ても、ビット線４，４とＣＭＯＳフリップフロップとの
接続がトランジスタＱ７およびＱ８のオンにより制御さ
れるので、ビット線４．４の電位によりセンスアンプが
活性化されることはない。したがって、リフレッシュが
行なわれるビット線４ｂ、４ｂに接続されたセンスアン
プ１ｂがワード線信号３の立上がりの前に活性化されな
いので、メモリセルＭＣｂにストアされたデータ信号が
リフレッシュにより変化されるのが防がれる。その理由
は、他のビット線４ａ、４ａに接続された回路の動作、
すなわちビット線４ａ、４ａの電位が変化しても、第７
図に示した回路のようなセンスアンプ１ｂの活性化が引
き起こされないからである。

［発明の効果コ 以上のように、この発明によれば、各センスアンプ手段
内に、ビット線信号に応答してビット線に電源電圧を供
給するタイミングを制御するタイミング制御手段が設け
られたので、他のビット線に接続された回路の動作の影
響により、センスアンプ手段が活性化されることのない
半導体メモリ装置が得られた。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すビデオＲＡＭのビ
ット線周辺回路の回路図である。第２図は、第１図に示
した回路の動作を説明するためのタイミング図である。 第３図は、この発明の別の実施例を示すビデオＲＡＭに
適用可能なセンスアンプの回路図である。第４図は、ビ
デオＲＡＭの回路ブロック図である。第５図は、従来の
ビデオＲＡＭのビット線周辺回路の回路図である。第６
図は、第５図に示した回路の動作を説明するためのタイ
ミング図である。第７図は、第４図に示したビデオＲＡ
Ｍのビット線周辺回路の回路図である。第８図は、第７
図に示したビット線周辺回路のマスク書込み転送モード
における動作を示すタイミング図である。 図において、Ｌｌａないし１ｄはセンスアンプ、３はワ
ード線、４　＋　４　ａないし４ｄはビット線、１０ａ
、１０ｂはフリップフロップ、１８および１９はスイッ
チング制御線、５０および６０はセンスアンプ駆動線で
ある。 乳２図 匙３０ Ｓ【０３ 勇４図 アトしス４喜う 〜ＲＩＯ３ ｒつ ジ８圀 ｔ３’

Claims (1)

1. 【特許請求の範囲】 電源電圧を発生する手段と、 各々がメモリセルに接続された第１および第２のビット
   線と、 各々が第１および第２のビット線に接続され、第１およ
   び第２のビット線上に与えられた信号をそれぞれ増幅す
   る第１および第２のセンスアンプ手段と、 前記第１および第２のセンスアンプ手段を活性化するた
   めの活性化信号を発生する手段と、各々が前記第１およ
   び第２のビット線にそれぞれ接続され、前記第１および
   第２のセンスアンプ手段によって増幅されるべきデータ
   信号を保持する第１および第２のデータ保持手段と、 前記第１のビット線と第１のデータ保持手段との間に接
   続された第１のスイッチング手段と、前記第２のビット
   線と第２のデータ保持手段との間に接続された第２のス
   イッチング手段とを含み、 前記第１および第２のスイッチング手段は、予め定めら
   れたモードにおいて独立に制御され、各前記第１および
   第２のセンスアンプ手段は、電源電圧を受け、ビット線
   信号に応答してビット線に電源電圧を供与する供与手段
   と、 前記活性化信号に応答して、前記供与手段による供与タ
   イミングを制御するタイミング制御手段とを含む、半導
   体メモリ装置。