JP2837127B2

JP2837127B2 - デュアルポートメモリ装置及びそのシリアルデータ出力方法

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Publication number: JP2837127B2
Application number: JP8022813A
Authority: JP
Inventors: ▲ちょる▼揆李
Original assignee: Sansei Denshi Co Ltd
Current assignee: Sansei Denshi Co Ltd
Priority date: 1995-02-08
Filing date: 1996-02-08
Publication date: 1998-12-14
Anticipated expiration: 2016-02-08
Also published as: US5825713A; KR0154741B1; KR960032217A; JPH08249877A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデュアルポートメモ
リ装置に関し、特に、高速シリアルデータ出力のための
デュアルポートメモリ装置のシリアルデータ出力方法に
関する。

【０００２】

【従来の技術】ノーマルダイナミックＲＡＭの機能にデ
ータ高速伝送の可能なシリアルアクセスメモリ（ＳＡ
Ｍ）の機能を付加して非同期的に使用できるようにした
ビデオＲＡＭなどが、デュアルポートメモリ装置の代表
例として一般に知られている。そして、ノートブックパ
ソコンのような携帯用コンピュータ機器などの急速な普
及に伴って、特にビデオＲＡＭの重要性が大きくなって
きている。このビデオＲＡＭとその動作については、例
えば米国特許４，４９８，１５５号（発明の名称：SEMI
CONDUCTOR INTEGRATED CIRCUIT MEMORY DEVICE WITH BO
TH SERIAL AND RANDOM ACCESS ARRAYS) に開示され、よ
く知られている。このようなビデオＲＡＭは、ＲＡＭポ
ートがＣＰＵと接続され、高速のＳＡＭポートがＣＲＴ
やビデオカメラなど外部システムと接続可能とされてい
るため、システム応用力に非常に優れ、その応用範囲が
急速に拡大してきている。そして現在では、多機能化や
大容量化のために高集積ビデオＲＡＭの開発が要求さ
れ、開発が進められている。

【０００３】一方、使用者とコンピュータとの間のグラ
フィックインタフェースを効率よく遂行するために、高
性能制御(high performance)グラフィックシステムにお
いては、各装置に高周波数対応動作が要求される。従っ
てこの場合ビデオＲＡＭも、システムから供給される高
速システムクロックに対応して内部回路が動作しなけれ
ばならない。これは具体的には、ビデオＲＡＭ内のデー
タ入出力線を通じて伝送されるデータの、システムクロ
ックに対応する応答能力により左右される。

【０００４】一般に、ビデオＲＡＭのようなデュアルポ
ートメモリ装置は大別して、画像データを貯蔵するＲＡ
Ｍポートと、該ＲＡＭポートのＲＡＭから画像データ転
送を受けて出力するＳＡＭポートと、から構成される。
図１に、一般的なパイプラインド(pipelined) ＳＡＭポ
ートを有するデュアルポートメモリ装置の構成をブロッ
ク図で示す。

【０００５】まず、ＲＡＭポート１は、メモリセルアレ
イ１１と、メモリセルデータを感知増幅するセンスアン
プ１３と、外部アドレスＡ０〜Ａｎに応じてメモリセル
アレイのロー(row) とカラム(column)を選択するローデ
コーダ１２及びカラムデコーダ１４と、外部アドレスＡ
０〜Ａｎを入力してＲＡＭ制御ロジック部１９に従いロ
ーアドレス及びカラムアドレスを貯蔵するローアドレス
ラッチ部１６及びカラムアドレスラッチ部１７と、外部
機器とのデータ入出力を担当するＲＡＭＩ／Ｏバッファ
１８と、メモリセルアレイ１１とＲＡＭＩ／Ｏバッファ
１８との間のインタフェースを担当するＲＡＭＩ／Ｏラ
イン１５と、外部信号（バーＲＡＳ，バーＣＡＳ，バー
ＷＢ／バーＷＥ，ＤＳＦ，バーＤＴ／バーＯＥ）に従っ
てＲＡＭポート１の全般的動作を制御するＲＡＭ制御ロ
ジック部１９と、から構成される。

【０００６】ＳＡＭポート２は、シリアルアクセスメモ
リとしてのデータレジスタ２２と、ＲＡＭポート１のメ
モリセルアレイ１１とデータレジスタ２２との間のデー
タ転送を担当するデータ転送ゲート２１と、データレジ
スタ２２のアクセス位置を決定するＳＡＭカラムデコー
タ２３と、ＲＡＭポート１のカラムアドレスラッチ部１
７の出力値により初期値が決定され、ＳＡＭ制御ロジッ
ク部２７による制御を受けてＳＡＭカラムデコーダ２３
を動作させるシリアルカウンタ２５と、ＳＡＭデータ入
出力のためのＳＡＭＩ／Ｏバッファ２６と、データレジ
スタ２２とＳＡＭＩ／Ｏバッファ２６とを接続するＳＡ
ＭＩ／Ｏライン２４と、外部入力シリアルクロックＳＣ
及び外部信号ＳＥ、そしてＲＡＭ制御ロジック部１９に
より制御されるＳＡＭ制御ロジック部２７と、から構成
される。

【０００７】このような構成をもつビデオＲＡＭは、ラ
ンダムアクセスモード、転送モード、シリアルアクセス
モードを実行するものであるが、以下の説明において
は、本発明の要旨に関連する転送モードと、シリアルア
クセスモードについて特に説明する。

【０００８】まず簡単に動作を説明すると、転送モード
においては、メモリセルアレイ１１の１ローのデータが
センスアンプ１３により感知増幅された後、データ転送
ゲート２１を通じてデータレジスタ２２へ転送され貯蔵
される。そして、シリアルアクセスモードの読出が実行
され、シリアルカウンタ２５の出力をデコーディングす
るＳＡＭカラムデコーダ２３を通じてデータレジスタ２
２とＳＡＭＩ／Ｏライン２４が接続され、データレジス
タ２２に転送されたデータがＳＡＭＩ／Ｏバッファ２６
を通じて出力される。

【０００９】このとき通常、データレジスタ２２の大き
さ（個数、記憶容量）はメモリセルアレイ１１のカラム
数と等しくされる。また、データレジスタ２２において
最初にアクセスされるべきレジスタの位置は、ＲＡＭポ
ート１のカラムアドレスラッチ部１７にラッチされた転
送モード時のカラムアドレス（ＴＡＰ）に従ってシリア
ルカウンタ２５をセッティングすることで決定される。

【００１０】図２に、図１に示す構成中のシリアル入出
力に関連する構成を詳細に示し、そして図３に、図２の
回路のタイミング図を示す。図２及び図３についてのよ
り具体的詳細は、米国特許５，０４２，０１４号(DUAL-
PORT MEMORY HAVING PIPELINED SERIAL OUTPUT) に開示
されている。

【００１１】図１に示すようなパイプラインドＳＡＭポ
ートを有するデュアルポートメモリ装置のシリアルデー
タ出力方法を簡単に説明する。まず、図２に示すよう
に、パイプラインドＳＡＭポートを有するデュアルポー
トメモリ装置のシリアルカウンタ２５においてＬＳＢデ
コーダ２５８は、第１及び第２Ｔフリップフロップ２５
０，２５１の出力を入力する。第１及び第２Ｔフリップ
フロップ２５０，２５１は、シリアルクロックＳＣを最
初の入力端子Ｔに受けて非同期カウントを行うリップル
カウンタを構成している。従ってＬＳＢデコーダ２５８
は、シリアルクロックＳＣの各立上エッジに同期して信
号ＰＭＸ０〜ＰＭＸ３を順次に出力する。そして、ＮＡ
ＮＤゲート２４０が、信号ＰＭＸ３とインバータ２４４
で反転したロードエネーブル信号ＬＤＥＮとを否定積演
算する。

【００１２】このＮＡＮＤゲート２４０の演算出力値と
インバータ２４１によるその反転値とは、他のリップル
カウンタを構成する第３〜第８Ｔフリップフロップ２５
２〜２５７の最初のカウント端である第３Ｔフリップフ
ロップ２５２の正入力端子Ｔ及び負入力端子Ｔ−へ入力
される。従って、ロードエネーブル信号ＬＤＥＮが“ロ
ウ”状態で入力されているとき、図３に示すようにＬＳ
Ｂデコーダ２５８から“ハイ”状態の信号ＰＭＸ３が出
力されると、第３Ｔフリップフロップ２５２の入力端子
Ｔに“ハイ”状態が入力される。即ち、信号ＰＭＸ３に
応答してシリアルクロックＳＣの１周期に相当する“ハ
イ”状態が第３Ｔフリップフロップ２５２の入力端子Ｔ
に入力され、これにより第３〜第８Ｔフリップフロップ
２５２〜２５７が非同期カウントを遂行する。そして、
これら第３〜第８Ｔフリップフロップ２５２〜２５７の
各出力端はプリデコーダ２３０へ接続されているので、
そのカウント値がそのままプリデコーダ２３０へ入力さ
れる。このプリデコーダ２３０の出力を受けるシリアル
デコーダ２２０は、入力信号をデコーディングしてデー
タレジスタ２２から４ビットを選択し、ラッチ部２４７
へ出力させる。

【００１３】第１〜第８Ｔフリップフロップ２５０〜２
５７はロードエネーブル信号ＬＤＥＮによりエネーブル
され、データレジスタ２２のカラムアドレス（ＴＡＰ：
ＣＡ０〜ＣＡ７）値をプリセット端子に入力することで
転送開始アドレスが指定される。しかる後に、プリデコ
ーダ２３０の出力が第３〜第８フリップフロップ２５２
〜２５７の出力値により決定される。

【００１４】ＲＳフリップフロップ２５９は、セット入
力端子Ｓに信号ＰＭＸ０が入力され、リセット入力端子
Ｒには、信号ＰＭＸ３及びロードエネーブル信号ＬＤＥ
Ｎを論理積演算した後に信号ＰＭＸ２と論理和演算した
結果値が入力される。そして、このＲＳフリップフロッ
プ２５９の出力信号により、伝送ゲートの片側をなす伝
送トランジスタ２４６がスイッチ制御される。これから
分かるように、プリデコーダ２３０、シリアルデコーダ
２２０、そして伝送ゲート２４５，２４６がＳＡＭカラ
ムデコーダ２３を構成するものである。

【００１５】ＳＡＭＩ／Ｏバッファ２４を構成する４−
１マルチプレクサ２４８は、選択端にＬＳＢデコーダ２
５８から信号ＰＭＸ０〜ＰＭＸ３を受けて出力制御され
ることにより、ラッチ部２４７による４ビットの入力デ
ータ中の最下位ビットから順次に１ビットずつ出力端Ｓ
ＤＱを通じて出力する。このラッチ部２４７からデータ
レジスタ２２までの間がＳＡＭＩ／Ｏライン２４に相当
する。

【００１６】本回路に印加されるロードエネーブル信号
ＬＤＥＮは、シリアルカウンタ２５にカラムアドレスＣ
Ａ０〜ＣＡ７をセッティングさせる信号で“ハイ”アク
ティブである。従ってまず、ロードエネーブル信号ＬＤ
ＥＮが“ロウ”状態の場合から説明する。

【００１７】最初に、図３に示すように信号ＰＭＸ２が
“ハイ”状態でＬＳＢデコーダ２５８から生成出力され
ると、ＲＳフリップフロップ２５９は“ロウ”状態の出
力信号Ｑ₂₅₉ を発生する。従って、伝送ゲートをなす片
側の伝送トランジスタ２４６はその“ロウ”状態の出力
信号Ｑ₂₅₉ によりスイッチオフされ、データレジスタ２
２とラッチ部２４７との間を電気的に遮断してラッチ部
２４７にラッチされたデータの破壊を防止する。そし
て、信号ＰＭＸ３が“ハイ”状態でＬＳＢデコーダ２５
８から生成出力され、ＮＡＮＤゲート２４０及びインバ
ータ２４１を通じて第３Ｔフリップフロップ２５２へ入
力されると、第３〜第８Ｔフリップフロップ２５２〜２
５７のカウント状態が変化し、プリデコーダ２３０及び
シリアルデコーダ２２０によりデータレジスタ２２から
新しい４ビットのデータが出力される。次いで信号ＰＭ
Ｘ０が“ハイ”状態へ変化すると、ＲＳフリップフロッ
プ２５９から“ハイ”状態の信号Ｑ₂₅₉ が出力されて伝
送トランジスタ２４６をスイッチオンさせ、データレジ
スタ２２からのデータがラッチ部２４７へアップデーテ
ィング可能になる。

【００１８】即ち、このデュアルポートメモリ装置にお
けるシリアルデコーダ２２０は、シリアルクロックＳＣ
の４サイクルごとに１回ずつ、出力データＳＤＱの１サ
イクル出力前にその状態が変化するようにしてあり、デ
ータ出力時間に占めるデコーディング時間を減少させた
構造である。また、シリアルカウンタ２５は、ロードエ
ネーブル信号ＬＤＥＮをインバータ２４４で反転してＮ
ＡＮＤゲート２４０の一入力にしてあり、このロードエ
ネーブル信号ＬＤＥＮが“ハイ”状態にあるときにはＮ
ＡＮＤゲート２４０の出力が“ハイ”状態に保たれるよ
うにしてある。従って、新しいカラムアドレス（ＴＡ
Ｐ：ＣＡ０〜ＣＡ７）を印加する場合（ＬＤＥＮ＝“ハ
イ”）、又は、新しいカラムアドレスにより信号ＰＭＸ
３が“ハイ”状態になる場合に、間違ったカラムアドレ
スがプリデコーダ２３０へ入力される可能性は排除され
ている。

【００１９】

【発明が解決しようとする課題】上記従来のパイプライ
ンドＳＡＭポートを有するデュアルポートメモリ装置及
びそのシリアルデータ出力方法は、次のような問題点を
有している。

【００２０】図４の開始カラムアドレスＴＡＰによる出
力タイミング図を参照して説明する。まず、シリアルデ
ータの連続性を保証するために、転送モードにおいてデ
ータレジスタ２２に新しいデータが転送された後、シリ
アルカウンタ２５に対しデータレジスタ２２の開始カラ
ムアドレスＴＡＰが印加される。しかる後に、シリアル
カウンタ２５の第３〜第８Ｔフリップフロップ２５２〜
２５７からなるデコーディングステージに開始カラムア
ドレスＴＡＰの値が決定される時間Ｔ１（図４）、前記
デコーディングステージの出力がプリデコーダ２３０で
処理される時間Ｔ２（図４）、プリデコーダ２３０の出
力がシリアルデコーダ２２０で処理される時間Ｔ３（図
４）、シリアルデコーダ２２０により選択されたデータ
レジスタ２２の出力がラッチ部２４７へローディングさ
れる時間Ｔ４（図４）などを経てから初めて、当該シリ
アルデータ出力のための第１シリアルクロックＳＣの立
上エッジを提供可能になる。

【００２１】即ち、開始カラムアドレスＴＡＰに対する
出力を得るためには、シリアルクロックＳＣの第１立上
エッジ（該カラムアドレスＴＡＰによる出力立上）は、
時間Ｔ＝Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４以後に存在すべきであ
る。もしこれより短いと、例えばロードエネーブル信号
ＬＤＥＮが“ロウ”状態のうちにシリアルクロックＳＣ
が“ハイ”状態になると、開始カラムアドレスＴＡＰの
入力が不完全でフェイル（エラー）を起こす可能性があ
る。従って、これを防ぐためにはシリアルサイクルタイ
ムの増加が必須である。

【００２２】また、ビデオＲＡＭのＭｉｄ−ラインロー
ドサイクル (Real-time Read Transfer Cycle:ＲＲＴサ
イクル）の場合、上述の時間Ｔとデータレジスタ２２へ
の転送時間が加算されるので、シリアルアクセスタイム
が時間的制約を受けることになる。

【００２３】加えて上記問題点以外にも次の問題があ
る。シリアルカウンタ２５をリップルカウンタとして使
用しているため、シリアルクロックＳＣに従ってリップ
ルカウンタの最終ステージからカウンタ出力が発生する
までの時間は、リップルカウンタのステージ数×各ステ
ージの遅延時間ｔｄになる。従って、たとえシリアルデ
コーダ２２０のデコーディング出力時間が４−１マルチ
プレクサ２４８の出力タイミングより１サイクル前に与
えられるとしても、５０ＭＨｚ以上のハイサイクルシリ
アル出力に対応するのは難しい。また、上記のようなパ
イプラインドシリアル出力のためには、データレジスタ
２２と伝送ゲートの両トランジスタ２４５，２４６との
間を接続する伝送ラインであるＳＡＭＩ／Ｏライン２４
の個数が増加し、この伝送ラインはメモリのレイアウト
構成上コアサイド（主要領域）に形成するものであるた
め、メモリチップの全体面積が増加するという改善点が
ある。

【００２４】従って本発明の目的は、データレジスタか
らのシリアルデータ出力をより高速化できるようなデュ
アルポートメモリ装置を提供することにある。また、本
発明の他の目的は、シリアルデータ出力のための伝送ラ
インを減少可能でメモリの全体的面積を減少させられる
ようなデュアルポートメモリ装置を提供することにあ
る。

【００２５】

【課題を解決するための手段】このような目的のために
本発明によるデュアルポートメモリ装置は、ランダムア
クセス可能なメモリセルアレイと、該メモリセルアレイ
をアクセスするためのロー及びカラムアドレスを指定す
る外部入力アドレスをラッチするためのアドレスラッチ
手段と、前記アドレスによりアクセスされるデータを一
時的に貯蔵して外部との入出力を担当する第１データ入
出力手段と、前記メモリセルアレイのデータアクセス動
作を制御する各制御信号を生成出力する第１制御手段
と、前記メモリセルアレイの１ロー分の転送データを少
なくとも貯蔵可能とされ、印加されるアドレス値に従っ
て貯蔵したデータをシリアル出力するデータ貯蔵手段
と、前記アドレスラッチ手段からカラムアドレスを受け
て１増加させ、これをカウント開始アドレス値として基
準クロックに同期したカウント動作を遂行し、そのカウ
ントによるアドレス値を前記データ貯蔵手段へ提供する
シリアルカウント手段と、前記第１データ入出力手段の
データ及び前記データ貯蔵手段の出力データを受け、前
記第１データ入出力手段のデータを始めに出力し次いで
前記データ貯蔵手段の出力データを出力する第２データ
入出力手段と、前記第１制御手段による制御信号及び前
記基準クロックに基づいて、前記第２データ入出力手段
及び前記シリアルカウント手段を動作制御しシリアル出
力を制御するための制御信号を生成出力する第２制御手
段と、を備え、前記データ貯蔵手段と前記第２データ入
出力手段とがパイプラインでデータを入出力することを
特徴とする。即ち、第１ポート（ＲＡＭポート）でアク
セスしたデータをシリアルデータに用いることで高速出
力を可能とし、加えて、第２ポート（ＳＡＭポート）の
シリアルデータ出力のためのカラムアドレスは１増加さ
せて提供し、高速のシリアルアクセスタイミングを可能
にしている。

【００２６】このようなデュアルポートメモリ装置の第
１制御手段は、カラムアドレスストローブの制御によっ
てアドレスラッチ手段のカラムアドレスセットアップ及
びホールディング時間を決定する遅延手段と、転送サイ
クル動作におけるカラムアドレスストローブの最初の立
下エッジ以外のカラムアドレスストローブのトグルによ
る前記カラムアドレスストローブのアドレスラッチ手段
に対する制御を抑止する手段と、を備えてなるものとす
る。また、第２データ入出力手段は、第１データ入出力
手段のデータを貯蔵して出力するために、転送サイクル
で前記第１データ入出力手段のデータを貯蔵する第１ラ
ッチ手段と、転送パルス発生の後に前記第１ラッチ手段
のデータを貯蔵する第２ラッチ手段と、転送サイクルの
後に前記第２ラッチ手段のデータを出力するための第３
ラッチ手段と、を有してなるものとする。或いは、第２
データ入出力手段は、データ貯蔵手段の出力データを貯
蔵して出力するために、前記データ貯蔵手段の出力デー
タを貯蔵する第１ラッチ手段と、転送パルス後の前記基
準クロックの最初のクロック以外のクロックに従って前
記第１ラッチ手段に貯蔵されたデータを入力して出力す
る第２ラッチ手段と、を有してなるものとする。更に、
第２制御手段は、シリアルカウント手段に新しいカウン
ト開始アドレス値が入れられるときに該シリアルカウン
ト手段のカウント動作を停止させ、前記基準クロックの
最初のクロック発生の後に前記シリアルカウント手段の
前記カウント開始アドレス値のカウント動作を遂行する
ためのカウント開始信号を生成出力し、前記シリアルカ
ウント手段の動作を制御するものとする。

【００２７】また、本発明によるデュアルポートメモリ
装置のシリアルデータ出力方法は、ランダムアクセスさ
れるメモリセルアレイと、ロー及びカラムアドレスによ
りアクセスしたデータを一時的に貯蔵して外部との入出
力を担当する第１データ入出力手段と、をもつ第１ポー
ト、そして、前記メモリセルアレイのローアドレスで指
定されるデータを貯蔵し、基準クロックに基づいてシリ
アルアクセスされるデータ貯蔵手段と、前記アドレスに
対応するデータを前記第１データ入出力手段から入力す
ると共に前記データ貯蔵手段の出力データを入力し、こ
れら入力したデータをシリアル出力する第２データ入出
力手段と、をもつ第２ポートを備えるデュアルポートメ
モリ装置のシリアルデータ出力方法であって、所定アド
レスによりアクセスされた前記第１ポート内のデータを
ラッチして転送サイクル後に前記基準クロックの最初の
クロックに同期させて前記第２ポートから出力する第１
段階と、前記所定アドレスを１増加させたアドレスから
前記データ貯蔵手段のデータアクセスを開始して前記最
初のクロック後にシリアル出力する第２段階と、を実施
することを特徴とする。

【００２８】或いは本発明では、ランダムアクセスのた
めのＲＡＭポート及びシリアルアクセスのためのＳＡＭ
ポートからなるデュアルポートメモリ装置のシリアルデ
ータ出力方法において、ＲＡＭポートからＳＡＭポート
へのデータ転送に際し、ＲＡＭポートでロー及びカラム
アドレスを指定して読出したデータをＳＡＭポートの入
出力バッファへ送ると共に、ＳＡＭポートでは前記カラ
ムアドレスを１アップしたアドレスを開始アドレスとし
てデータレジスタをアクセスし、そして、シリアルクロ
ックの提供により前記ＲＡＭポートから送られたデータ
に続けて前記データレジスタによるデータを出力するこ
とを特徴としたシリアルデータ出力方法を提供する。

【００２９】

【発明の実施の形態】以下、本発明の実施形態につき添
付図面に基づいて詳細に説明する。尚、図中の同じ構成
要素にはできるだけ共通符号を付している。下記の説明
において具体的な回路構成、論理状態などの特定詳細が
本発明のより全般的な理解のために提示されているが、
これら特定詳細に限らずとも本発明を実施し得ることは
当業者には明白である。また、本発明の要旨にあまり関
連のない公知機能や構成に対する説明は適宜省略する。

【００３０】図５は、本発明によるデュアルポートメモ
リ装置の実施形態を示したブロック構成図である。ＲＡ
Ｍポート１は、メモリセルアレイ１１と、メモリセルの
データを感知増幅するセンスアンプ１３と、外部アドレ
スＡ０〜Ａｎに応じてメモリセルアレイ１１のローとカ
ラムを選択するローデコーダ１２及びカラムデコーダ１
４と、外部アドレスＡ０〜Ａｎを入力してＲＡＭ制御ロ
ジック部１９に従いロー及びカラムアドレスを貯蔵する
ローアドレスラッチ部１６及びカラムアドレスラッチ部
１７（アドレスラッチ手段）と、外部機器とのデータ入
出力を担当するＲＡＭＩ／Ｏバッファ１８（第１データ
入出力手段）と、メモリセルアレイ１１とＲＡＭＩ／Ｏ
バッファ１８との間のインタフェースを担当するＲＡＭ
Ｉ／Ｏライン１５と、外部信号（バーＲＡＳ，バーＣＡ
Ｓ，バーＷＢ／バーＷＥ，ＤＳＦ，バーＤＴ／バーＯ
Ｅ）に従ってＲＡＭポート１の全般的動作を制御するＲ
ＡＭ制御ロジック部１９（第１制御手段）と、から構成
される。

【００３１】ＳＡＭポート２は、シリアルアクセスメモ
リとしてのデータレジスタ２２（データ貯蔵手段）と、
ＲＡＭポート１のメモリセルアレイ１１とデータレジス
タ２２との間のデータ転送のためのデータ転送ゲート２
１と、データレジスタ２２のアクセス位置を決定するＳ
ＡＭカラムデコーダ２３（シリアルカウント手段）と、
ＳＡＭ制御ロジック部２７により制御され、カラムアド
レスラッチ部１７から入力される開始カラムアドレスＴ
ＡＰを１増加（ＴＡＰ＋１）して出力する１−アップ手
段２８（シリアルカウント手段）と、その１増加開始カ
ラムアドレスＴＡＰ＋１により初期カウント値が決定さ
れ、シリアルクロックＳＣに同期してカウント動作を遂
行しＳＡＭカラムデコーダ２３を制御するシリアルカウ
ンタ２５（シリアルカウント手段）と、ＳＡＭデータ入
出力のためのＳＡＭＩ／Ｏバッファ２６（第２データ入
出力手段）と、データレジスタ２２とＳＡＭＩ／Ｏバッ
ファ２６との間を接続するＳＡＭＩ／Ｏライン２４と、
外部入力シリアルクロックＳＣ（基準クロック）及び外
部入力シリアルエネーブル信号ＳＥとＲＡＭ制御ロジッ
ク部１９に従って動作するＳＡＭ制御ロジック部２７
（第２制御手段）と、から構成される。従来とは異な
り、ＲＡＭポート１のＲＡＭＩ／Ｏバッファ１８の出力
が経路２９を通じてＳＡＭポート２のＳＡＭＩ／Ｏバッ
ファ２６へ入力されている。

【００３２】この図５の構成をもつデュアルポートメモ
リ装置のシリアルデータ出力動作を説明する。まず、デ
ータレジスタ２２をアクセスするための開始カラムアド
レスＴＡＰは、転送サイクルでＲＡＭポート１のアドレ
ス入力端Ａ０〜Ａｎを通じて入力されるカラムアドレス
により決定される。

【００３３】通常、転送サイクルにおいては、ＲＡＭポ
ート１とＳＡＭポート２とが同期して動作するため、Ｒ
ＡＭポート１へのデータ入出力は禁止される。但し、Ｒ
ＡＭポート１のデータ入出力は禁止されるが、転送のた
めにセンスアンプ１３によるメモリセルアレイ１１の感
知・増幅は実行される。そして、外部入力に従う開始ア
ドレスＴＡＰはカラムアドレスラッチ部１７にラッチさ
れ、これに従うＲＡＭカラムデコーダ１４とＲＡＭＩ／
Ｏライン１５とを通じてＲＡＭＩ／Ｏバッファ１８へデ
ータが伝達される。このＲＡＭＩ／Ｏバッファ１８に貯
蔵された開始カラムアドレスＴＡＰのデータは経路２９
を通じてＳＡＭＩ／Ｏバッファ２６に貯蔵され、ＳＡＭ
制御ロジック部２７に従って出力端ＳＤＱｉを通じて出
力される。

【００３４】このように、開始カラムアドレスＴＡＰに
対しＲＡＭポート１のデータを用いるようにすること
で、データレジスタ２２のデータ伝送のための開始カラ
ムアドレスＴＡＰをアクセスする必要がなくなる。従っ
て、シリアルカウンタ２５には、開始カラムアドレスＴ
ＡＰではなく１−アップ手段２８による１増加開始カラ
ムアドレスＴＡＰ＋１を入力し、開始カラムアドレスＴ
ＡＰのデータが出力端ＳＤＱｉから出力されるまでに、
データレジスタ２２から１増加開始カラムアドレスＴＡ
Ｐ＋１のデータをアクセスしてＳＡＭＩ／Ｏバッファ２
６にラッチすることが可能になる。

【００３５】即ち、開始カラムアドレスＴＡＰのデータ
アクセスを、従来のようにデータレジスタ２２から行う
のではなく、転送サイクルのＲＡＭポート１でセンシン
グされたデータを用いるようにすることにより、開始カ
ラムアドレスＴＡＰのデータアクセスに際してあった遅
延による高速シリアルアクセスの制約を排除することが
できる。また、シリアルカウンタ２５に対し、開始カラ
ムアドレスＴＡＰの代わりに１増加開始カラムアドレス
ＴＡＰ＋１を最初に印加するので、データレジスタ２２
の出力データアクセスが該データ出力時点より常に先行
することになり、高速シリアルアクセスを行えるように
なる。

【００３６】図６に、図５の構成におけるカラムアドレ
スラッチ部１７に接続された１−アップ手段２８の回路
例を示す。この図６の１−アップ手段２８は、カラムア
ドレスロード信号ＴＡＬに応答してカラムアドレスラッ
チ部１７からカラムアドレスＣＡ０〜ＣＡ８（ＴＡＰ）
を入力し、１増加カラムアドレスＳＣＡ０〜ＳＣＡ８を
出力する。このような１−アップ手段２８は、“ハイ”
状態のカラムアドレスロード信号ＴＡＬに応答してカラ
ムアドレスＣＡ０〜ＣＡ８をラッチ出力するＤフリップ
フロップ２８１〜２８４と、１−アップ演算のためのイ
ンバータ２８５及び排他的ＯＲ（ＥＸ−ＯＲ）ゲート２
８６，２８７，２８９と、キャリ発生ＡＮＤゲート２９
０〜２９２と、各ステージの出力ラッチのためのステー
ジラッチ部２９３〜３００と、から構成されている。

【００３７】カラムアドレスラッチ部１７はアドレス入
力端を通じてカラムアドレスＡ０〜Ａ８を受け、カラム
アドレスラッチ制御信号ＣＡＬが“ロウ”状態のとき、
前記カラムアドレスをラッチする。このカラムアドレス
ラッチ部１７の制御信号であるカラムアドレス制御信号
ＣＡＬ生成手段の詳細回路を図７に示す。

【００３８】図７を参照してカラムアドレスロード信号
ＴＡＬが“ロウ”状態であるときのカラムアドレスラッ
チ制御信号ＣＡＬの出力状態を説明する。ローアドレス
ストローブバーＲＡＳ及びカラムアドレスストローブバ
ーＣＡＳがともに“ハイ”状態（一般にプリチャージ状
態）であるとき、カラムアドレスラッチ制御信号ＣＡＬ
は“ロウ”状態で出力される。

【００３９】そして、ローアドレスストローブバーＲＡ
Ｓが“ロウ”状態になると、インバータを通じた反転に
より、“ハイ”状態のローアドレスストローブ（ＰＩＲ
とする）が発生する。カラムアドレスストローブバーＣ
ＡＳが“ハイ”状態である場合、インバータを通じた反
転によるカラムアドレスストローブ（ＰＩＣとする）は
“ロウ”状態になるので、ＮＡＮＤゲート１９７は“ハ
イ”状態を出力する。従って、カラムアドレスラッチ制
御信号ＣＡＬはＮＡＮＤゲート１９９及びインバータ２
００を通じて“ハイ”状態で発生され、カラムアドレス
ラッチ部１７がアドレスＡ０〜Ａ８を入力する。

【００４０】ローアドレスストローブバーＲＡＳが“ロ
ウ”状態になって一定時間の後にカラムアドレスストロ
ーブバーＣＡＳが“ロウ”状態に遷移すると（通常のビ
デオＲＡＭ、ダイナミックＲＡＭではその一定時間が決
まっている：ｔＲＣＤ→バーＲＡＳからバーＣＡＳまで
の遅延時間）、“ハイ”状態のＰＩＣがインバータ１９
３、遅延器１９５、及びインバータ１９６を経てＮＡＮ
Ｄゲート１９７に入力される結果、ＮＡＮＤゲート１９
７は“ロウ”状態を出力し、カラムアドレスラッチ制御
信号ＣＡＬは“ハイ”状態から“ロウ”状態へ遷移す
る。これに従って、カラムアドレスラッチ部１７はアド
レスＡ０〜Ａ８をラッチしてカラムアドレスＣＡ０〜Ｃ
Ａ８（ＴＡＰ）を出力する。図７における遅延器１９５
は、バーＣＡＳに従ってカラムアドレスセットアップ及
びホールド時間を調整する遅延手段である。

【００４１】図８は信号ＰＩＲＸ生成手段の詳細回路図
で、図９はカラムアドレスロード信号ＴＡＬ生成手段の
詳細回路図である。図８に示すＰＩＲＸは転送モードに
おいて“ハイ”状態となる信号で、ローアドレスストロ
ーブバーＲＡＳが“ロウ”状態のアクティブになると
き、ＰＩＲに従ってデータ転送及び出力エネーブル信号
バーＤＴ／バーＯＥをラッチしインバータ２７０１を介
することで出力される。即ち、ローアドレスストローブ
バーＲＡＳが“ロウ”アクティブになるときにデータ転
送及び出力エネーブル信号バーＤＴ／バーＯＥが“ロ
ウ”状態であれば転送モードであり、“ロウ”状態のロ
ーアドレスストローブバーＲＡＳによりＰＩＲが“ハ
イ”状態に変わることでＤフリップフロップ２７００に
“ロウ”状態のデータ転送及び出力エネーブル信号バー
ＤＴ／バーＯＥが入力され、インバータ２７０１を通じ
てＰＩＲＸが“ロウ”状態から“ハイ”状態へ遷移す
る。

【００４２】ローアドレスストローブバーＲＡＳが“ロ
ウ”状態のアクティブになるときにデータ転送及び出力
エネーブル信号バーＤＴ／バーＯＥが“ハイ”状態であ
れば、ＰＩＲＸは“ロウ”状態になり転送モードではな
いことを表す。

【００４３】図９において、カラムアドレス（ＴＡＰ）
ロード信号ＴＡＬは転送モード以外では必要ない信号な
ので、ＰＩＲＸによりＮＡＮＤゲート２７０５を制御す
るようにしている。カラムアドレスロード信号ＴＡＬ
は、遅延器２７０３を経たＰＩＲと、インバータ２７０
２及び遅延器２７０４を経たカラムアドレスラッチ制御
信号ＣＡＬと、ＰＩＲＸとをＮＡＮＤゲート２７０５で
演算してインバータ２７０６を通すことで出力される。
遅延器２７０３は、メモリセルアレイ１１のデータがセ
ンスアンプ１３により十分増幅された後にカラムアドレ
スロード信号ＴＡＬを発生させるための手段で、この遅
延により、短(short) ｔＲＣＤ条件の転送サイクルにお
けるカラムアドレスロード信号ＴＡＬにより制御される
後述のデータ転送パルスＤＴＰの発生が抑制される。ま
た遅延器２７０４は、有効カラムアドレスラッチ後（即
ち、カラムアドレスラッチ制御信号ＣＡＬが“ハイ”状
態から“ロウ”状態へ変化した後）にカラムアドレスロ
ード信号ＴＡＬが発生し、１−アップ手段２８に有効カ
ラムアドレスＴＡＰが入力されてラッチされ得るように
する遅延手段である。

【００４４】このように、カラムアドレス（ＴＡＰ）ロ
ード信号ＴＡＬは、転送モード以外（ＰＩＲＸ＝“ロ
ウ”）では常時“ロウ”状態を維持して１−アップ手段
２８が以前のカラムアドレスを貯蔵しているようにし、
転送モード（ＰＩＲＸ＝“ハイ”）では、有効カラムア
ドレスＴＡＰをカラムアドレスラッチ部１７に貯蔵する
ための所定時間経過後に、新しいカラムアドレスＴＡＰ
が１−アップ手段２８に入力されラッチされ得るように
“ハイ”状態で発生される。

【００４５】また、カラムアドレスロード信号ＴＡＬが
“ハイ”状態になると、図７に示すように、ＰＩＣが伝
送ゲート１９２により遮断される。これは次の理由によ
る。通常のビデオＲＡＭのＲＡＭ側動作はダイナミック
ＲＡＭと同様であるので、ページモード読出／書込動作
のためには、カラムアドレスストローブバーＣＡＳのト
グル(toggle)に際して常時新しいカラムアドレスをカラ
ムアドレスラッチ部１７が受取れるように、カラムアド
レスラッチ制御信号ＣＡＬもトグルしなければならな
い。しかしながら、転送サイクルにおけるカラムアドレ
スストローブバーＣＡＳのトグルでは、最初のカラムア
ドレスストローブバーＣＡＳの立下エッジにおけるカラ
ムアドレスのみが開始カラムアドレスＴＡＰとしての意
味を有し、他のカラムアドレスは無効なカラムアドレス
である。従って、その無効カラムアドレスによる誤動作
を防止するため図７に示すように、伝送ゲート１９２
は、カラムアドレスロード信号ＴＡＬの“ハイ”状態に
応答してＰＩＣの伝送を遮断するようにしてある。つま
り、転送サイクルにおけるカラムアドレスストローブバ
ーＣＡＳの最初の立下エッジ以外のカラムアドレススト
ローブバーＣＡＳのトグルによるアドレスラッチ制御を
抑止する手段となっている。

【００４６】図１０は、図５の構成においてシリアル用
のカウントアドレス値発生のためのシリアルカウンタ２
５の詳細回路図である。この例のシリアルカウンタ２５
は、プリセット可能なＴフリップフロップ２５１，２５
２，２５３，２５４，…，２５５で各ステージが構成さ
れ、シリアルクロックＳＣと同期させたシリアルカウン
ティングクロックＳＣＣ（カウント開始信号）に同期し
てカウント動作を遂行する同期カウンタである。

【００４７】シリアルカウンタ２５の初期値は、ロード
エネーブル信号ＬＤＥＮが“ハイ”状態のときに入力さ
れる１−アップ手段２８の出力アドレスＳＣＡｉ（ｉ＝
０〜８）により決定される。入力されるアドレスＳＣＡ
ｉは、上記説明から分かるように１増加カラムアドレス
ＴＡＰ＋１である。そして、初期値が設定された後には
シリアルカウンティングクロックＳＣＣの下降エッジに
同期してカウントを行う。尚、シリアルカウンタ２５の
ＡＮＤゲート２５６，２５７，…，２５８はキァリ発生
手段である。

【００４８】図１１は、シリアルカウンティングクロッ
クＳＣＣを生成するための信号ＳＲＥとシリアル出力用
の信号ＰＳＯＴ生成手段の詳細回路図で、図１２はシリ
アルカウンティングクロックＳＣＣ生成手段の詳細回路
図である。図１１において、外部信号であるシリアルク
ロックＳＣが“ロウ”状態であれば、インバータ２７１
１の出力信号ＳＲＥも“ロウ”状態で出力され、ＮＯＲ
ゲート２７１０の出力信号ＰＳＯＴも“ロウ”状態で出
力される。このような状態からシリアルクロックＳＣが
“ハイ”状態になれば、遅延器２７０８の遅延によりＮ
ＡＮＤゲート２７０９の両入力が一旦“ハイ”状態にな
るので“ロウ”状態が出力され、インバータ２７１１の
出力信号ＳＲＥは“ハイ”状態になる。次いで、シリア
ルクロックＳＣの“ハイ”状態がインバータ２７０７を
経て遅延器２７０８を通過すると、ＮＡＮＤゲート２７
０９の両入力が“ハイ”及び“ロウ”状態になるので、
インバータ２７１１の出力信号ＳＲＥは“ロウ”状態に
なる。即ち、このＳＲＥはシリアルクロックＳＣの上昇
（ハイゴーイング）エッジで生成されるパルスであり、
遅延器２７０８がそのパルス幅を決定する手段となる。

【００４９】また、シリアルクロックＳＣが“ハイ”状
態から“ロウ”状態へ変化するときには、遅延器２７０
８による遅延でＮＯＲゲート２７１０の両入力が一旦
“ロウ”状態になるので、その出力信号ＰＳＯＴは“ハ
イ”状態になる。続いてシリアルクロックＳＣの“ロ
ウ”状態がインバータ２７０７を経て遅延器２７０８を
通過しＮＯＲゲート２７１０に入力されると、ＮＯＲゲ
ート２７１０の出力信号ＰＯＳＴは“ロウ”状態にな
る。即ち、このＰＯＳＴはシリアルクロックＳＣの下降
（ロウゴーイング）エッジで発生するパルスであり、遅
延器２７０８はそのパルス幅を決定する手段となる。

【００５０】図１２のシリアルカウンティングクロック
ＳＣＣ生成手段は、図１１を参照しつつ説明すると次の
ようなものである。まず、デュアルポートメモリ装置の
初期動作によってロードエネーブル信号ＬＤＥＮが“ロ
ウ”状態にあり、シリアルクロックＳＣの上昇エッジに
よりＳＲＥがハイパルス生成されると、ノードＡのチャ
ージはＮＭＯＳＦＥＴ２７１４，２７１５を通じてグラ
ンドＶｓｓ状態にディスチャージされるので“ロウ”状
態となり、ラッチ２７１６，２７１７によりその“ロ
ウ”状態が貯蔵される。従って、ＲＡＭデータエネーブ
ルＲＤＥＢはインバータ２７１８により“ハイ”状態を
維持し、また、ＮＯＲゲート２７１９及びインバータ２
７２０を通じてシリアルクロックＳＣの位相に応じたシ
リアルカウンティングクロックＳＣＣが生成される。

【００５１】ロードエネーブル信号ＬＤＥＮが“ハイ”
状態になると（転送サイクルで１増加カラムアドレスＴ
ＡＰ＋１をシリアルカウンタ２５へロードする場合）、
インバータ２７１２は“ロウ”状態を出力し、ＰＭＯＳ
ＦＥＴ２７１３がオンになってノードＡが“ハイ”状態
にチャージされる。このときＮＭＯＳＦＥＴ２７１５は
オフで、ＮＭＯＳＦＥＴ２７１４のオン／オフスイッチ
に関わらずＤＣ電流経路が断絶される。ノードＡが“ハ
イ”状態になるとＲＤＥＢは“ロウ”状態になり、ま
た、シリアルカウンティングクロックＳＣＣはシリアル
クロックＳＣに関わらず“ハイ”状態となる。これは、
ロードエネーブル信号ＬＤＥＮが“ハイ”状態にあって
シリアルカウンタ２５に１増加カラムアドレスＴＡＰ＋
１がローディングされるときに、シリアルクロックＳＣ
によるシリアルカウンティングクロックＳＣＣの下降エ
ッジ発生を抑制するもので、これによりシリアルカウン
タ２５のミスローディングを防止する。

【００５２】本実施形態のビデオＲＡＭにおいては、ロ
ードエネーブル信号ＬＤＥＮはカウント動作のためにパ
ルス波形とされ、シリアルカウンタ２５に対する有効ア
ドレスセッティングに要する所定時間の後にまた“ロ
ウ”状態になる。このロードエネーブル信号ＬＤＥＮが
“ロウ”状態になった後に一定時間が経過してシリアル
クロックＳＣの上昇エッジが入ると、ハイパルス状態の
ＳＲＥが発生することになり、ノードＡはＮＭＯＳＦＥ
Ｔ２７１４，２７１５を通じディスチャージされて“ロ
ウ”状態になる。従って、シリアルカウンティングクロ
ックＳＣＣはシリアルクロックＳＣに従うトグルでシリ
アルカウンタ２５を駆動する。

【００５３】図１３は、図５の構成におけるＳＡＭＩ／
Ｏバッファ２６の詳細回路図である。図１３に示すよう
にこの例のＳＡＭＩ／Ｏバッファ２６は、データレジス
タ２２のデータを、ＳＡＭＩ／Ｏライン２４に接続のＩ
／Ｏセンスアンプ（Ｓ／Ａ）を通じて増幅した後に貯蔵
するラッチ部２６６，２６７と、該ラッチ部２６６，２
６７によるデータ（ＳＤＯ）をシリアル出力するための
Ｄフリップフロップ２６１，２６２（データレジスタに
よるデータ用の第１，第２ラッチ手段）と、ＲＡＭポー
ト１からのデータ（ＲＤＯ）をシリアル出力するための
Ｄフリップフロップ２６３，２６４，２６５（第１，第
２，第３ラッチ手段）と、を備えている。ＲＤＯはアド
レスＴＡＰの出力データで、経路２９を通じてＲＡＭポ
ート１のＲＡＭＩ／Ｏバッファ１８から送られる。ま
た、ＳＡＭＩ／Ｏバッファ２６はパイプライン動作を行
う。

【００５４】図１４〜図１６は、ＳＡＭＩ／Ｏバッファ
２６の制御信号ＲＳＯＴ，ＳＯＴ，ＰＲＯＴ，ＲＯＴを
生成する生成手段の詳細回路図である。これら図１３〜
図１５を参照してＳＡＭＩ／Ｏバッファ２６の動作例を
説明する。

【００５５】まず図１４は、図１３の出力ＳＤＱｉのた
めのＤフリップフロップ２６２，２６５を制御する制御
信号発生手段を図示している。この回路によれば、ノー
ドＢの状態に応じてデータレジスタ２２からのデータを
出力ＳＤＱｉにするか、又は、ＲＡＭポートからのデー
タ（カラムアドレスＴＡＰのデータ）を出力ＳＤＱｉに
するかが決定される。即ち、ノードＢが“ロウ”状態で
あれば、ＳＲＥによりハイパルス状態のＳＯＴが発生し
てデータＳＤＯがＳＡＭＩ／Ｏバッファ２６の出力ＳＤ
Ｑｉとされ、一方、ノードＢが“ハイ”状態であれば、
ＳＲＥによりハイパルス状態のＲＳＯＴが発生してＲＡ
Ｍポート１からのＴＡＰデータであるＲＤＯがＳＡＭＩ
／Ｏバッファ２６の出力ＳＤＱｉとされる。

【００５６】このノードＢの状態はＲＳフリップフロッ
プ２７２１，２７２２により決定される。このＲＳフリ
ップフロップ２７２１，２７２２のセット入力はＲＤＥ
Ｂで、図１２で説明したように、ロードエネーブル信号
ＬＤＥＮの“ハイ”状態でＲＤＥＢは“ロウ”状態にな
り、このときノードＢが“ハイ”状態となる。そして、
ＲＳフリップフロップ２７２１，２７２２のリセット入
力はシリアルクロックＳＣで、ＲＤＥＢが“ハイ”状態
となった後、シリアルクロックＳＣが“ロウ”状態であ
ればノードＢは“ロウ”状態になる。

【００５７】上述の図１１の回路で発生されたＰＳＯＴ
はＳＡＭＩ／Ｏバッファ２６のＤフリップフロップ２６
１のクロック端子に入力され、Ｄフリップフロップ２６
１の動作を制御する。上述したようにＰＳＯＴは、シリ
アルクロックＳＣの下降エッジで発生するハイパルスで
あり、このシリアルクロックＳＣの下降エッジでＰＳＯ
Ｔが発生すると、ラッチ部２６６，２６７に貯蔵された
データＳＤＯがＤフリップフロップ２６１にラッチされ
る。ＳＡＭＩ／Ｏバッファ２６のＤフリップフロップ２
６１，２６２は、カラムアドレスＴＡＰのデータ以外の
すべてのＳＡＭデータ出力経路を形成するもので、シリ
アルクロックＳＣの下降エッジで出力データを取出し、
シリアルクロックＳＣの上昇エッジで出力データをＳＤ
Ｑｉへ伝送するパイプライン動作を遂行する。

【００５８】一方、ＲＡＭポート１からのカラムアドレ
スＴＡＰのデータＲＤＯは、ＰＲＯＴが“ハイ”状態で
あるときにＤフリップフロップ２６３にラッチされる。
図１５に、このＤフリップフロップ２６３のラッチ動作
を制御するための信号ＰＲＯＴを生成する生成手段の一
例を示している。ＲＤＯはＲＡＭポート１のＲＡＭＩ／
Ｏバッファ１８によるデータであるので、該ＲＤＯが転
送サイクルにおけるカラムアドレスＴＡＰのデータであ
ることを感知して貯蔵するための信号ＰＲＯＴは、転送
サイクルでのみ発生するカラムアドレス（ＴＡＰ）ロー
ド信号ＴＡＬにより制御される。このカラムアドレスロ
ード信号ＴＡＬによる制御は、メモリセルアレイ１１の
有効カラムアドレスＴＡＰのデータがＲＤＯとして現れ
るのに要する一定時間に対応している。

【００５９】データＲＤＯは通常、ＲＡＭポート１のア
クセス時間を速くするために、ローアドレスストローブ
バーＲＡＳのプリチャージ区間で一定状態にプリチャー
ジ可能なデータなので、ローアドレスストローブバーＲ
ＡＳのプリチャージ区間におけるプリチャージ状態のＲ
ＤＯのラッチを制御するために、ＰＲＯＴはＰＩＲが
“ロウ”状態であれば“ロウ”状態を維持するようにな
っている。

【００６０】Ｄフリップフロップ２６３に貯蔵されたカ
ラムアドレスＴＡＰのデータＲＤＯは、信号ＲＯＴによ
り次段のＤフリップフロップ２６４へ伝送される。図１
６は、そのＲＯＴを生成する生成手段の一例を示してい
る。図１６の信号ＤＴＰはデータ転送パルスで、メモリ
セルアレイ１１とデータレジスタ２２との間のデータ転
送ゲート２１のオン／オフスイッチを制御するハイパル
スである。従って、インバータ２７３０，２７３１によ
るＲＯＴの発生はＤＴＰ以降に行われる。

【００６１】図１８及び図１９は本実施形態の転送サイ
クルにおけるタイミング図である。信号ＲＯＴがＤＴＰ
に制御される過程をこれら図１８及び図１９を参照して
説明する。

【００６２】ＳＡＭＩ／Ｏバッファ２６のＤフリップフ
ロップ２６３，２６４はＴＡＰデータ出力経路を形成
し、転送サイクルで開始カラムアドレスＴＡＰのカラム
アドレスロード信号ＴＡＬの発生後で且つ有効カラムア
ドレスデータがＲＤＯとして現れた後にＴＡＰデータを
取出す。そして、メモリセルアレイ１１からデータレジ
スタ２２へのデータ転送後に前記ＴＡＰデータを伝送し
て、ＴＡＰデータ出力のためのシリアルクロックＳＣの
第１上昇エッジで前記ＴＡＰデータを出力ＳＤＱｉとす
るパイプライン動作を遂行する。

【００６３】図１７は、データ転送パルスＤＴＰ及びロ
ードエネーブル信号ＬＤＥＮ発生手段の一例を示した詳
細回路図である。即ち、データ転送パルスＤＴＰと、シ
リアルカウンタ２５に対する１増加カラムアドレスＴＡ
Ｐ＋１のロードをエネーブルさせるロードエネーブル信
号ＬＤＥＮとを生成する生成手段である。

【００６４】ローアドレスストローブバーＲＡＳが“ロ
ウ”状態のアクティブになるとＰＩＲが“ロウ”状態か
ら“ハイ”状態になり、ＯＲゲート２７３４は“ロウ”
パルスを出力する。このパルス幅は、遅延器２７３３に
より決定される。ＯＲゲート２７３４の出力によりＰＭ
ＯＳＦＥＴ２７３５がオンすると、ノードＮに“ハイ”
状態がチャージされ、このノードＮの状態はラッチ部２
７３８，２７３９により維持される。転送サイクルにお
いては、ローアドレスストローブバーＲＡＳの立下エッ
ジで出力エネーブル信号バーＤＴ／バーＯＥが“ロウ”
状態なので、ＰＩＲＸは“ハイ”状態で発生しＮＭＯＳ
ＦＥＴ２７３６がオンになる。そして、出力エネーブル
信号バーＤＴ／バーＯＥがローアドレスストローブバー
ＲＡＳの立下エッジから一定時間後に“ハイ”状態に変
わるとＮＭＯＳＦＥＴ２７３７がオンするので、これに
よりノードＮのチャージ状態がディスチャージされて
“ロウ”状態となる。

【００６５】通常のビデオＲＡＭ転送サイクルアプリケ
ーションにおいて、出力エネーブル信号バーＤＴ／バー
ＯＥの上昇エッジは、カラムドレスストローブバーＣＡ
Ｓの立下エッジを基準にして、それ以前でも以後にでも
することが可能である。カラムドレスストローブバーＣ
ＡＳの立下エッジ前に出力エネーブル信号バーＤＴ／バ
ーＯＥの立上エッジが発生する場合には、内部転送動作
は外部入力信号に非同期で遂行されることになり、カラ
ムドレスストローブバーＣＡＳの立下エッジ後に出力エ
ネーブル信号バーＤＴ／バーＯＥの立上エッジが発生す
る場合には、内部転送動作は出力エネーブル信号バーＤ
Ｔ／バーＯＥの立上エッジとシリアルクロックＳＣの上
昇エッジとに同期して行われることになる。

【００６６】この動作のために図１７のＡＮＤゲート２
７４０は、出力エネーブル信号バーＤＴ／バーＯＥによ
り制御されるノードＮの反転出力と、カラムドレススト
ローブバーＣＡＳにより制御されるカラムアドレスロー
ド信号ＴＡＬと、を入力して、これら２つの入力信号中
の遅く発生される方に従ってノードＴを“ハイ”状態と
する。これに応じてロードエネーブル信号ＬＤＥＮとデ
ータ転送パルスＤＰＴは、ＡＮＤゲート２７４３，２７
４４を通じてまず“ハイ”状態で発生され、そして遅延
器２７４１，２７４２により“ロウ”状態になるハイパ
ルスとなる。遅延器２７４１はロードエネーブル信号Ｌ
ＤＥＮのパルス幅を決定し、遅延器２７４２はデータ転
送パルスＤＴＰのパルス幅を決定する。

【００６７】このようにしてロードエネーブル信号ＬＤ
ＥＮ及びＤＴＰは、少なくともカラムアドレスロード信
号ＴＡＬの“ハイ”発生以後に発生されることになり、
有効カラムアドレスのロードとメモリセルの十分なセン
シングの後におけるデータレジスタ２２へのデータ転送
が得られる。

【００６８】尚、図７、図８及び図１７の回路はＲＡＭ
制御ロジック部１９に属し、図９、図１１、図１２、及
び図１４〜図１６の回路はＳＡＭ制御ロジック部２７に
属するものである。以下に、図５〜図１７の構成と図１
８〜図２０のタイミング図を参照して本実施形態のシリ
アル出力動作を整理する。

【００６９】図１８及び図１９に示すのは転送サイクル
におけるタイミング図で、図中左端からの時間を両図で
ほぼ整合させてある。開始カラムアドレスＴＡＰのデー
タＲＤＯ″はシリアルクロックＳＣの第１クロック（Ｔ
ＡＰ）より先に設定され、データ出力がより高速化され
ていることが分かる。

【００７０】一方、ＴＡＰデータＲＤＯ″をＳＡＭＩ／
Ｏバッファ２６へ転送する間、シリアルカウンタ２５に
は１増加カラムアドレスＴＡＰ＋１がローディングさ
れ、データレジスタ２２内の１増加カラムアドレスＴＡ
Ｐ＋１に貯蔵されたデータがＳＤＯとして現れる。そし
て該データＳＤＯは、シリアルクロックＳＣの下降エッ
ジにより発生されるＰＳＯＴのパルスに応じてＳＡＭＩ
／Ｏバッファ２６に貯蔵される（ＳＤ′）。このＳＡＭ
Ｉ／Ｏバッファ２６に貯蔵されたデータＳＤ′は、シリ
アルクロックＳＣの第２クロック（ＴＡＰ＋１）の上昇
エッジで発生されるＳＯＴパルスに応じてＳＤＱとして
出力される。これにより高速のシリアルアクセスが可能
になっている。即ち、図１９に示すように、データレジ
スタ２２に対するデータアクセスはシリアルクロックＳ
Ｃの上昇エッジより常時１・１／２サイクル前（１．５
サイクル前）に始まるので、高速シリアルアクセスが可
能になる。

【００７１】図２０は、本実施形態の応用転送サイクル
における動作タイミング図で、ＳＡＭＩ／Ｏバッファ２
６においてＴＡＰデータＲＤＯの貯蔵経路中に設けら
れ、ＲＯＴに制御されてＲＤＯ″を発生するＤフリップ
フロップ２６４の必要性を表している。

【００７２】即ち、ＲＴ及びＲＲＴが連続的に遂行さ
れ、ＲＴデータをシリアル読出するためのシリアルクロ
ックＳＣがＲＲＴサイクルの出力エネーブル信号バーＤ
Ｔ／バーＯＥの立上エッジ前に入力される場合、ＳＡＭ
Ｉ／Ｏバッファ２６のＤフリップフロップ２６４がなけ
れば、Ｄフリップフロップ２６３の出力ＲＤＯ′はＲＲ
ＴサイクルにおけるＰＲＯＴにより新しいカラムアドレ
スＴＡＰのデータ、つまりＲＲＴのカラムアドレスＴＡ
Ｐ２のデータに書き換えられてしまい、エラーが発生す
ることになる（ＳＤＱFail）。そこで、ＳＡＭＩ／Ｏバ
ッファ２６にＤフリップフロップ２６４をおいてＤＰＴ
に従い発生するＲＯＴで制御すれば、このエラーは防止
できる（ＳＤＱPass）。

【００７３】本発明は上記実施形態に限定されるもので
はなく、本発明の技術的思想内では様々な変形が可能な
ことは当業者には明白である。例えば、上記実施形態の
構成はデュアルポートメモリ装置のすべての転送動作に
適用でき、一例としては、スプリット転送においても本
発明の技術思想を容易に応用できることは当業者には自
明である。

【００７４】以上述べたように、本発明では開始カラム
アドレスのデータとしてＲＡＭポートのデータをＳＡＭ
ポートに転用して出力するようにしたので、開始データ
の出力遅延を解消し、より高速のシリアルアクセスが可
能となる。更に、始めから１増加カラムアドレスをシリ
アルカウンタに提供することによってシリアルアクセス
を常時１・１／２サイクル前に始めることができるた
め、より高速のシリアルアクセスが可能である。また、
データレジスタと接続されるＳＡＭＩ／Ｏラインの個数
を最小化できるので、メモリチップの全体面積を減少さ
せ得る。

【図面の簡単な説明】

【図１】一般のデュアルポートメモリ装置の構成を示す
ブロック構成図。

【図２】図１中のシリアル入出力に関連する部分を詳細
に示す回路図。

【図３】図２の回路の主要信号の波形図。

【図４】図１及び図２の構成を有する従来のパイプライ
ンドデュアルポートメモリ装置における問題点を説明す
るためのタイミング図。

【図５】本発明に係るデュアルポートメモリ装置の実施
形態を示すブロック構成図。

【図６】図５中の１−アップ手段２８の具体例を示す回
路図。

【図７】カラムアドレスラッチ制御信号ＣＡＬ生成手段
の一例を示す回路図。

【図８】信号ＰＩＲＸ生成手段の一例を示す回路図。

【図９】カラムアドレスロード信号ＴＡＬ生成手段の一
例を示す回路図。

【図１０】図５中のシリアルカウンタ２５の具体例を示
す回路図。

【図１１】信号ＳＲＥ及びＰＳＯＴ生成手段の一例を示
す回路図。

【図１２】シリアルカウンティングクロックＳＣＣ生成
手段の一例を示す回路図。

【図１３】図５中のＳＡＭＩ／Ｏバッファ２６の具体例
を示す回路図。

【図１４】ＳＡＭＩ／Ｏバッファ制御信号ＲＳＯＴ及び
ＳＯＴ生成手段の一例を示す回路図。

【図１５】ＳＡＭＩ／Ｏバッファ制御信号ＰＲＯＴ生成
手段の一例を示す回路図。

【図１６】ＳＡＭＩ／Ｏバッファ制御信号ＲＯＴ生成手
段の一例を示す回路図。

【図１７】データ転送パルスＤＰＴ及びロードエネーブ
ル信号ＬＤＥＮ生成手段の一例を示す回路図。

【図１８】本発明の実施形態による転送サイクルにおけ
る主要信号の波形図。

【図１９】本発明の実施形態による転送サイクルにおけ
る主要信号の波形図。

【図２０】本発明の実施形態による応用転送サイクルに
おける主要信号の波形図。

【符号の説明】

１ＲＡＭポート２ＳＡＭポート１１メモリセルアレイ１２ローデコーダ１３センスアンプ１４カラムデコーダ１５ＲＡＭＩ／Ｏライン１６ローアドレスラッチ部１７カラムアドレスラッチ部１８ＲＡＭＩ／Ｏバッファ１９ＲＡＭ制御ロジック部２１データ転送ゲート２２データレジスタ２３ＳＡＭカラムデコーダ２５シリアルカウンタ２６ＳＡＭＩ／Ｏバッファ２７ＳＡＭ制御ロジック部２８１−アップ手段ＣＡＬカラムアドレスラッチ制御信号ＲＤＥＢＲＡＭデータエネーブル信号ＳＣシリアルクロックＳＣＣシリアルカウンティングクロックＳＳｉシリアルアドレス（シリアルカウンタ２５出
力）ＴＡＬカラムアドレスロード信号ＴＡＰ開始カラムアドレスＴＡＰ＋１１増加カラムアドレス

Claims

(57)【特許請求の範囲】

【請求項１】ランダムアクセス可能なメモリセルアレ
イと、該メモリセルアレイをアクセスするためのロー及
びカラムアドレスを指定する外部入力アドレスをラッチ
するためのアドレスラッチ手段と、前記アドレスにより
アクセスされるデータを一時的に貯蔵して外部との入出
力を担当する第１データ入出力手段と、カラムアドレス
ストローブの制御によって前記アドレスラッチ手段のカ
ラムアドレスセットアップ及びホールディング時間を決
定する遅延手段、及び転送サイクル動作におけるカラム
アドレスストローブの最初の立下エッジ以外のカラムア
ドレスストローブのトグルによる前記カラムアドレスス
トローブのアドレスラッチ手段に対する制御を抑止する
手段をもち、前記メモリセルアレイのデータアクセス動
作を制御する各制御信号を生成出力する第１制御手段
と、前記メモリセルアレイの１ロー分の転送データを少
なくとも貯蔵可能とされ、印加されるアドレス値に従っ
て貯蔵したデータをシリアル出力するデータ貯蔵手段
と、前記アドレスラッチ手段からカラムアドレスを受け
て１増加させ、これをカウント開始アドレス値として基
準クロックに同期したカウント動作を遂行し、そのカウ
ントによるアドレス値を前記データ貯蔵手段へ提供する
シリアルカウント手段と、前記第１データ入出力手段の
データ及び前記データ貯蔵手段の出力データを受け、前
記第１データ入出力手段のデータを始めに出力し次いで
前記データ貯蔵手段の出力データを出力する第２データ
入出力手段と、前記第１制御手段による制御信号及び前
記基準クロックに基づいて、前記第２データ入出力手段
及び前記シリアルカウント手段を動作制御しシリアル出
力を制御するための制御信号を生成出力する第２制御手
段と、を備え、前記データ貯蔵手段と前記第２データ入
出力手段とがパイプラインでデータを入出力することを
特徴とするデュアルポートメモリ装置。
【請求項２】第２データ入出力手段は、第１データ入
出力手段のデータを貯蔵して出力するために、転送サイ
クルで前記第１データ入出力手段のデータを貯蔵する第
１ラッチ手段と、転送パルス発生の後に前記第１ラッチ
手段のデータを貯蔵する第２ラッチ手段と、転送サイク
ルの後に前記第２ラッチ手段のデータを出力するための
第３ラッチ手段と、を有してなる請求項１記載のデュア
ルポートメモリ装置。
【請求項３】第２データ入出力手段は、データ貯蔵手
段の出力データを貯蔵して出力するために、前記データ
貯蔵手段の出力データを貯蔵する第１ラッチ手段と、転
送パルス後の前記基準クロックの最初のクロック以外の
クロックに従って前記第１ラッチ手段に貯蔵されたデー
タを入力して出力する第２ラッチ手段と、を有してなる
請求項１記載のデュアルポートメモリ装置。
【請求項４】第２制御手段は、シリアルカウント手段
に新しいカウント開始アドレス値が入れられるときに該
シリアルカウント手段のカウント動作を停止させ、前記
基準クロックの最初のクロック発生の後に前記シリアル
カウント手段の前記カウント開始アドレス値のカウント
動作を遂行するためのカウント開始信号を生成出力し、
前記シリアルカウント手段の動作を制御するようにして
ある請求項１記載のデュアルポートメモリ装置。