JPS6217783B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、一般的に云つてマイクロプロセツサ
に関するものであり、更に特にオンチツプ（on
−chip）ランダム・アクセス記憶装置（RAM）
を具えるマイクロプロセツサに関する。

マイクロプロセツサは、広範に受け入れられ、
多くの応用例において極めて有益であることを証
明した。多くの場合、マイクロプロセツサは、命
令及びオペレーシヨン（OP）・コードを含む外部
記憶装置に関連して使用される。LSI技術の発展
は、マイクロプロセツサとして同一チツプ上に記
憶装置を包含することを許容したが、しかし、記
憶装置は、主としてデータの一時記憶用に使用さ
れているので使用範囲を制限した。ランダム・ア
クセス記憶装置（RAM）をマイクロプロセツサ
として同一集積回路チツプ上に配置させ、RAM
からのデータを内部マイクロプロセツサ・デー
タ・バスに結合されるようにする方法で内部接続
させることは極めて望ましい。更に、多くの応用
例において、マイクロプロセツサの電力が低下し
た場合、RAMに含まれる情報の或る量を保持可
能にすることが望ましい。これは、特に自動車に
使用されるマイクロプロセツサについて真実であ
る。

従つて、本発明の目的は、RAMをマイクロプ
ロセツサ内部データに相互連絡させる回路を提供
することであり、この場合、RAM及びマイクロ
プロセツサの両者は、同一チツプ上にあり、
RAMからのデータがマイクロプロセツサ内部デ
ータバスに入力されることを許容する。

本発明の目的は、マイクロプロセツサが内部マ
イクロプロセツサ・データ・バス及びマイクロプ
ロセツサの外部にある外部データ・バス上で
RAMの内容を読み取ることを可能にする能力を
提供することである。

更に他の目的は、RAMが命令を含む場合にマ
イクロプロセツサ及びRAMを具える単一集積回
路チツプを提供することである。

本発明の上記の目的及び他の目的を一形式で実
行する場合、オンチツプ（on−chip）RAMを具
え、RAMをマイクロプロセツサの内部データ・
バスに相互接続させる回路を具えるマイクロプロ
セツサ・ユニツト（MPU）が与えられる。セン
ス増幅器はRAMに接続され、RAMに対する出力
を与える。少なくとも１個のバツフアは、センス
増幅器の出力を双方向スイツチに結合するように
使用され、それは、少なくとも１個のバツフアの
出力をマイクロプロセツサ・バス及び外部デー
タ・バスに制御可能に切換えることができる。

同一集積回路チツプ上にマイクロプロセツサと
してRAMを配置することは、集積回路チツプの
利用を益々大きくし、MOS大規模集積回路
（LSI）技術における発展は、かような技術を可
能にした。然しながら、RAMからマイクロプロ
セツサ内部バスにデータを入力することを可能に
することは、チツプの有用性が極めて強調され
る。RAM及びマイクロプロセツサが単一集積回
路チツプ上に含まれている場合、RAMからマイ
クロプロセツサまでデータを入れる方法は、
RAM位置からデータを選択し、センス増幅器か
ら双方向スイツチまでデータを結合せしめること
を含んでいる。双方向スイツチは、次に、制御的
に切換えられ、RAMからのデータがマイクロプ
ロセツサ・データ・バスに転送されることを許容
する。データは、次に、マイクロプロセツサの命
令レジスタにアクセス可能であり、それによつ
て、RAMが命令及びオペレーシヨン・コードを
含むことを許容する。RAMの一部分は、待機中
の電源により付勢され、それは、マイクロプロセ
ツサの電源が除かれた場合でも付勢状態を保持す
る。これは、RAMがそこに蓄積されたデータを
保持することを可能にする。エンジン・パワー上
昇状態及び下降状態中にRAMをアクセスするこ
とは禁止され、RAM内に含まれるデータが破
壊、変更されないことを保証する。

第１図は、RAMと一緒にすべてが同一集積回
路チツプ上にあるマイクロプロセツサ・ユニツト
１０を図示している。RAM１１と関連してRAM
制御ユニツト１２がある。RAMの一部分或いは
所望するならばRAMのすべては、待機中の電源
により付勢されることができる。RAMへのアク
セスは、RAM制御ユニツト１２に供給される
RAM可能信号により制御される。マイクロプロ
セツサは、命令レジスタ１４によつて内部マイク
ロプロセツサ・バス１６に接続されるクロツク・
命令デコード・制御回路１３を具える。命令をデ
コードする制御回路１３は、後で極めて詳細に討
議される幾つかの外部信号を受信する。データ
は、データ・バツフア１７によつてマイクロプロ
セツサに入出力される。

状態（条件）コード（condition code）レジス
タ１９は、演算論理（arithmetic logic）ユニツ
ト１８に結合され、演算論理ユニツト１８の結果
を示す。状態コードレジスタ１９によつて発生さ
れる結果は、ビツト形式であり、試験可能な条件
として例えば、条件付き分岐命令用に使用され
る。プログラム・カウンタ２６は、カーレント・
プログラム・アドレスを示す２バイト（例えば16
ビツト）レジスタである。スタツク・ポインタ２
４は、外部のプツシユダウン／ポツプ・アツプ・
スタツクにおいて次の利用可能な位置を含む２バ
イト・レジスタである。外部スタツクは、通常ラ
ンダム・アクセス読取り／書込み記憶装置であ
り、都合のよい任意の記憶位置或いはアドレスを
有する。マイクロプロセツサは、また、記憶アド
レス指定の索引モード（indexed mode）に対し
てデータ或いは16ビツト・記憶アドレスを記憶す
るのに使用される２バイト・レジスタである。マ
イクロプロセツサ・ユニツト１０は、演算数及び
演算論理ユニツト１８からの結果を保持するのに
使用される２個の８ビツト・アキユムレータ２
１，２２を具える。プログラム・カウンタ２６、
スタツク・ポインタ２４、インデツクス・レジス
タ２３、アキユムレータ２１，２２、演算論理ユ
ニツト１８は、すべて内部マイクロプロセツサ・
データ・バス１６に接続される。マイクロプロセ
ツサの内部データ・バス１６は、またアドレス或
いは出力バツフア２７に接続される。16個の出力
ピンは、アドレス・バス用に使用される。出力或
いは外部データ・バツフア１７は８ピンを使用
し、データ・バス１６内外からの外部データに対
してバツフアとして作用する。データ・バツフア
１７は、必要に応じ周辺装置及び外部記憶装置と
相互にデータを双方向に転送する。後述から明ら
かなように、データ・バツフア１７は外部デー
タ・バスから外部インターフエースに対して８個
の別々のバツフアとそのインターフエース接続と
を具える。

RAM１１及びRAM制御装置１２を具えないマ
イクロプロセツサの全概略図は、Thomas H.
Bennettによる米国特許第3962682号に見出すこ
とができる。米国特許第3962682号は、本発明と
同一譲受人に譲渡され、参考のためこゝに組み入
れられる。マイクロプロセツサ・ユニツト１０
は、８ビツトデータ語及び16ビツト記憶アドレス
指定を有する小型計算機である。は命令デコ
ード・制御ユニツト１３への入力である。が
論理的に低状態（low state）即ち“０”状態の
場合、マイクロプロセツサの全動作は停止されよ
う。はレベルに敏感である。停止モードにお
いて、マイクロプロセツサは命令の端部において
停止し、バスアベイラブル（Bus Available）は
高状態になり、バリツド・メモリ・アドレス
（Valid memory address）（VMA）は低状態にな
る。出力バツフア２７に接続されるアドレス・バ
スは次の命令のアドレスを表示するであろう。
Read／，（）は、制御ユニツト１３
からの出力であり、マイクロプロセツサが読み取
り状態にあるか或いは書み込み状態にあるかどう
かに関して任意の周辺ユニツト及び外部記憶装置
に信号を送る。Read／の正常な待機状態は
論理“１”即ち高状態である。制御ユニツト１３
の他の出力は、アドレス・バス上に有効アドレス
（Valid address）が存在することを周辺装置に示
すバリツド・メモリ・アドレス（VMA）であ
る。正常動作において、この信号は、周辺インタ
ーフエース・アダプタ（PIA）及び非同期通信イ
ンターフエース・アダプタ（ACIA）の如き周辺
インターフエースを可能化するのに使用される。
制御ユニツト１３の他の出力は、通常、論理的に
低状態にあるバス・アベイラブル信号（Bus
available signal）である。バス・アベイラブル
信号が付勢されると、それは、マイクロプロセツ
サが停止され、アドレス・バスが利用されている
ことを示す論理的に高状態に移行するであろう。
これは、線が論理的に低状態にあるか、マイ
クロプロセツサが待機命令（Wait Instruction）
の実行の結果として待ち状態にある場合に発生す
る。割り込み要求（
）
（）は、制御ユニツト１３へのレベル感度入
力であり、割り込みシーケンスがマイクロプロセ
ツサ内で発生されることを要求する。プロセツサ
が要求（request）を認識する前に実行されるカ
ーレント命令を完了するまで、プロセツサは待機
する。ひとたび割り込み要求が認識されると、マ
イクロプロセツサは、条件コード・レジスタ１９
内の割り込みマスク・ビツトがセツトされないと
いう条件で割り込みシーケンスを開始する。イン
デツクス・レジスタ２３、プログラム・カウンタ
２６、アキユムレータ２１及び２２、条件コード
レジスタ１９内のデータは、積層された記憶装置
（stacked memory）内に貯蔵される。マイクロ
プロセツサは、割り込みマスク・ビツトを高にセ
ツトすることによつて割り込み要求に応答し、更
に割り込みが発生しないようにする。サイクル端
において、16ビツト・アドレスは、所定の記憶位
置に配置されるベクトル・アドレス（Vectoring
address）を示すように負荷される。所定の記憶
位置に負荷されるアドレスは、マイクロプロセツ
サが記憶装置（memory）内で割り込みルーチン
を分岐せしめるようにする。線は、認識され
るように割り込むため論理的に高状態になければ
ならない。

制御ユニツト１３へのリセツト（）入力
は、リセツトしてエンジンパワー下降状態からマ
イクロプロセツサをスタートせしめるのに使用さ
れる。リセツト）入力が論理的に低の状態
にある場合、マイクロプロセツサ・ユニツトは休
止し（inactive）、レジスタ内の情報は失われ
る。若し論理的に高レベルがリセツト入力
（ input）に検出されるならば、マイクロ
プロセツサは再スタート・シーケンスを開始し、
すべてのより上位のアドレス線は高（high）にさ
れる。再スタート・ルーチン中に、割り込みマス
ク・ビツトはセツトされ、割り込み要求
（ ）により割り込
まれるまで
リセツトされなければならない。非マスカブル割
り込み（）信号は、また、制御ユニツト１３
に入力される。非マスカブル割り込み入力上で低
に移行する端部は、非マスク割り込みシーケンス
がマイクロプロセツサ内で発生されることを要求
する。割り込み要求信号によると同様に、マイク
ロプロセツサは、それが非マスカブル割り込み信
号を認識する前に実行されるカーレント命令を完
了する。条件コードレジスタ１９における割り込
みマスク・ビツトは、非マスカブル割り込み要求
信号に影響しない。割り込み要求及び非マスカブ
ル割り込み入力は、可能信号（enablesignal）が
論理的に高状態にある場合にサンプルされ、命令
の完了に引き続いて論理的に低である可能信号上
で割り込みルーチンを開始するハードウエア割り
込み線である。可能信号は、制御ユニツトへの入
力であり、マイクロプロセツサ・ユニツト及び残
余のシステム用のクロツクを供給する。

クリスタル（Xtal）及びエクスタル（Extal）
入力は、また制御ユニツト１３用に具えられ、並
列共振による基本周波数結晶発振器用に使用さ
れ、内部発振器の結晶制御器を与える。制御ユニ
ツト１３は、また可能信号の伸張を許容するメモ
リ・レデイ入力信号を具える。メモリ・レデイ信
号が論理的に高レベルである場合、可能信号は正
常な動作である。メモリ・レデイ信号が論理的に
低レベルの場合、可能信号は半周期の整数倍数の
範囲を広げ、かくして低速記憶（slow
memory）へのインターフエースを可能にする。

RAM制御ユニツト１２へのRAM可能信号は、
オン・チツプRAMを制御する。RAM可能入力信
号が論理的に高状態にある場合、オン・チツプ記
憶装置はマイクロプロセツサ制御に応答して可能
化される。RAMは、RAM可能信号が論理的に低
状態にある場合無能にされる。以後に説明される
ように、RAM可能信号は、エンジンパワー下降
状態中にオン・チツプRAMを所望の読取り及び
書き込みするのに使用されることができる。
RAM可能信号は、エンジンパワー降下中、マイ
クロプロセツサ・ユニツトが所定の電圧レベル以
下即ち4.75V以下に移行するまでに３マイクロ秒
論理的に低状態にあるべきである。予備の電源電
圧Vstは、RAM制御論理回路１２へは勿論のこと
RAMに対して直流電圧を供給する。若しRAM中
のすべての情報がエンジンパワー降下状態の間、
保持されることが所望されない或いは必要でない
場合には、予備電源はRAMの一部分のみに印加
され、そこでは、エンジンパワー降下状態中にデ
ータを保持することが希望されている。

第２図は、第１図のシステムの幾つかの回路を
極めて詳細に図示している。第１図のRAM１１
の一部分はメモリ３０として図示されている。８
ビツト・ワードシステムにおいて、メモリ３０
は、８列のメモリ・セル３１を具える。各メモ
リ・セル３１は、背中合せに接続された２個のイ
ンバータ３２及び３３を具える。メモリ・セル３
１に記憶されるデータは、電界効果トランジス
タ・カプラ３４によつて３６，３７の如き列セン
ス線に転送される。カプラ３４は、行選択線１２
４及び１２５上に現われる信号によつて可能とさ
れる。８ビツト・ワードシステム用のメモリ・ア
レイは、８列のメモリ・セル３１を有するのみな
らず、１６のように多数行のメモリ・セルを有
し、各行は、１２４，１２５のような行選択線を
有する。

センス線３６，３７は、夫々電界効果トランジ
スタ３８，３９によりセンス増幅器４１に結合さ
れる。トランジスタ３８，３９は、線４０上に現
われる列選択信号により付勢される。各列は、そ
れ自身で４０及び４５のような列選択信号線を有
する。交差結合するセンス増幅器４１の出力は、
インバータ４２によりバツフアされる。論理ノア
ゲート７３は、バツフア４２の出力をインバータ
４４に結合せしめる電界効果トランジスタ４３を
可能とする。バツフア即ちインバータ４４からの
出力は、トランジスタ４６によつて導体線４７に
結合される。トランジスタ４６は、論理ノアゲー
ト７９からの同期タイミング信号により可能とさ
れる。線４７は、論理ノアゲート４８の１入力に
接続され、他方、ノアゲート４８の他の入力は、
タイミング信号に接続される。ノイゲート４８の
出力は、トランジスタ５１の制御電極に、またノ
アゲート４９の入力に接続される。ノアゲート４
９は、また、ノアゲート４８と同一のタイミング
入力信号を受信する。ノアゲート４９の出力は、
トランジスタ５２の制御電極に接続される。トラ
ンジスタ５１及び５２は、電圧源Ｖ_DDと基準接地
との間に直列に接続されるる。外部データ・バス
５３へのバツフアされた出力は、直列接続トラン
ジスタ５１及び５２により形成されるノード
（node）から得られる。かくして、RAMからの出
力データは、外部データ・バス５３上に出現可能
であることが理解される。RAM記憶装置の８ビ
ツト・セクシヨンは、それ自身データ・バツフア
と外部データ・バス端子とを有する。導体４７に
よつて運ばれるRAMのデータ出力は、また、ト
ランジスタ６３を導通状態に切換えることによつ
てマイクロプロセツサの内部データ・バス６２に
結合される。トランジスタ６３は、ノアゲート８
４からの出力信号によつて制御される。データ・
バス端子５３は、また、マイクロプロセツサ用の
入力データを受信する。入力データは、分離抵抗
５４、インバータ・バツフア５７、クロツクされ
たトランジスタ５８及びバツフア／インバータ５
９により結合される。入力データは、次に、トラ
ンジスタ６１によつて切換制御され、トランジス
タ６１は、ノアゲート８８からの出力信号によつ
て制御される。マイクロプロセツサの内部デー
タ・バス６２よりのデータは、また、トランジス
タ６３が可能である場合にRAMに書き込まれ
る。データがRAMに書き込まれることが希望さ
れる場合、トランジスタ４３及び４６は、勿論、
可能となされない。線４７上に出現するデータ
は、インバータによつてノアゲートに結合され
る。ノアゲートは、“書き込み”信号によつて可
能とされ、列センス線に結合される。所望の列セ
ンス線は、４０或いは４５のような導体線上の信
号によつて可能とされる。列センス線は、引込み
（pull up）トランジスタ１２６によつて電圧線Ｖ
_DDに接続され、従つてセンス線はプリチヤージさ
れる。

読取り／書き込み命令及びデータ・バツフア可
能信号の幾つかを発生するのに使用される論理
は、次に説明されよう。タイミング信号φ′_２
は、トランジスタ９７，９８及び９９の制御電極
に結合される。インバータ９６は、トランジスタ
９８への信号を反転させる。トランジスタ９７及
び９８は、接地とＶ_DDとの間に直列接続される。
トランジスタ９７は、トランジスタ９９と並列で
ある。トランジスタ９７及び９８からの出力は、
インバータ１０１によつて反転され、ノアゲート
１０２の入力に接続される。その出力は、また、
アンドゲート１０４の入力に接続される。ノアゲ
ート１０２は、また、読取り入力即ちノアゲート
７３から信号であるＲ及びアンドゲート１０３か
らの入力を受信する。クロツク信号φ_２及び読取
り／書き込み（）信号がアンドゲート１０
３の入力に供給される。信号は、またアン
ドゲート１０４の入力に接続される。アンドゲー
ト１０４の出力は、ノアゲート１０６に行く。ノ
アゲート１０６の出力は、ノアゲート８４の入力
に接続される。クロツク信号φ_２は、導体８３上
に出現し、ノアゲート８４の入力に接続される。
導体８３は、また、トランジスタ８６に対して可
能信号及びノアゲート８１に対する入力を与え
る。トランジスタ８６が可能にされると、それ
は、タイミング信号BIDIをインバータ８２に結
合する。インバータ８２はノアゲート８１に対す
る入力を供給し、ノアゲート８１の出力はノアゲ
ート７９用の入力となる。ノアゲート７９は、ト
ランジスタ４６が出力バツフアに結合される
RAMからのデータを可能にする同期信号を供給
する。タイミング信号BIDIは、夫々トランジス
タ９２，９３によつてノアゲート８８及び８９に
結合される。トランジスタ９２及び９３は、クロ
ツク信号或いはクロツクパルスφ_２によつて可能
とされ、またノアゲート８８及び８９に対する入
力信号として作用する。ノアゲート８９の出力
は、ノアゲート１０６及びノアゲート７８に移行
する。ノアゲート８８の出力は、トランジスタ６
１に移り、データ・バス５３からの入力データを
内部のマイクロプロセツサのデータ・バス６２に
結合せしめる。ノアゲート８８は、ノアゲート８
７から入力する第３入力を有し、ノアゲート８９
は、またインバータ７７から入力する第３入力を
有する。インバータ７７の出力は、夫々トランジ
スタ９１及び９４によつてノアゲート８７及び８
９の入力に結合される。トランジスタ９１及び９
４は、クロツク信号φ_２により可能とされる。

RAM可能信号REは、インバータ６４によつて
RAM制御論理回路内に受信される。インバー
タ・バツフア６４の出力は、トランジスタ６６に
よつてインバータ６８，６９及びトランジスタ７
１を具えるラツチ回路に結合される。トランジス
タ７１は、直列接続インバータ６８及び６９から
インバータ６９の出力を戻してインバータ６８に
結合することによる帰還回路を具える。トランジ
スタ７１は、予備電圧源Ｖ_STによつて可能とされ
る。その出力は、またインバータ６８及び６９に
より構成されるノード７０から取り出され、トラ
ンジスタ１１４を可能とし、且つインバータ７２
に対する入力を与えるのに使用される。クロツ
ク・パルスφ_２は、インバータ６７によりトラン
ジスタ６６に結合され、トランジスタ６６に対し
て可能信号を与える。インバータ６４，６７，６
８，６９及び７２は、すべて予備電圧源Ｖ_STによ
つて付勢されることは注目すべきである。インバ
ータ６９の出力は、ラツチ回路用の出力であり、
ノアゲート７３及び７４に至り、これらノアゲー
トへの他の入力と共にノア（NOR）され、RAM
に対する読取り／書き込み信号を発生する。書き
込み信号は、ノアゲート７４の出力に現われイン
バータ７６により反転される。ノアゲート７３か
らの読取り信号は、インバータ７７、ノアゲート
７８及びトランジスタ４３に至る。ラツチ回路の
出力は、またトランジスタ１１６の制御或いはゲ
ート電極に至り、且つノアゲート１１７の入力に
至る。トランジスタ６６は、トランジスタ６６が
クロツク信号φ_２により可能とされる場合、バツ
フア・インバータ６４からのRAM可能信号をラ
ツチ回路に結合せしめる同期カプラとして作用す
る。ノード７０から取り出される出力は、インバ
ータ７２によつてノアゲート８７及びトランジス
タ１２２，１２３のように行選択線に接続される
トランジスタに結合される。トランジスタ１２２
及び１２３は、行選択線を放電せしめ、トランジ
スタの制御電極がインバータ７２からの出力によ
つて可能とされる時は何時でも、これらの線を低
レベル或いは接地レベルに保持するように作用す
る。インバータ７２からの信号は、可能信
号２（２）として知られている。

また、アドレス可能信号AEを発生するための
回路が第２図に図示されている。４個の直列接続
インバータ１１０，１１１，１１２及び１１３は
ノアゲート１１７への入力を与える。クロツク・
パルスφ_２は、また、ノアゲート１１８の入力に
結合される。ノアゲート１１７の出力は、ノアゲ
ート１１８に対する第２入力を与える。インバー
タ１１０，１１１，１１２及び１１３は、クロツ
ク信号φ_２に対する遅延手段として作用する。イ
ンバータにより与えられる遅延量は、インバータ
の物理的な大きさを変化することによつてある程
度制御できる。勿論、遅延量は、インバータの数
を減少することによつて減少され、或いは付加的
にインバータを加えることによつて増加される。
１１８へのクロツク信号入力φ_２は、トランジス
タ１１４を介して結合される。トランジスタ１１
４は、ラツチ回路に接続された制御電極を有す
る。トランジスタ１１４の目的は、RAM可能信
号が存在しない場合、クロツク信号φ_２をノアゲ
ート１１８に運ぶ線を開放することである。トラ
ンジスタ１１６は、ノアゲート１１８の入力を引
込むのに使用され、通常クロツク・パルスφ_２を
接地せしめる。トランジスタ１１６は、RAM可
能信号が論理“０”状態にある時付勢される。こ
のためRAMが可能とされない場合、ノアゲート
１１８に対する論理“０”入力を保証する。ノア
ゲート１１８の出力は、ノアゲート１１９及び１
２１により表わされるアドレス・デコーダに接続
されるアドレス可能信号を与える。ノアゲート１
１９及び１２１により示されるアドレス・デコー
ダは、アドレス可能入力の外に他のアドレス・コ
ード入力を有することが理解される。

クロツク信号φ_２が論理“１”状態にある場
合、インバータ１１０，１１１，１１２及び１１
３は、偶数存在しているのでノアゲート１１７に
対して論理“１”レベル入力を与える。クロツク
信号φ_２は、既にノアゲート１１７の入力に直結
されている。これは、ノアゲート１１７が今やそ
の入力上で２個の論理“１”レベルを有すること
を意味する。ノアゲート１１７に対する第３入力
は、ノアゲート１１７の出力に何等の影響も与え
ず、従つてその出力は、論理“０”となるであろ
う。この論理“０”は、ノアゲート１１８の一方
の入力に現われ、ノアゲート１１８の他方の入力
は、論理“１”レベルと仮定されたクロツク・パ
ルスφ_２である。トランジスタ１１４は、インバ
ータ６４の入力に存在する可能信号が論理“１”
である限り、導通状態となるであろう。論理
“１”であるゲート１１８の入力は、ノアゲート
１１８の出力において論理“０”を発生し、従つ
てアドレス・デコーダを禁止するように作用しな
い。

クロツク・パルスφ_２の立上り端において、ゲ
ート１１７への直結入力は、遅延手段により結合
される入力が、縦続インバータ１１０，１１２及
び１１３により与えられる遅延量に等しい所定の
時間周期だけ論理“１”レベルを存続する限り論
理“０”レベルに移行する。従つて、ノアゲート
１１８に接続されるノアゲート１１７の出力は、
所定の時間周期の間論理“０”レベルを存続し、
クロツク・パルスφ_２に直結されるノアゲート１
１８への入力は論理“０”レベルとなり、それに
よつてノアゲート１１８の出力において論理
“１”レベルを発生する。この正即ち論理“１”
出力は、アドレス・デコーダに接続され、インバ
ータ１１０〜１１３の遅延量に等しい時間周期だ
けアドレス・デコーダを禁止するように作用す
る。アドレス可能信号がアドレス・デコーダを禁
止する短い時間周期の間、行選択線は論理的に低
状態に保持される。これは、場合によつてはパタ
ーン依存性と呼ばれ、アドレス・デコーダの入力
においてアドレスコード変化によつて発生される
チヤージ分割、結合問題を軽減するのに役立つ。
他方、センス線上の前の信号は、次のアドレス・
メモリ・セルの状態を変更する傾向にある。アド
レス・デコーダが禁止されている時間の間、セン
ス線は、引込み装置（pull up device）１２６に
よつて論理レベル“１”に引込まれる。クロツ
ク・パルスφ_２の立上り端におけるアドレス・デ
コーダの禁止は、また、行選択線上の信号の並行
によつて発生される多重選択／非選択問題を軽減
する。かような並行処理は、完全に選択されない
前にアドレスされたセンス線に先行して新しいセ
ルが選択されるようにさせることができる。発生
される多重選択／非選択問題は、また、一時的な
誤つたアドレスを引き起した他のデコーダ・ゲー
トよりも速く１個のデコーダ・ゲートが出力を変
化する。

RAMは、アドレスが発生される同一の集積回
路チツプ上にあるから、プロセスの変化は、互い
に相殺する。若し、プロセス変化がアドレス回路
を遅くさせる傾向にあれば、その時は勿論、縦続
インバータ１１０，１１１，１１２及び１１３が
長い遅延を与え、その逆も同様である。縦続イン
バータにより与えられる遅延の長さは、少なくと
もアドレス信号がアドレス・レジスタからアドレ
ス・デコーダに至るのに要する時間に等しくすべ
きである。重要なことは、不所望のアドレス・パ
ルスを阻止するのに充分長いパルスを発生するこ
とであり、これを達成する一つの方法は、前述し
たように、ゲート或いはインバータの適当な数を
選択することによつてなされる。

エンジン・パワー低下に先だつて、RAM可能
信号及びクロツク・パルスφ_２は、論理“０”状
態を命令される。同期カプラ６６は、インバータ
６７から入力する論理“１”レベルにより可能と
されるので、このため論理“１”レベルがインバ
ータ６８の入力に出現させられる。インバータ６
９の出力は、論理“１”レベルであり、帰還結合
手段７１によりインバータ６８の入力に戻して結
合される。インバータ６９からの論理“１”レベ
ルは、読取り及び書き込み論理ゲートの入力に接
続され、読取り及び書き込み論理回路を禁止する
ように作用する。これは、エンジン・パワー低下
状態において、情報がRAMの内部で或いはRAM
から読取られないようにする。論理“０”レベル
であるインバータ６８の出力はトランジスタ１１
４を無能とし、この場合、トランジスタ１１６は
インバータ６９の出力によつて可能とされ、それ
によつてノアゲート１１８への入力は論理“０”
となるようにさせる。インバータ６９の出力にお
ける論理“１”は、ノアゲート１１７の入力に接
続され、それによつてノアゲート１１７が論理
“０”レベル出力を発生するようにさせる。ノア
ゲート１１８の入力上の２個の論理“０”レベル
は、その出力を論理“１”になるようにさせ、そ
れによつてアドレス・デコーダを禁止する。アド
レス・デコーダの出力は、行選択線を“０”レベ
ルに引込む。インバータ６８の出力は、また、イ
ンバータ７２の入力に接続される。インバータ７
２の出力は、信号２を発生し、前述したよう
に、それはトランジスタ１２２及び１２３を付勢
し、更に行選択線が“０”状態を保持することを
保証する。

第３図は、行選択線に関する２の作用を図
示したものである。第３図に示される如く、トラ
ンジスタ１４２は、第２図において１２２及び１
２３として図示された同一の機能を実行する。ト
ランジスタ１４２は、行選択線の各端部に配置さ
れ、従つて行選択線が各端部において“０”レベ
ルに引込まれるようにさせ、他方、行選択線の中
点に接続されるアドレス・デコーダ１４４は、中
点を“０”レベルに引張り込む。第３図は、
RAMにおける８個の異なる８ビツトのメモリの
グループを図示している。８個のグループは、１
３１，１３２，１３３，１３４，１３５，１３
６，１３７及び１３８である。グループ１３１
は、他のグループよりも極めて詳細に示されてい
る。多数のメモリ・セルがグループ１３１を構成
する。各セル１３０は、行選択線１４１によつて
アドレス・デコーダ１４４に接続される。行選択
線１４１は、トランジスタ１４２によつて零電圧
基準或いは接地導体１４３に結合される。トラン
ジスタ１４２の制御電極は、２信号を伝送す
る線１４７，１４８に接続される。グループ１３
１のセンス増幅器１４６は、命令信号Ｙ０乃至Ｙ
７により選択可能なセンス線に結合される。

第４図Ａにおいて、単一の集積回路チツプ１５
０は、マイクロプロセツサ・ユニツト１０及び
RAM１１を具えている。RAM読取り／書き込み
制御インターフエース論理回路１５３及びデー
タ・バス・バツフア回路１５４はブロツク図形式
に示されている。データ・バス・バツフア回路１
５４は、線１５５によつてRAM１１に接続され
る。データ・バス・バツフア回路は、また情報を
マイクロプロセツサ内部データ・バスに送受信可
能である。RAM読取り／書き込み制御インター
フエース論理回路１５３に必要な種々のタイミン
グ信号は、論理回路１５３への入力として示され
る。第４図Ｂは、第４図Ａの一部分をやゝ詳しく
図示したブロツク図である。RAM読取り／書き
込み制御インターフエース論理回路１５３は、
RAM読取り／書き込み論理回路１５８と読取
り／書き込み論理回路１５９とを具える。デー
タ・バス・バツフア回路１５４は、RAMセル・
センス増幅器１５４に接続される。

今まで述べたことで、データがマイクロプロセ
ツサの内部データ・バスに直接出力できるオン・
チツプRAMが提供されたことが理解される。更
に、RAMの記憶力はエンジン・パワー低下及び
上昇状態中でも達成され、アドレス禁止信号は、
RAMへのアドレス・アクセス直後の時間周期中
アドレス・デコーダに印加される。

【図面の簡単な説明】

第１図は、オン・チツプRAMを具えるマイク
ロプロセツサのブロツク図である。第２図は、第
１図のシステムの一部分の論理回路図である。第
３図は、第１図のRAMのブロツク図である。第
４図Ａ及びＢは、第２図の一部の回路をブロツク
図形式で示す。 第１図において、１０はマイクロプロセツサ・
ユニツト、１１はRAM、１２はRAM制御ユニツ
ト、１３はクロツク・命令デコード・制御回路、
１４は命令レジスタ、１６はバス、１７はデー
タ・バツフア、１８は演算論理ユニツト
（ALU）、１９は条件コード・レジスタ、２１，
２２はアキユムレータ、２３はインデツクス・レ
ジスタ、２４はスタツク・ポインタ、２６はプロ
グラム・カウンタ。

Claims (1)

1. 【特許請求の範囲】 １ 外部データバスを経て通信するのに適合し、
   メモリ、内部データバスを具え且つ内部データバ
   スを、メモリ又は外部データバスの何れかに選択
   的に結合させるのに適合した制御回路、を具える
   マイクロプロセツサにして、 前記制御回路は、内部データバスを使用するこ
   となく、メモリを外部データバスに選択的に結合
   するのに適合していることを特徴とするマイクロ
   プロセツサ。