JPH0738187B2 - Ｌｓｉに構成されたマイクロコンピュータ - Google Patents
Ｌｓｉに構成されたマイクロコンピュータInfo
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- JPH0738187B2 JPH0738187B2 JP59054240A JP5424084A JPH0738187B2 JP H0738187 B2 JPH0738187 B2 JP H0738187B2 JP 59054240 A JP59054240 A JP 59054240A JP 5424084 A JP5424084 A JP 5424084A JP H0738187 B2 JPH0738187 B2 JP H0738187B2
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- lsi
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
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- G06F15/786—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers) using a single memory module
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- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、特に内蔵メモリを集積回路の外部からアクセ
スするのに好適なプロセツサとメモリを内蔵する集積回
路および他の集積回路から集積回路の内蔵メモリをアク
セスされるよう構成したプロセツサとメモリを内蔵する
集積回路に関する。
スするのに好適なプロセツサとメモリを内蔵する集積回
路および他の集積回路から集積回路の内蔵メモリをアク
セスされるよう構成したプロセツサとメモリを内蔵する
集積回路に関する。
従来、不揮発性メモリを内蔵するシングルチップマイコ
ン（MC68705R3:モトローラ）（従来例１）において、高
密度集積回路（以下LSIという）の内部にあるCPUの制御
で、例えば、予めブーストトラツプ等に設定されたメモ
リアドレスに基づいて、内蔵メモリに対しシーケンシヤ
ルにメモリアドレスを与え、内蔵メモリの与えられたメ
モリアドレスの領域に対して、外部から入力されたデー
タを書き込んだり、外部にデータを読出したりしてい
る。
ン（MC68705R3:モトローラ）（従来例１）において、高
密度集積回路（以下LSIという）の内部にあるCPUの制御
で、例えば、予めブーストトラツプ等に設定されたメモ
リアドレスに基づいて、内蔵メモリに対しシーケンシヤ
ルにメモリアドレスを与え、内蔵メモリの与えられたメ
モリアドレスの領域に対して、外部から入力されたデー
タを書き込んだり、外部にデータを読出したりしてい
る。
従来例１では、内蔵メモリのアドレスはCPUの制御部に
よつて与えられるため、外部から任意のメモリアドレス
を指定し、そのメモリアドレスの領域をアクセスすると
いうことができない。
よつて与えられるため、外部から任意のメモリアドレス
を指定し、そのメモリアドレスの領域をアクセスすると
いうことができない。
一方、別の従来例（8749:インテル）（従来例２）で
は、LSIの内部にあるCPUに、内蔵メモリと、演算装置、
命令データレジスタ、状態レジスタ、タイマ・カウン
タ、プログラム・カウンタ等に対して共通に内部バスが
設けられ、データアクセスのための、外部から内蔵メモ
リに対して指定されたメモリアドレスは、内部バスに接
続されるプログラム・カウンタから与えられ、また、デ
ータは内部バスを介してアクセスされる。
は、LSIの内部にあるCPUに、内蔵メモリと、演算装置、
命令データレジスタ、状態レジスタ、タイマ・カウン
タ、プログラム・カウンタ等に対して共通に内部バスが
設けられ、データアクセスのための、外部から内蔵メモ
リに対して指定されたメモリアドレスは、内部バスに接
続されるプログラム・カウンタから与えられ、また、デ
ータは内部バスを介してアクセスされる。
従来例２では、メモリアドレス及びデータは、CPUの内
部バスを時分割で使用して、アクセスされ、この時分割
制御には、他の回路からの情報とメモリアドレス及びデ
ータとを識別する機能、指定されたメモリアドレスの領
域のデータをアクセスしている間は、他の回路が内部バ
スを使用しないよう制御する機能、外部とのデータの入
出力の同期をとるために、例えば、内部クロツクの４倍
以上の長さでデータ入出力を行う機能等が、組込まれて
いる。
部バスを時分割で使用して、アクセスされ、この時分割
制御には、他の回路からの情報とメモリアドレス及びデ
ータとを識別する機能、指定されたメモリアドレスの領
域のデータをアクセスしている間は、他の回路が内部バ
スを使用しないよう制御する機能、外部とのデータの入
出力の同期をとるために、例えば、内部クロツクの４倍
以上の長さでデータ入出力を行う機能等が、組込まれて
いる。
従つて、外部から内蔵メモリのアクセスを行なう場合に
は、CPUの内部論理を動作させて、この論理にマツチン
グする条件で、外部とメモリアドレス及びデータの入出
力を行なわなければならない。
は、CPUの内部論理を動作させて、この論理にマツチン
グする条件で、外部とメモリアドレス及びデータの入出
力を行なわなければならない。
以上のように、シングルチツプマイコンに内蔵されてい
るメモリを、LSIの外部からアクセスする場合、従来例
２では、CPUの内部論理を動作させ、タイミングをとる
必要があるため、単体メモリLSI例えば、EPROMライタ等
のメモリ書込み装置のように、任意のメモリアドレスを
指定してデータを書込むような装置が使用できず、CPU
の内部の論理の動作にあわせたインタフエース条件をも
つ専用メモリ書込み装置が必要となるという問題があ
る。
るメモリを、LSIの外部からアクセスする場合、従来例
２では、CPUの内部論理を動作させ、タイミングをとる
必要があるため、単体メモリLSI例えば、EPROMライタ等
のメモリ書込み装置のように、任意のメモリアドレスを
指定してデータを書込むような装置が使用できず、CPU
の内部の論理の動作にあわせたインタフエース条件をも
つ専用メモリ書込み装置が必要となるという問題があ
る。
さらに、各々のLSIごとに独立したジヨブを実行させる
分離処理システムや、データベースに対する複数のCPU
システム等の構成を複数のLSIを用いて行う場合、従来
例２ではCPUの内部論理を動作させ、タイミングをとる
必要があるためLSIの外部に、制御機構を付加する必要
があり、LSIとのインタフエース条件が複雑となるとい
う問題がある。
分離処理システムや、データベースに対する複数のCPU
システム等の構成を複数のLSIを用いて行う場合、従来
例２ではCPUの内部論理を動作させ、タイミングをとる
必要があるためLSIの外部に、制御機構を付加する必要
があり、LSIとのインタフエース条件が複雑となるとい
う問題がある。
本発明の目的は、上記問題に対処するために、集積回路
の内蔵メモリをあたかも単体メモリと同様のアクセス法
によつて集積回路の外部からアクセスすること可能にす
るプロセツサとメモリを内蔵する集積回路と、他の集積
回路からアクセスされるよう構成したプロセツサとメモ
リを内蔵する集積回路を提供することにある。
の内蔵メモリをあたかも単体メモリと同様のアクセス法
によつて集積回路の外部からアクセスすること可能にす
るプロセツサとメモリを内蔵する集積回路と、他の集積
回路からアクセスされるよう構成したプロセツサとメモ
リを内蔵する集積回路を提供することにある。
上記目的を達成するために、本願第１の発明は、集積回
路において、データバスと、アドレスバスと、これらに
接続されたプロセツサ及びメモリと、データ端子に入力
されるデータをデータバスに転送する第１の転送部と、
データバス上のデータをデータ端子に転送する第２の転
送部と、アドレス端子に入力されるアドレスをアドレス
バスに転送する第３の転送部と、プロセツサから供給さ
れるメモリ読出し要求に応答し、第1,第３の転送部の出
力をハイインピーダンスにする信号を発生し、メモリ書
込み要求に応答して、メモリからデータバスへデータを
送出するためのメモリデータ送出部および第1,第３の転
送部の出力をそれぞれハイインピーダンスにする信号を
発生し、外部からのメモリ読出し要求に応答して、プロ
セツサからデータバスおよびアドレスバスへデータおよ
びアドレスをそれぞれ送出するためのプロセツサデータ
送出部およびプロセツサアドレス送出部のそれぞれの出
力をハイインピーダンスにする信号を発生し、外部から
のメモリ書込み要求に応答して、プロセツサデータ送出
部、プロセツサアドレス送出部のそれぞれの出力をハイ
インピーダンスにするための信号発生手段とからなり、
さらに、アドレスバス上のアドレスをアドレス端子に転
送する第４の転送部を有し、信号発生手段は、プロセツ
サから供給される外部メモリ読出し要求に応答して、第
1,第３の転送部の出力をハイインピーダンスにする信号
を発生し、プロセツサから供給される外部メモリ書込み
要求に応答して、メモリデータ送出部および第1,第３の
転送部の出力をそれぞれハイインピーダンスにし、ま
た、プロセツサからの読出し又は書込み要求よりも外部
からの読出し又は書込み要求に優先して応答することを
特徴とする。
路において、データバスと、アドレスバスと、これらに
接続されたプロセツサ及びメモリと、データ端子に入力
されるデータをデータバスに転送する第１の転送部と、
データバス上のデータをデータ端子に転送する第２の転
送部と、アドレス端子に入力されるアドレスをアドレス
バスに転送する第３の転送部と、プロセツサから供給さ
れるメモリ読出し要求に応答し、第1,第３の転送部の出
力をハイインピーダンスにする信号を発生し、メモリ書
込み要求に応答して、メモリからデータバスへデータを
送出するためのメモリデータ送出部および第1,第３の転
送部の出力をそれぞれハイインピーダンスにする信号を
発生し、外部からのメモリ読出し要求に応答して、プロ
セツサからデータバスおよびアドレスバスへデータおよ
びアドレスをそれぞれ送出するためのプロセツサデータ
送出部およびプロセツサアドレス送出部のそれぞれの出
力をハイインピーダンスにする信号を発生し、外部から
のメモリ書込み要求に応答して、プロセツサデータ送出
部、プロセツサアドレス送出部のそれぞれの出力をハイ
インピーダンスにするための信号発生手段とからなり、
さらに、アドレスバス上のアドレスをアドレス端子に転
送する第４の転送部を有し、信号発生手段は、プロセツ
サから供給される外部メモリ読出し要求に応答して、第
1,第３の転送部の出力をハイインピーダンスにする信号
を発生し、プロセツサから供給される外部メモリ書込み
要求に応答して、メモリデータ送出部および第1,第３の
転送部の出力をそれぞれハイインピーダンスにし、ま
た、プロセツサからの読出し又は書込み要求よりも外部
からの読出し又は書込み要求に優先して応答することを
特徴とする。
本願第２の発明は、少なくとも１個の本願第１の発明の
集積回路と、これを制御するプロセツサを内蔵する別の
集積回路から、本願第１の発明の集積回路に対してアク
セス要求を与え、その内蔵メモリをアクセスするよう構
成して、複数のプロセツサによるシステムを容易に実現
できるようにしたことを特徴とする。
集積回路と、これを制御するプロセツサを内蔵する別の
集積回路から、本願第１の発明の集積回路に対してアク
セス要求を与え、その内蔵メモリをアクセスするよう構
成して、複数のプロセツサによるシステムを容易に実現
できるようにしたことを特徴とする。
以下、本発明の一実施例を図面を用いて詳細に説明す
る。
る。
第１図は、本発明の一実施例を示すLSIの構成例を示す
図である。第１図において、１はLSI、２はCPUブロツ
ク、３はメモリブロツク、41はアドレス（AB）、42はデ
ータバス（DB）、５は制御信号生成回路、91〜95は外部
端子（P1〜P5）、61は制御信号生成回路５からの制御信
号520により開閉するCPUブロツク２からアドレスバス
（AB）41へのアドレス送出回路、62は制御信号生成回路
５からの制御信号521により開閉するCPUブロツク２から
データバス（DB）42へのデータ送出回路、63は制御信号
生成回路５からの制御信号524により開閉するメモリブ
ロツク３からデータバス（DB）42へのデータ送出回路、
64は制御信号生成回路５からの制御信号527により開閉
しインバータ81で反転した情報をもとに戻して外部端子
（P1）91からデータバス（DB）42に送出するデータ送出
回路、65は制御信号生成回路５からの制御信号525によ
り開閉し、インバータ82で反転した情報をもとに戻して
外部端子（P2）92からアドレスバス（AB）41に送出する
アドレス送出回路、71は制御信号生成回路５からの制御
信号526により開閉するデータバス（DB）42から外部端
子（P1）91へのデータ送出回路、72は制御信号生成回路
５からの制御信号528により開閉するアドレスバス（A
B）41から外部端子（P2）92へのアドレス送出回路であ
る。
図である。第１図において、１はLSI、２はCPUブロツ
ク、３はメモリブロツク、41はアドレス（AB）、42はデ
ータバス（DB）、５は制御信号生成回路、91〜95は外部
端子（P1〜P5）、61は制御信号生成回路５からの制御信
号520により開閉するCPUブロツク２からアドレスバス
（AB）41へのアドレス送出回路、62は制御信号生成回路
５からの制御信号521により開閉するCPUブロツク２から
データバス（DB）42へのデータ送出回路、63は制御信号
生成回路５からの制御信号524により開閉するメモリブ
ロツク３からデータバス（DB）42へのデータ送出回路、
64は制御信号生成回路５からの制御信号527により開閉
しインバータ81で反転した情報をもとに戻して外部端子
（P1）91からデータバス（DB）42に送出するデータ送出
回路、65は制御信号生成回路５からの制御信号525によ
り開閉し、インバータ82で反転した情報をもとに戻して
外部端子（P2）92からアドレスバス（AB）41に送出する
アドレス送出回路、71は制御信号生成回路５からの制御
信号526により開閉するデータバス（DB）42から外部端
子（P1）91へのデータ送出回路、72は制御信号生成回路
５からの制御信号528により開閉するアドレスバス（A
B）41から外部端子（P2）92へのアドレス送出回路であ
る。
なお、データ送出回路64、アドレス送出回路65に各々イ
ンバータ81,82を直列に接続し、LSI1の外部から入力さ
れる電圧が低い場合に、このインバータ81,82にゲート
サイズを小さくしたインバータを用いて、貫通電流がな
いようなレベルセンス機能をもつたバスドライバを構成
するためである。
ンバータ81,82を直列に接続し、LSI1の外部から入力さ
れる電圧が低い場合に、このインバータ81,82にゲート
サイズを小さくしたインバータを用いて、貫通電流がな
いようなレベルセンス機能をもつたバスドライバを構成
するためである。
また、アドレス送出回路61,65、データ送出回路62,63,6
4は、制御信号生成回路５からの制御信号が“L"のとき
遮断され（High Impedance）、“H"のとき導通して、ア
ドレスバス（AB）41、データバス（DB）42に送出する情
報（“H",“L"）のぶつかりを防ぐためのものである。
4は、制御信号生成回路５からの制御信号が“L"のとき
遮断され（High Impedance）、“H"のとき導通して、ア
ドレスバス（AB）41、データバス（DB）42に送出する情
報（“H",“L"）のぶつかりを防ぐためのものである。
なお、アドレス送出回路61、データ送出回路62は、CPU
ブロツク２の内部に設けられていてもよく、また、デー
タ送出回路63は、メモリブロツク３の内部に設けられて
いてもよい。
ブロツク２の内部に設けられていてもよく、また、デー
タ送出回路63は、メモリブロツク３の内部に設けられて
いてもよい。
CPUブロツク２は、アドレスバス（AB）41へのアドレス
送出回路201、データバス（DB）42からのデータ受信路2
00、データバス（DB）42へのデータ送信器202を有し、
また、メモリブロツク３及び外部端子（P1）91、外部端
子（P2）92につながる外部装置（例えば、メモリ）に対
するアクセス制御信号5101〜5104を、制御信号生成回路
５へ送出する。メモリブロツク３は、アドレスバス（A
B）41からのアドレス受信路301、データバス（DB）42か
らのデータ受信路300、データバス（DB）42へのデータ
送信路302を有し、制御信号生成回路５によつて生成さ
れたメモリブロツク制御信号522,523でメモリブロツク
３のリード及びライトのアクセスが制御される。外部端
子（P1）91は、LSI1の外部とのデータの送受信を行なう
ポートで、データバス（DB）42からのデータ送信路91
0、データバス（DB）42へのデータ受信路を911を有す
る。また、外部端子（P2）92はLSI1の外部とのアドレス
の送受信を行なうポートでアドレスバス（AB）41からの
アドレス送信路920、アドレスバス（AB）41へのアドレ
ス受信路921を有する。
送出回路201、データバス（DB）42からのデータ受信路2
00、データバス（DB）42へのデータ送信器202を有し、
また、メモリブロツク３及び外部端子（P1）91、外部端
子（P2）92につながる外部装置（例えば、メモリ）に対
するアクセス制御信号5101〜5104を、制御信号生成回路
５へ送出する。メモリブロツク３は、アドレスバス（A
B）41からのアドレス受信路301、データバス（DB）42か
らのデータ受信路300、データバス（DB）42へのデータ
送信路302を有し、制御信号生成回路５によつて生成さ
れたメモリブロツク制御信号522,523でメモリブロツク
３のリード及びライトのアクセスが制御される。外部端
子（P1）91は、LSI1の外部とのデータの送受信を行なう
ポートで、データバス（DB）42からのデータ送信路91
0、データバス（DB）42へのデータ受信路を911を有す
る。また、外部端子（P2）92はLSI1の外部とのアドレス
の送受信を行なうポートでアドレスバス（AB）41からの
アドレス送信路920、アドレスバス（AB）41へのアドレ
ス受信路921を有する。
従つて、LSI1は、CPブロツク２の制御でメモリブロツク
３とLSI1の外部のデバイスとのデータ入出力を行なう機
能を有すると共に、LSI1の外部からLSI1の内部のメモリ
ブロツク３をCPUブロツク２の機能とは独立に直接リー
ド／ライトする機能をする。
３とLSI1の外部のデバイスとのデータ入出力を行なう機
能を有すると共に、LSI1の外部からLSI1の内部のメモリ
ブロツク３をCPUブロツク２の機能とは独立に直接リー
ド／ライトする機能をする。
第２図は制御信号生成回路５の動作例を説明するための
図である。この制御信号生成回路５は、PLA（Programab
le Loigc Array）で構成した場合で、CPUブロツク２か
らのメモリへのアクセス制御信号、即ちリードタイミン
グ信号5101、ライトタイミング信号5102、内部メモリ指
定信号5103、外部メモリ指定信号5104とLSI1の外部から
入力されるモード信号513、メモリブロツク３のリード
信号511、ライト信号512の入力に対して、アドレスバス
（AB）41の制御信号520,525,528、データバス（DB）42
の制御信号521,524,526,527,メモリブロツク３の制御信
号522,523、LSI1の外部への制御信号514,515を生成す
る。
図である。この制御信号生成回路５は、PLA（Programab
le Loigc Array）で構成した場合で、CPUブロツク２か
らのメモリへのアクセス制御信号、即ちリードタイミン
グ信号5101、ライトタイミング信号5102、内部メモリ指
定信号5103、外部メモリ指定信号5104とLSI1の外部から
入力されるモード信号513、メモリブロツク３のリード
信号511、ライト信号512の入力に対して、アドレスバス
（AB）41の制御信号520,525,528、データバス（DB）42
の制御信号521,524,526,527,メモリブロツク３の制御信
号522,523、LSI1の外部への制御信号514,515を生成す
る。
制御信号生成回路５は、モード信号513が外部モード指
定の時には、CPUブロック２からの制御信号5101〜5104
を抑止し、LSI1の外部からの要求を優先して行なうよう
制御する。
定の時には、CPUブロック２からの制御信号5101〜5104
を抑止し、LSI1の外部からの要求を優先して行なうよう
制御する。
この制御信号生成回路５は、モード信号513の状態によ
つて、次のように動作する。
つて、次のように動作する。
（１）モード信号513が外部モードの指定の場合： CPUブロツク２からの制御信号5101〜5104を抑止し、外
部端子（P4）94からの制御信号511,512をアクテイブに
し、また、メモリブロツク３に対して制御信号522,523
を発生させる。
部端子（P4）94からの制御信号511,512をアクテイブに
し、また、メモリブロツク３に対して制御信号522,523
を発生させる。
（２）CPUブロツク２の制御によりLSI1の外部メモリを
アクセスする場合： CPUブロツク２からの制御信号5101,5102,5104に基づ
き、外部端子（P5）95に対して、制御信号514,515を発
生させる。
アクセスする場合： CPUブロツク２からの制御信号5101,5102,5104に基づ
き、外部端子（P5）95に対して、制御信号514,515を発
生させる。
（３）CPUブロツク２の制御により、メモリブロツク３
をアクセスする場合： CPUブロツク２からの制御信号5101,5102,5103に基づ
き，メモリブロツク３に対して、制御信号522,523を発
生させる。
をアクセスする場合： CPUブロツク２からの制御信号5101,5102,5103に基づ
き，メモリブロツク３に対して、制御信号522,523を発
生させる。
次に、外部端子（P1）91,（P2）92からメモリブロツク
３を直接アクセスする場合のLSI1の動作例を説明する。
まず、LSI1のモード指定を外部端子（P3）93を用いて外
部モードにする。次にメモリブロツク３のアクセス領域
のアドレスを外部端子（P2）92により入力し、また、メ
モリのリード／ライト信号を外部端子（P4）94により入
力する。書込み動作の場合、外部端子（P1）91に、書込
むべきデータを入力する。
３を直接アクセスする場合のLSI1の動作例を説明する。
まず、LSI1のモード指定を外部端子（P3）93を用いて外
部モードにする。次にメモリブロツク３のアクセス領域
のアドレスを外部端子（P2）92により入力し、また、メ
モリのリード／ライト信号を外部端子（P4）94により入
力する。書込み動作の場合、外部端子（P1）91に、書込
むべきデータを入力する。
制御信号生成回路５では、外部端子（P3）93より入力さ
れたモード信号513が外部モードであることを検知する
と、アドレス送出回路61、データ送出回路62の制御信号
520,521を“L"にし、CPUブロツク２からアドレスバス
（AB）41、データバス（DB）42へのアドレス及びデータ
の送出を禁止する。同時に、アドレス送出回路65の制御
信号525を“H"にし、外部端子（P2）92からのアドレス
情報をアドレス受信路921、アドレスバス（AB）41、ア
ドレス受信路301を経由してメモリブロツク３に与え
る。
れたモード信号513が外部モードであることを検知する
と、アドレス送出回路61、データ送出回路62の制御信号
520,521を“L"にし、CPUブロツク２からアドレスバス
（AB）41、データバス（DB）42へのアドレス及びデータ
の送出を禁止する。同時に、アドレス送出回路65の制御
信号525を“H"にし、外部端子（P2）92からのアドレス
情報をアドレス受信路921、アドレスバス（AB）41、ア
ドレス受信路301を経由してメモリブロツク３に与え
る。
外部端子（P4）94の入力にライト信号512が指定される
と、制御信号生成回路５でデータバス（DB）42の制御信
号527を“H"にし外部端子（P1）91に与えられたデータ
情報がデータ受信路911、データバス（DB）42、データ
受信路300を経由してメモリブロツク３に与えられる。
同時にメモリブロツク制御信号523にライト信号が与え
られてデータがメモリブロツク３に書込まれる。
と、制御信号生成回路５でデータバス（DB）42の制御信
号527を“H"にし外部端子（P1）91に与えられたデータ
情報がデータ受信路911、データバス（DB）42、データ
受信路300を経由してメモリブロツク３に与えられる。
同時にメモリブロツク制御信号523にライト信号が与え
られてデータがメモリブロツク３に書込まれる。
外部端子（P4）94からの入力にリード信号511が指定さ
れた時は、制御信号生成回路５ではデータバスの制御信
号527を“L"、データバスの制御信号526を“H"、データ
バスの制御信号524を“H"にしてリード信号522をメモリ
ブロツク３に与える。この結果、メモリブロツク３から
読出されたデータは、データ送信路302、データバス（D
B）42、データ送信路910を経由して外部端子（P1）91に
読出される。従つて、LSI1の外部からLSI1の内部のメモ
リブロツク３のリード／ライト動作中には、CPUブロツ
ク２からアドレスバス（AB）41、データバス（DB）42へ
のデータ送出を禁止し、このLSI1をメモリ単体を内蔵す
るLSIと同じアクセス方法でアクセスすることができ
る。
れた時は、制御信号生成回路５ではデータバスの制御信
号527を“L"、データバスの制御信号526を“H"、データ
バスの制御信号524を“H"にしてリード信号522をメモリ
ブロツク３に与える。この結果、メモリブロツク３から
読出されたデータは、データ送信路302、データバス（D
B）42、データ送信路910を経由して外部端子（P1）91に
読出される。従つて、LSI1の外部からLSI1の内部のメモ
リブロツク３のリード／ライト動作中には、CPUブロツ
ク２からアドレスバス（AB）41、データバス（DB）42へ
のデータ送出を禁止し、このLSI1をメモリ単体を内蔵す
るLSIと同じアクセス方法でアクセスすることができ
る。
本方法は、CPUブロツク２の制御下でメモリブロツク３
のデータを外部端子に入出力する従来方法にくらべて、
CPUブロツク２を介さないためデータの転送速度があが
ると共に、LSI1の外からのメモリアクセスのインタフエ
ースをメモリ単体LSIBと共通化できるという効果があ
る。
のデータを外部端子に入出力する従来方法にくらべて、
CPUブロツク２を介さないためデータの転送速度があが
ると共に、LSI1の外からのメモリアクセスのインタフエ
ースをメモリ単体LSIBと共通化できるという効果があ
る。
なお、メモリブロツク３は、ランダム・アクセス・メモ
リ（RAM）、各種の不揮発性メモリ等で、CPUブロツク２
と同一のLSI上に形成できるメモリを接続すればよい。
リ（RAM）、各種の不揮発性メモリ等で、CPUブロツク２
と同一のLSI上に形成できるメモリを接続すればよい。
次に、紫外線消去型の不揮発性メモリを内蔵するマイコ
ンLSIにおけるメモリ制御タイミングと制御信号生成回
路５の動作例を説明する。
ンLSIにおけるメモリ制御タイミングと制御信号生成回
路５の動作例を説明する。
第３図は、不揮発性メモリのアクセスタイミングを示す
タイムチヤートである。また、第４図は、不揮発性メモ
リを内蔵する制御信号生成回路５の動作例を示す図であ
る。
タイムチヤートである。また、第４図は、不揮発性メモ
リを内蔵する制御信号生成回路５の動作例を示す図であ
る。
不揮発性メモリの書込みには高電圧の書込み電圧5121と
プログラム／ベリフアイタイミングを与える信号5111
が、モード信号513、アドレス受信路921の情報、データ
受信路911の情報と共に与えられる。制御信号生成回路
５に対しては、高電圧はレベル変換回路53によつて他の
信号と同一の信号レベルに変換されて入力され、プログ
ラム／ベリフアイタイミング5111は反転信号5112と共に
入力される。
プログラム／ベリフアイタイミングを与える信号5111
が、モード信号513、アドレス受信路921の情報、データ
受信路911の情報と共に与えられる。制御信号生成回路
５に対しては、高電圧はレベル変換回路53によつて他の
信号と同一の信号レベルに変換されて入力され、プログ
ラム／ベリフアイタイミング5111は反転信号5112と共に
入力される。
制御信号生成回路５における制御信号の生成条件は第２
図の場合とほぼ同様である。
図の場合とほぼ同様である。
内部のメモリブロツク３の書込みタイミングをとるライ
ト信号523はモード信号513が外部指定でプログラム／ベ
リフアイタイミングを与える信号5111が“H"、高電圧信
号5121が“H"の場合のみ生成され、高電圧信号5121はま
た不揮発性メモリのメモリブロツク３への直接与えられ
て書込み電源として使われる。読出しタイミングをとる
リード信号522はCPUブロツク２からの内部のメモリブロ
ツク３のリードタイミング信号5101と外部からのベリフ
アイ条件によつて生成される。第３図のタイミング条件
は単体の不揮発性メモリのアクセス条件と同じである。
ト信号523はモード信号513が外部指定でプログラム／ベ
リフアイタイミングを与える信号5111が“H"、高電圧信
号5121が“H"の場合のみ生成され、高電圧信号5121はま
た不揮発性メモリのメモリブロツク３への直接与えられ
て書込み電源として使われる。読出しタイミングをとる
リード信号522はCPUブロツク２からの内部のメモリブロ
ツク３のリードタイミング信号5101と外部からのベリフ
アイ条件によつて生成される。第３図のタイミング条件
は単体の不揮発性メモリのアクセス条件と同じである。
本実施例によるLSI1では、外部モードの条件下で第３図
のタイミング信号は第４図の制御信号生成回路５で生成
された制御信号によつてデータ、アドレス、書込み電
圧、及びプログラム／ベリフアイタイミングが直接メモ
リブロツクに供給され、全く不揮発性メモル単体のLSI
と同一の条件でアクセスが可能である。
のタイミング信号は第４図の制御信号生成回路５で生成
された制御信号によつてデータ、アドレス、書込み電
圧、及びプログラム／ベリフアイタイミングが直接メモ
リブロツクに供給され、全く不揮発性メモル単体のLSI
と同一の条件でアクセスが可能である。
この結果、外部から供給するアドレス受信路921の情
報、データ受信路911の情報、プログラム／ベリフアイ
タイミング5111、高電圧信号5121は単体の不揮発性メモ
リ用の書込み装置で発生した信号を直接使うことがで
き、書込み装置の共用が可能にある。
報、データ受信路911の情報、プログラム／ベリフアイ
タイミング5111、高電圧信号5121は単体の不揮発性メモ
リ用の書込み装置で発生した信号を直接使うことがで
き、書込み装置の共用が可能にある。
また、上記説明では明らかなように、外部モードの状態
では内蔵のCPUブロツク２内部のアドレスバス（AB）4
1、データバス（DB）42は電気的に切離された状態であ
り、アドレスバス（AB）41、データバス（DB）42は外部
端子から、直接内蔵のメモリブロツク３へ接続された構
成になるから、例えば、内蔵のメモリブロツク３のテス
トはCPUのブロツク２のテストとは切離して、単体メモ
リLSIと同一のテストして行なうことができ、テストデ
ータの蓄積、テストプログラムの開発、テスト装置の共
有等のテスト効率向上を図ることができる。
では内蔵のCPUブロツク２内部のアドレスバス（AB）4
1、データバス（DB）42は電気的に切離された状態であ
り、アドレスバス（AB）41、データバス（DB）42は外部
端子から、直接内蔵のメモリブロツク３へ接続された構
成になるから、例えば、内蔵のメモリブロツク３のテス
トはCPUのブロツク２のテストとは切離して、単体メモ
リLSIと同一のテストして行なうことができ、テストデ
ータの蓄積、テストプログラムの開発、テスト装置の共
有等のテスト効率向上を図ることができる。
第５図に本発明に本実施例によるLSIを複数使用した複
数のCPUシステムの構成例である。
数のCPUシステムの構成例である。
第５図において、11はマスタLSIで、本実施例で示したL
SI、12は共通メモリ、13〜15は本実施例によるCPUとメ
モリを内蔵するLSIで第５図ではスレーブのCPUとメモリ
を構成するスレーブLSI（＃１〜＃３）である。
SI、12は共通メモリ、13〜15は本実施例によるCPUとメ
モリを内蔵するLSIで第５図ではスレーブのCPUとメモリ
を構成するスレーブLSI（＃１〜＃３）である。
マスタLSI11及びスレーブLSI（＃１〜13）13〜15におい
て、91はデータ端子、92はアドレス端子、94は内部メモ
リのリード／ライト信号の入力端子、95は外部メモリの
リード／ライト信号の出力端子、93はモード入力端子で
あり、前述した第１図における本実施例のLSIにおける
外部端子91〜95に対応する。さらに、96はスレーブLSI
（＃１〜＃３）13〜15からマスタLSI11への状態データ
の入力端子、97はマスタLSIからスレーブLSI（＃１〜＃
３）13〜15へのモード指示用の出力端子、98はスレーブ
LSI（＃１〜＃３）13〜15からマスタLSI11の状態出力端
子である。なお、スレーブLSI（＃１〜＃３）13〜15
は、本実施例として第１図で示したLSIに対して、状態
出力端子98を追加したものである（第１図に点線で示
す）。
て、91はデータ端子、92はアドレス端子、94は内部メモ
リのリード／ライト信号の入力端子、95は外部メモリの
リード／ライト信号の出力端子、93はモード入力端子で
あり、前述した第１図における本実施例のLSIにおける
外部端子91〜95に対応する。さらに、96はスレーブLSI
（＃１〜＃３）13〜15からマスタLSI11への状態データ
の入力端子、97はマスタLSIからスレーブLSI（＃１〜＃
３）13〜15へのモード指示用の出力端子、98はスレーブ
LSI（＃１〜＃３）13〜15からマスタLSI11の状態出力端
子である。なお、スレーブLSI（＃１〜＃３）13〜15
は、本実施例として第１図で示したLSIに対して、状態
出力端子98を追加したものである（第１図に点線で示
す）。
また、マスタLSI11は、本実施例として第１図で示したL
SIに対して、入力端子96、出力端子97を追加したもので
ある。101はアドレスバス（AB）、102はデータバス（D
B）、103はモード制御信号線、104はスレーブLSI（＃１
〜＃３）13〜15の状態出力信号線である。
SIに対して、入力端子96、出力端子97を追加したもので
ある。101はアドレスバス（AB）、102はデータバス（D
B）、103はモード制御信号線、104はスレーブLSI（＃１
〜＃３）13〜15の状態出力信号線である。
スレーブSI（＃１〜＃３）13〜15は、各々スレーブLSI
（＃１〜＃３）13〜15内のメモリに記憶されているプロ
グラム及びデータを使つて各々独立に動作して、例えば
プログラム、データを一部を変更することができる。
（＃１〜＃３）13〜15内のメモリに記憶されているプロ
グラム及びデータを使つて各々独立に動作して、例えば
プログラム、データを一部を変更することができる。
以下、その動作例を説明する。
共通メモリ12から例えば、スレーブLSI（＃１）13内の
メモリへのデータ転送を行なう場合、スレーブLSI（＃
１）13が共通メモリ12を更新する旨の情報を、スレーブ
LSI（＃１）13の状態出力端子98に出力し、状態出力信
号線104を経由してマスタLSI11に知らせる。マスタLSI1
1は、入力端子96に入力された情報によつて、ポート出
力端子97から指定のスレーブLSI（＃１）13のモード入
力端子93に対してモード信号を出力しスレーブLSI（＃
１）13を外部モードにする。次に、マスタLSI11の出力
端子95から、スレーブLSI（＃１）13の入力端子94を介
してライト信号を送り、また、共通メモリ12のアドレス
情報とデータ情報を、各々スレーブLSI（＃１）13のア
ドレス端子92、データ端子91に送る。スレーブLSI（＃
１）13は、各端子から入力された情報により、本実施例
のLSIと同一の動作をして、内蔵メモリの更新を行な
う。
メモリへのデータ転送を行なう場合、スレーブLSI（＃
１）13が共通メモリ12を更新する旨の情報を、スレーブ
LSI（＃１）13の状態出力端子98に出力し、状態出力信
号線104を経由してマスタLSI11に知らせる。マスタLSI1
1は、入力端子96に入力された情報によつて、ポート出
力端子97から指定のスレーブLSI（＃１）13のモード入
力端子93に対してモード信号を出力しスレーブLSI（＃
１）13を外部モードにする。次に、マスタLSI11の出力
端子95から、スレーブLSI（＃１）13の入力端子94を介
してライト信号を送り、また、共通メモリ12のアドレス
情報とデータ情報を、各々スレーブLSI（＃１）13のア
ドレス端子92、データ端子91に送る。スレーブLSI（＃
１）13は、各端子から入力された情報により、本実施例
のLSIと同一の動作をして、内蔵メモリの更新を行な
う。
従つて、共通メモリ12と同一のアクセス制御によつてス
レーブLSI（＃１〜＃３）13〜15の内蔵メモリにデータ
を転送することができる。
レーブLSI（＃１〜＃３）13〜15の内蔵メモリにデータ
を転送することができる。
データの転送終了後、外部モード状態を解除して、指定
したLSIは再びスレーブLSI（＃１）13として独立の動作
を行う。外部モード状態の間、スレーブLSI（＃１）13
の内蔵CPUは内蔵メモリへのアクセスが禁止され、スレ
ーブLSI（＃１）13の内蔵メモリの更新途中のデータを
マスタLSI11から使われることはない。
したLSIは再びスレーブLSI（＃１）13として独立の動作
を行う。外部モード状態の間、スレーブLSI（＃１）13
の内蔵CPUは内蔵メモリへのアクセスが禁止され、スレ
ーブLSI（＃１）13の内蔵メモリの更新途中のデータを
マスタLSI11から使われることはない。
また、本実施例のLSIを用いたスレーブLSI（＃１〜＃
３）13〜15の内蔵メモリのデータを共通メモリ12に読出
すことも、同様に行うことができる。
３）13〜15の内蔵メモリのデータを共通メモリ12に読出
すことも、同様に行うことができる。
なお、第５図で示したマスタLSI11は、CPUのみを内蔵し
た第１図とは別のLSIであつてもよい。本構成におい
て、スレーブLSIの内蔵CPUは他のスレーブLSIの内蔵CPU
や装置の状態を考慮することなく、あたかも同一LSI内
に内蔵されたメモリの情報を使つているかの如く、デー
タ処理をすればよい。
た第１図とは別のLSIであつてもよい。本構成におい
て、スレーブLSIの内蔵CPUは他のスレーブLSIの内蔵CPU
や装置の状態を考慮することなく、あたかも同一LSI内
に内蔵されたメモリの情報を使つているかの如く、デー
タ処理をすればよい。
このため、目的別のジヨブを各々CPUに割付ける分離処
理システムの構成が容易に実現できる。また、ジヨブプ
ログラムやデータベースの分配制御等は、マスタLSIで
行なうため、スレーブLSIを切離すことができ、複数のC
PUシステムの構成が容易に実現できる。
理システムの構成が容易に実現できる。また、ジヨブプ
ログラムやデータベースの分配制御等は、マスタLSIで
行なうため、スレーブLSIを切離すことができ、複数のC
PUシステムの構成が容易に実現できる。
本実施例で示したLSIは従来のメモリLSIに若干論理機能
をもたせた形とみることができ、内蔵CPUで内蔵メモリ
の各種のチエツクやデータの加工、再配列等を行ない、
高信頼性メモリあるいはイテリジエントメモリとして使
用することができる。
をもたせた形とみることができ、内蔵CPUで内蔵メモリ
の各種のチエツクやデータの加工、再配列等を行ない、
高信頼性メモリあるいはイテリジエントメモリとして使
用することができる。
本発明によれば、LSIのモード制御を行なうポートから
外部モード状態を指定することで、内蔵CPUを切離して
単体メモリLSIと同一のインタフエース条件で内蔵メモ
リのアクセスが可能になり、LSIの外から内蔵メモリの
アクセスが容易になるという効果がある。さらに、本発
明のLSIを組合せて構成することにより、目的別の仕事
を各々のCPUに割付ける分離処理システム等の構成が容
易に実現でき、また、ジヨブプログラムやデータベース
の分配制御は、マスタLSIで行なうために、スレーブLSI
を切離すことができるので複数CPUシステムの構成を容
易にとることができるという効果がある。
外部モード状態を指定することで、内蔵CPUを切離して
単体メモリLSIと同一のインタフエース条件で内蔵メモ
リのアクセスが可能になり、LSIの外から内蔵メモリの
アクセスが容易になるという効果がある。さらに、本発
明のLSIを組合せて構成することにより、目的別の仕事
を各々のCPUに割付ける分離処理システム等の構成が容
易に実現でき、また、ジヨブプログラムやデータベース
の分配制御は、マスタLSIで行なうために、スレーブLSI
を切離すことができるので複数CPUシステムの構成を容
易にとることができるという効果がある。
第１図は本発明の一実施例を示すLSIの構成図、第２図
は第１図の制御信号生成回路５の動作例を示す説明図、
第３図は不揮発性メモリのアクセスタイミングの一例を
示すタイムチヤート、第４図は不揮発性メモリを内蔵す
る場合の制御信号生成回路の動作例を示す説明図、第５
図は本発明のLSIを複数個使つたマルチCPUシステムの構
成図である。 ２……CPUブロツク、３……メモリブロツク、41……ア
ドレスバス（AB）、42……データバス（DB）、５……制
御信号生成回路、11……マスタLSI、12……共通メモ
リ、13〜15……スレーブLSI。
は第１図の制御信号生成回路５の動作例を示す説明図、
第３図は不揮発性メモリのアクセスタイミングの一例を
示すタイムチヤート、第４図は不揮発性メモリを内蔵す
る場合の制御信号生成回路の動作例を示す説明図、第５
図は本発明のLSIを複数個使つたマルチCPUシステムの構
成図である。 ２……CPUブロツク、３……メモリブロツク、41……ア
ドレスバス（AB）、42……データバス（DB）、５……制
御信号生成回路、11……マスタLSI、12……共通メモ
リ、13〜15……スレーブLSI。
Claims (10)
- 【請求項１】CPUブロックと、 外部デバイスによって書き込み可能な不揮発性メモリを
含むメモリブロックと、 上記CPUブロックと上記メモリブロックとに接続され、
アドレスを転送するアドレスバスと、 上記CPUブロックと上記メモリブロックとに接続され、
データを転送するデータバスと、 上記アドレスバスを上記外部デバイスと接続する第１の
端子手段と、 上記データバスを上記外部デバイスと接続する第２の端
子手段と、 上記データバスと上記アドレスバスとを選択的に上記CP
Uブロックに接続する接続手段と、 上記接続手段と外部端子とに接続された制御手段とを具
備してなり、 上記制御手段は上記外部端子を介して外部アクセスを示
す第１のモード制御信号とプログラム／ベリファイを指
定する第２のモード信号と高電圧の書き込み電圧とを受
ける如く構成され、 上記外部端子を介して上記外部アクセスを示す上記第１
のモード制御信号と上記プログラムを指定する上記第２
のモード制御信号と高電圧の上記書き込み電圧とが上記
制御手段に印加された場合に、上記制御手段は上記接続
手段を制御することによって上記CPUブロックを上記ア
ドレスバスと上記データバスとから切り離す一方、高電
圧の上記書き込み電圧が上記メモリブロックの上記不揮
発性メモリに供給されることにより、上記アドレスと上
記データバスとを介して上記外部デバイスから上記不揮
発性メモリへの書き込みが上記CPUブロックと独立に行
われ、 上記外部端子を介して上記外部アクセスを示す上記第１
のモード制御信号と上記ベリファイを指定する上記第２
のモード制御信号とが上記制御手段に印加された場合
に、上記制御手段は上記接続手段を制御することによっ
て上記CPUブロックを上記アドレスバスと上記データバ
スとから切り離すことにより、上記アドレスバスと上記
データバスとを介して上記不揮発性メモリからの読み出
しが上記CPUブロックと独立に行われ、 上記高電圧の上記書き込み電圧はレベル変換回路により
低レベルに変換された後に上記制御手段に伝達されるこ
とにより、上記制御手段は上記第２のモード信号のモー
ドを検出することを特徴とするLSIに構成されたマイク
ロコンピュータ。 - 【請求項２】上記外部デバイスは、アドレスとデータと
を上記マイクロコンピュータに供給するEPROMライター
であることを特徴とする特許請求の範囲第１項記載のLS
Iに構成されたマイクロコンピュータ。 - 【請求項３】上記外部端子は上記制御手段に接続されて
上記制御手段に上記第１と第２のモード制御信号を供給
し、 上記CPUブロックは上記制御手段に接続されて上記制御
手段にアクセス制御信号を供給し、 上記第１のモード制御信号が上記外部アクセスモードを
示す場合には、上記制御手段は上記CPUブロックからの
上記アクセス制御信号を抑止することを特徴とする特許
請求の範囲第１項記載のLSIに構成されたマイクロコン
ピュータ。 - 【請求項４】上記第１のモード制御信号が内部アクセス
モードを示す場合、上記制御手段は上記アクセス制御信
号に従って上記CPUブロックが上記メモリブロックをア
クセスすることを可能とする特徴とする特許請求の範囲
第３項記載のLSIに構成されたマイクロコンピュータ。 - 【請求項５】上記制御手段はプログラマブルロジックア
レイによって構成された制御信号発生手段を有してなる
ことを特徴とする特許請求の範囲第１項記載のLSIに構
成されたマイクロコンピュータ。 - 【請求項６】上記不揮発性メモリは紫外線消去可能な不
揮発性メモリであることを特徴とする特許請求の範囲第
１項から第５項までのいずれかに記載のLSIに構成され
たマイクロコンピュータ。 - 【請求項７】上記マイクロコンピュータはマスタコンピ
ュータであり、 上記第１の端子手段は外部アドレスバスに接続可能であ
り、上記第２の端子手段は外部データバスに接続可能で
あり、 上記外部アドレスバスト上記外部データバスとは、CPU
ブロックを具備するとともにLSIに構成されたサブコン
ピュータに接続可能であることをを特徴とする特許請求
の範囲第１項記載のLSIに構成されたマイクロコンピュ
ータ。 - 【請求項８】上記外部アドレスバスと上記外部データバ
スとは、上記マスタコンピュータと上記サブコンピュー
タの両者によってアクセス可能な共有メモリに接続可能
であることを特徴とする特許請求の範囲第７項記載のLS
Iに構成されたマイクロコンピュータ。 - 【請求項９】上記サブコンピュータは書き込み可能なメ
モリを具備し、 上記マスタコンピュータから上記サブコンピュータの上
記書き込み可能なメモリへの書き込みは上記外部アドレ
スバスと上記外部データバスとを介して行われることを
特徴とする特許請求の範囲第７項記載のLSIに構成され
たマイクロコンピュータ。 - 【請求項１０】上記サブコンピュータの上記書き込み可
能なメモリは紫外線消去可能な不揮発性メモリであるこ
とをを特徴とする特許請求の範囲第９項記載のLSIに構
成されたマイクロコンピュータ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054240A JPH0738187B2 (ja) | 1984-03-23 | 1984-03-23 | Ｌｓｉに構成されたマイクロコンピュータ |
| KR1019850001762A KR930008771B1 (ko) | 1984-03-23 | 1985-03-19 | 프로세서와 메모리를 내장하는 집적회로 |
| DE8585103357T DE3581951D1 (en) | 1984-03-23 | 1985-03-22 | Lsi-microcomputer. |
| EP85103357A EP0159548B1 (en) | 1984-03-23 | 1985-03-22 | Lsi-microcomputer |
| US07/358,523 US5088023A (en) | 1984-03-23 | 1989-05-30 | Integrated circuit having processor coupled by common bus to programmable read only memory for processor operation and processor uncoupled from common bus when programming read only memory from external device |
| US08/308,548 US5627989A (en) | 1984-03-23 | 1994-09-21 | Integrated circuit having processor coupled by common bus to programmable read only memory for processor operation and processor uncoupled from common bus when programming read only memory from external device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054240A JPH0738187B2 (ja) | 1984-03-23 | 1984-03-23 | Ｌｓｉに構成されたマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60198667A JPS60198667A (ja) | 1985-10-08 |
| JPH0738187B2 true JPH0738187B2 (ja) | 1995-04-26 |
Family
ID=12965014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59054240A Expired - Lifetime JPH0738187B2 (ja) | 1984-03-23 | 1984-03-23 | Ｌｓｉに構成されたマイクロコンピュータ |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5088023A (ja) |
| EP (1) | EP0159548B1 (ja) |
| JP (1) | JPH0738187B2 (ja) |
| KR (1) | KR930008771B1 (ja) |
| DE (1) | DE3581951D1 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738187B2 (ja) * | 1984-03-23 | 1995-04-26 | 株式会社日立製作所 | Ｌｓｉに構成されたマイクロコンピュータ |
| JPH01162971A (ja) * | 1987-09-09 | 1989-06-27 | Hitachi Ltd | シングルチップマイクロコンピュータ |
| US5321845A (en) * | 1987-09-09 | 1994-06-14 | Hitachi, Ltd. | Single-chip microcomputer including non-volatile memory elements |
| US4959810A (en) * | 1987-10-14 | 1990-09-25 | Universal Electronics, Inc. | Universal remote control device |
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