JPH01162971A - シングルチップマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路、特にシングルチップマイクロ
コンピュータ（以下マイコンと言う）に係わり、システ
ムを構築する際の部品点数の削減効果が大きく、内蔵不
揮発性メモリへの書込あるいはベリファイ動作を共通に
するに好適なものである。

〔従来の技術〕

従来の装置は、特開昭６１−２８５５６７号に記載のよ
うに、マイコンとＰ　Ｌ　Ａ　（Ｐｒｏｇｒａｍｍａｂ
ｌｅ　Ｌｏｇｉｃ＾ｒｒａｙ）をワンチップ化してマイ
コンのプログラムとは無関係に外部入力に応答してＰＬ
Ａが動作し、ＰＬＡ出力で種々の機能を動作させ、その
結果でマイコンを起動するようになっていた。

ＰＬＡは不揮発性半導体メモリ素子への電気的な奔き込
みによってその論理機能を任意に構成することが可能な
可変論理構造を有する論理回路装置である。

一方、米国特許第４　、６０９　、９８６号にはＥＰＲ
ＯＭ技術を用いた改良型のＰＬＡが開示されている。

また、ＣＰＵ等のデータ処理ユニットとソフトウェア格
納用の不揮発性メモリブロックを同一チップ内に保有す
る半導体集積回路装置としては特開昭６０−１９８６６
７号が知られている。

一方、電気的に書込可能な論理デバイスとしてはアルテ
ラ社の製品カタログのｐ１２、あるいはエレクトロニッ
ク　デザイン　１９８６年８月７日号ｐ　９４〜９７　
（Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｓｉｇｎ、１９８６．Ａ
ｕｇ。

７Ｐ９４〜９７）において論じられている。

〔発明が解決しようとする課題〕

上記特開昭６１−２８５５６７号はある種の応用におい
ては部品点数の削減効果があるものの、汎用性について
はあまり配慮がされておらず、広範囲な応用をカバーす
ることができないという問題があった。また、上記米国
特許筒４，６０９，９８６号はＰＬＡ自体を開示するに
とどまり、ＰＬＡすなわち（プログラマブル論理回路と
マイコンとをワンチップ化してシングルチップマイコン
の汎用性を向上するための工夫について考慮が払われて
いなかった。

一方、特開昭６０−１９８６６７号はシングルチップマ
イコンのソフトウェアであるプログラムを格納するため
のメモリブロックを不揮発性メモリで構成し、このプロ
グラム格納用不揮発性メモリをユーザ自身がチップ外部
から書込むことにより、ユーザに所望のシングルチップ
マイコンを短い納入期間で提供することを開示するにと
どまり、シングルチップマイコンのハードウェアを実現
するための論理装置をユーザ自身が自由に構成するため
の工夫については考慮が払われていなかった。

シングルチップマイコンのソフトウェア（プログラム）
はユーザ自身により開発され、開発されたソフトウェア
はシングルチップマイコンのメモリブロックのＲＯＭ　
（リードオンリーメモリ）に書込まれる。従って、この
ＲＯＭを不揮発性メモリで構成し、この不揮発性メモリ
をチップ外部からユーザ自身が自由に杏込むことにより
、ユーザは希望するソフトウェアを有するシングルチッ
プマイコンを短い期間で入手することができる。

一方、シングルチップマイコンのハードウェアに関して
も各ユーザが種々の要求仕様を持つことが多いので、統
一されたハードウェアでユーザの各種要求仕様を同時に
満足することは不可能である。従って、従来は各ユーザ
は各自の要求仕様を実現するために、シングルチップマ
イコンの外部回路としてランダムロジック回路等を付加
していたため、システム全体の部品点数が多いと言う問
題があった。

各ユーザが独自の要求仕様をもつシングルチップマイコ
ンのハードウェアとしては、キー人力エンコーダ（キー
ボードからの入力情報を変換してシングルチップマイコ
ンに取り込むためのエンコーダ）２表示デコーダ（シン
グルチップマイコンの出力情報を変換して表示装置を駆
動するためのデコーダ）、計時用タイマー等種々のもの
がある。

従って、本発明の目的とするところは、シングルチップ
マイクロプロセッサのハードウェアに関係する論理装置
（ランダムロジック回路装置）を該マイクロプロセッサ
内部に構成し、該マイクロプロセッサ外部からの書込み
情報に従って該論理装置の論理機能を任意に構成するこ
とにある。

〔課題を解決するため、の手段〕

本願で開示される代表的な発明において、シングルチッ
プマイクロプロセッサ内部に構成された論理装置は電気
的に書込み可能な不揮発性半導体メモリ素子により構成
される。

この論理装置を構成する不揮発性半導体メモリを外部か
ら書込むことにより、該論理装置の論理機能はユーザの
要求仕様を満足するように任意に構成されることができ
る。

〔作用〕

外部から書込まれる情報に従って論理装置の論理機能は
任意に構成されることができるので、この任意に構成さ
れた論理機能により種々のユーザの要求仕様を満足させ
ることができる。

論理装置を構成する不揮発性半導体メモリ素子の書込み
は短時間で実行可能であるため、ユーザは各自の要求仕
様のハードウェアを有するシングルチップマイコンを短
い期間に入手することができる。

従って１本発明は少量多品種のシングルチップマイコン
を短期間で入手するのに好適である。

本発明の他の目的および他の特徴は、以下の実施例から
明らかであろう。

〔実施例〕

以下１本発明の実施例を図を用いて説明する。

第１図に第１の実施例のシングルチップマイクロコンピ
ュータの構成を示す、マイクロコンピュータは同一の半
導体基板１上に、ＣＰＵ　（セントラルプロセツシング
ユニット）２．ＲＡＭ３゜ＲＯＭ４から成るプロセッサ
５と、可変論理構造の論理回路装置としてのＰ　Ｌ　Ａ
　（Ｐｒｏｇｒａａ＋ｍａｂｌｓしｏｇｉｃ　Ａｒｒａ
ｙ）　６および入出力ボートＣｌ１０）７で構成され、
それぞれのブロックは共通バス８により結合される。ま
たＰＬＡ６は信号線９，１０により工１０７およびＣＰ
Ｕ２に直接結線される。

ＲＯＭ４はシングルチップマイコンのソフトウェア（プ
ログラム）を格納するためのものであり、ＰＬＡ６はシ
ングルチップマイコンのハードウェアを実現するための
論理装置として動作し、このＰＬＡ６は電気的に書込み
可能な不揮発性メモリ素子を含んでいる。

第２図は第１図におけるＰＬＡ６の構成を中心とした詳
細図である。ＰＬＡ６はＡＮＤ（論理積）而２０．ＯＲ
（論理和）面２１．出力ラツチ２２゜入力ラッチ２３％
およびセレクタ２４の各回路と回路間を結線する配線で
構成される。プロセッサ５とＰＬＡ６との接続は、プロ
セッサ５で生成される制御信号をＰＬＡ６の入力ラッチ
２３に入力するための制御信号ｓ８　ａ　、アドレスバ
ス８ｂ。

データバス８ｃで行なわれる。半導体基板１と基板外と
の通信はデータバス８ｃと接続されている出カポードア
ａ、入出カポ−ドアｂ、入力ポードアｃで行なわれるが
、以下結線の詳細を説明する。

ＰＬＡ６の入力ラッチ２３への入力は上記の制御信号線
８ａ、アドレスバス８ｂ、データバス８ｃ、入力ポード
アｃの出カフ０ｃ、出力セレクタ２４の出力９ｃであり
、入力ラッチ２３でＡＮＤ面２０の入力に変換する。Ａ
ＮＤ面２０の出力はＯＲ面２１の入力となり、ＯＲ面の
出力は出力ラッチ２２に入力される。出力ラッチ２２の
出力２２ａはセレクタ２４に入力すると共に、その−部
の信号２２ｂはＡＮＤ面２０の入力とする。セレクタ２
４の出力のうち９ａ、９ｂはそれぞれ出カポードアａ、
入出カポ−ドアｂの入力とし、出力９ｃはデータバス８
ｃに結線する。

第３図に第２図のＡＮＤ而２面を紫外線消去形の電気的
に書き込み可能な不揮発性メモリ（ＥＰＲＯＭ）素子で
構成した例を示す０本実施例はＡＮＤ面への入力を４人
力（Ｉｏ＝Ｉｓ）とし、４つの独立した論理積出力（Ａ
　ｏ　”　Ａ　ａ　）が得られる構成で示した。素子マ
トリクス４０は８行４列のＥＦＲＯＭ素子Ｍ　（０，Ｏ
）〜Ｍ　（７，３）で構成される。ＥＦＲＯＭ素子は良
く知られている素子であり、詳細な説明は省略するが、
ここで、上記素子のしきい値Ｖａｅがローレベル（ＩＶ
程度）の場合を消去状態、ハイレベル（５Ｖ以上）の場
合のしきい値ｔ、状態を書込み状態と定義する。

素子への書込みは列（４ビツト）単位で次のように行な
う、書込むデータをデータ入力（Ｄｏ〜Ｄａ）に与え、
ｉ！Ｉ択線Ｓｏ〜Ｓ８のうち１つを選択（ＩＩ　Ｉ　Ｉ
ｔレベル）すると共に、ライトイネーブル信号ＷＥを“
１″レベル、書込み電気端子Ｖｐ　を書込み電圧（例え
ば１２Ｖ程度）とする、このとき入力ＩＩの状態により
、正論理を書込むか負論理を書込むかが決まる。すなわ
ち■０を例にするとｌ０＝Ｌｔ１１ｔではワード線Ｗｏ
ｐが選ばれ、工０＝“０”ではＷｏｎが選ばれる。この
とき選択されたワード（メモリ素子のゲート）は抵抗Ｒ
Ｊ　（ｊ＝０〜７）を介してＶｐ電位に上昇し、またり
。

〜Ｄ８に与えられたデータに従がって電圧変換器Ｗ　ｏ
　”　Ｗδは、上記りが０の場合はＯを、またＤが１の
場合はメモリ素子の書込みに必要なドレイン電圧Ｖｏを
発生し、それぞれデータ線ｄｏ”ｄａを介してメモリ素
子に書込み電圧を供給する。これにより初期に消去状態
にあるメモリ素子のＶｉｈは選択されたワードＷに対し
てデータ入力りにＩＩ　Ｏ１１が与えられた場合は消去
状態のしきい値Ｖｔθを保持し、データ入力りにｔｔ　
１　ｔｒが与えられた場合は書込み状態のしきい値Ｖｔ
ｗになる。

以上の動作を全行にわたって実行することでマトリクス
の全エリアＭ　（０，Ｏ）〜Ｍ　（７，３）のプログラ
ムが完了する。

読出し、すなわち論理積回路として動作させる場合はＶ
ｐ電圧を土竜ｇ電圧Ｖｃまたは接地電圧とし、ライトイ
ネーブルＷＥを１１０”にする。

また５ｏ＝Ｓｓを全て“１”とすることでＩＯ〜ｒ３の
値に従がって単位の論理積データがデータ線ｄｏ〜ｄ３
を介してセンスアンプ回路ＳＡｏ〜ＳＡｓで検出され論
理積として出力（Ａ　ｏ　”　Ａ　ｓ　）される。

第４図に第２図の論理和（ＯＲ）回路２１の構成を示す
。ＯＲ回路は、ＡＮＤ出力ＡＯ，ＡＩを入力とするＯ　
Ｒ１、Ａｚ、　Ａ８を入力とするＯＲ２゜ＯＲＩ、ＯＲ
２を入力とす７）ＲＯ３、およびＯＲＩ出力と○Ｒ３出
力を選択する出力選択回路５０で構成される。

選択回路の入力５］、にｕ　１１１が入力されるとトラ
ンジスタＴ１がオン、Ｔ２がオフし、各出力には次の論
理式が得られる。

Ｏｏ　＝Ａ　ｏ　＋　Ａ　ｔ ○ｚ　＝　Ａ　ｚ　＋　Ａ　ｓ また人力５１にＩＩ　ＯＩＩが入力されるとトランジス
タＴ１がオフ、Ｔ２がオフし、各出力には次の論理式が
得られる。

Ｏｏ　＝　Ａ　ｏ　＋　Ａ　ｔ　＋　Ａ　ｚ　＋　Ａ　
ｓｏｌ　＝　Ａ　２　＋　Ａ　３ 本実施例によると第２図に示した入力ラッチ２３、およ
びセレクタ２４を切換えることにより第５図に示すよう
な種々の使い方が可能になる。

（Ａ）　　第２図の入力ラッチ２３への入力をバス８ａ
〜８ｃとし、セレクタ２４の出力をボート７ａ、７ｂと
することによりプロセッサ５からの出力をＰＬＡ６で変
換して半導体基板１外に出力することができる。

（Ｂ）　　入力ラッチ２３への入力をボート７ｂ。

７ｃとし、セレクタ２４の出力を９０に選択することに
より半導体基板１外からの信号をＰＬＡ６で変換し、プ
ロセッサ５の入力とすることができる。

（Ｃ）　　入力ランチ２３の入力をバス８８〜８ｃとし
、セレクタ２４の出力もバス８ｃとすることによりプロ
セッサ５の出力信号をＰＬＡ６で変換し、再びプロセッ
サ５の入力とすることができる。

（Ｄ）　　入力ラッチ２３の入力をボート７ｂ、７ｃと
し、セレクタ２４の出力を９ａ、９ｂとすることにより
プロセッサ５とは無関係に、半導体基板１外からの信号
をＰＬＡ６に入力し、ＰＬＡ６で変換した信号を半導体
基板１外に出力することができる。

なお、上記（Ａ）〜（Ｄ）は２つ以上を組み合わせて使
用することも可能である０例えば（Ａ）と（Ｂ）の組み
合わせでは、ＰＬＡ６の入力を分割し、一方をプロセッ
サ５の出力（８ａ〜８ｃ）、他方を半導体基板１外から
の入力（７ｂ、７ｃ）とし、ＰＬＤ６の出力も分割して
、一方をプロセッサ５の入力（８ｃ）、他方を半導基板
１外への出力（７ａ、７ｂ）とすることもできる。

また、ＰＬＡを紫外線消去形の電気的に書込み可能なＦ
ＲＯＭ素子で構成したことから、窓付きパッケージに封
入し、窓から紫外線を照射して情報を消去した後に、新
しく論理情報を電気的に書き直して繰り返し利用するこ
とも可能である。

さらに、ＰＬＡのＦＲＯＭ素子はＥＥＦＲＯＭ　（電気
的に消去かつ書込み可能なもの）により構成できること
は、言うまでもない。

上記第１の実施例はプログラマブル論理回路装置として
、Ｐ　Ｌ　Ａ　（Ｐｒｏｇｒａ＋ｍｍａｂｌｅ　Ｌｏｇ
ｉｃ　Ａｒｒａｙ）を用いたものであるが、ＰＬＡは入
力データＤ＋に対して論理積、論理和の形で出力Ｄ　ｏ
　＝　Ｆ　（Ｄ　Ｉ）の関数を与える機能を有している
。

以下に第２の実施例としてプログラマブル回路にプロセ
ッサ栖造の第２のプログラマブル論理回路（サブプロセ
ッサ）を付加して、第１実施例より複雑な機能を実現で
きる半導体集積回路の例を述べる。第６図に示した半導
体集積回路は第１図の構成に対して、共通バス８．ＰＬ
Ａ６およびｌ１０７に接続したサブプロセッサ１００を
付加した構成である。

第７図にサブプロセッサ１ｏＯの構成およびサブプロセ
ッサ１００．ＰＬＡ６．ｌ１０７、共通バス８間の接続
関係を示す。

サブプロセッサ１００は命令を格納するためのＲＯＭｌ
０Ｉ、ＲＯＭ　１０１の情報に基づき制御信号を発生す
るための制御回路１０２．ＲＯＭの次アドレスを格納す
るアドレスラッチ１０３．第１、第２．第３のデータバ
ス１０４，１０５゜１０６に接続されたＡＬＵ　（算術
論理演算ユニット）１０７．レジスタファイル１０８．
ＡＬＵに接続されプログラマブルシーケンスジェネレー
タ（ＰＳＧ）１０９で制御されるステータスレジスタ（
ＳＴ）１１０．サブプロセッサと共通バス８を接続する
ためのバスインタフェース回路（Ｉ　Ｆ）１１１で構成
される。

ＰＬＡ６は配線１１２ａにより共通バス８に、配線１１
２ｂによりｌ１０７にそれぞれ結線されると共に、配線
１１２ｃによりサブプロセッサ１００の制御回路１０２
で発生される制御信号１０２ａに、配線１１２ｄにより
ステータスレジスタ１１０の出力１１０ａに、および工
１０７からＡＬＵ１０７に入力される信号１０７８にそ
れぞれ接続される。

本実施例では上記ＰＳＧ１０９およびＲＯＭ１０１は電
気的に書込み可能なＦＲＯＭ素子を用いて構成する。

尚、ＰＬＡ６は当然電気的に書込み可能なＦＲＯＭ素子
により構成されている。

第８図はチップ内にソフトウェア格納用の不揮発性メモ
リブロック４をさらに内蔵したシングルチップマイクロ
コンピュータのブロックダイヤグラムを示す。

第８図においてシングルチップマイクロコンピュータで
ある半導体集積回路、２はＣＰＵなとのデータ処理装置
、４は、ソフトウェア格納用ＲＯＭとしての不揮発性メ
モリブロック、４１はアドレスバス、４２はデータバス
、５００は制御信号生成回路、６１〜６３．６６はスイ
ッチ素子、５２５と５２７とは３ステートインバータ、
５２６゜５２８は３ステートドライバ、８１．８２はイ
ンバータである。データ処理袋＠２．不揮発性メモリブ
ロック４．不揮発メモリ素子を用いたＰＬＡ、サブプロ
セッサなどのプログラマブル論理回路９００はそれぞれ
アドレスバス４１．データバス４２と直接あるいはスイ
ッチ素子を介して接続している。アドレスバス４１．デ
ータバス４２はまたチップ外部と信号線５１８，５１９
で接続され、データの入出力を１行なえる構成をとる。

信号５１０１〜５１０４はデータ処理装置２によって生
成されるデータ転送のための制御信号、信号５１１１〜
５１２２はチップ外部から与えられる制御信号、信号５
２０〜５２８はアドレスバス４１．データバス４２とＣ
ＰＵ２．不揮発性メモリブロック４゜プログラマブル論
理回路装置９００、外部入出力信号５１８，５１９の間
の信号転送タイミングを制御する制御信号である。信号
５１４はＬＳＩＩの外部からのデータ読込信号、５１５
はＬＳＩＩの外部への書込信号、５１８は外部データ信
号、５１９は外部アドレス信号、５１６は不揮発性メモ
リ３およびプログラマブル論理回路装置９の不揮発性素
子の書込あるいは消去に必要な高電圧信号である。

第８図の実施例においては、共通のデータバス４２、ア
ドレスバス４１に接続された不揮発性メモリブロック４
とプログラマブル論理回路装置９００は、アドレスが同
一の空間に配置されているので各々割当てられたアドレ
ス指定することにより、同一のデータフォーマットおよ
び同一シーケンスにより書込、ベリファイ処理を行なう
ことができる。この結果、不揮発性メモリブロック４と
プログラマブル論理回路９００に異なった書込シーケン
スを必要とせず、共通の書込装置が使える。又、内蔵す
るデータ処理装置ｆ！！２を使って書込。

ベリファイを行なう場合においても同一のシーケンスで
アクセスできる。

第９図は第８図の制御信号生成回路５００を構成する実
施例でありＡＮＤ面５１とＯＲ而面２により構成される
。５１０１〜５１０２はＬＳＩに内蔵するＣＰＵブロッ
ク２により発生する信号群であり、５１２１，５１２２
．５１３はチップ外部から与える信号群である。５１４
〜５２８は制御信号生成回路５で生成される信号群であ
る。以下制御信号生成回路５００の動作を説明する。外
部動作を指定する信号５１３がローの時、この反転信号
５１３１がハイとなりＣＰｔＪブロックからの信号群５
１０１〜５１０４が有効となる。この状態で５１０１．
５１０４がハイのときＬＳＩ外部デバイストリードモー
ド５２９１がハイとなり。

チップ外部へ読込信号５１４がハイとなる。さらに５２
０，５２８がハイとなりＣＰＵブロック２からアドレス
信号が２０１．スイッチ６１．アドレスバス４１．出力
ドライバフ２を経由して外部アドレス信号５１９を出力
する。読込信号５１４とアドレス信号５１９に応答した
外部データは制御信号５２７がオンになることで５１８
．入力ゲート８１．内部バスドライバ６４．データバス
４２．４２３を経由してＣＰＵブロック２に読込まれる
。このとき制御信号５２４はロー状態であるから内部バ
ス４２に接続されている不揮発性メモリ３．プログラム
論理回路９００からデータの混入は生じない。

５１３１がハイで５１０２．５１０４がハイの場合、外
部デバイス書込モード５２９２がハイとなる。この結果
ＬＳＩ外部へ書込信号５１５がハイとなり、さらに５２
０，５２１，５２６，５２８がハイとなる。この結果、
ＣＰＵ２からのアドレス信号は２０１，６１，４１．７
２を経由して５１９に送出され、同時にＣＰＵ２からの
データは２０２，６２，４２，４２１．７１を経由して
５１８に送出して外部デバイスへの書込が行なわれる。

５１３１がハイで５１０１．５１０３がハイの状態では
ＣＰＵからの内部デバイス読込モード５２９３がハイと
なり、制御信号５２０，５２２゜５２４がオンになる。

この結果、ＣＰＵ２からのアドレス信号は２０１，６１
．４１を経由して不揮発性メモリブロック４へのアドレ
ス信号４２６及びプログラマブル論理回路９００へのア
ドレス信号５１７２を送出し、同時に読込信号５２２が
与えられる。不揮発性メモリブロック４とプログラマブ
ル論理回路９００とに同一アドレス空ｔｊｎ上の異なっ
たアドレスを振り分けておくことでいずれか一方アドレ
ス指定された回路から読出しデータが３０２．６３の経
路あるいは５１７３．６６の経路からデータバス４２に
送出され、ＣＰＵ２へのデータ信号４２３として読込ま
れる。

一方、５１３がハイのとき、５１３１はローとなるので
５２０と５２１はローとなりＣＰＵ２からアドレスバス
４１．データバス４２への信号の送出は禁止され、ＣＰ
Ｕブロック２は内部バスから切離される。この状態で５
１２１がハイになると外部端子からの読出しモード５２
９４がハイとなり制御信号５２２，５２４，５２５，５
２６が生成される。この結果、外部端子からのアドレス
信号５１９が入力ゲート８２．内部アドレスドライバ６
５を経由して不揮発性メモリブロック４へのアドレス４
２６を送出し、またプログラマブル論理回路へのアドレ
ス５１７２を送出し、同時に読込み信号５２２を不揮発
性メモリ４及びプログラマブル論理回路９００に与える
。この結果、外部端子５１９からのアドレス指定に応答
して４゜９００いずれかの回路からの読出し信号が３０
２゜６３あるいは５１７３．６６を経由してデータバス
４２に送出され４２，４２１．７１を経由してデータ信
号５１８として読出される。

５１３がハイで５１２２がハイの場合は外部端子からの
書込モード５２９５がハイとなり、制御信号５２５，５
２７がハイとなる。この結果、アドレス信号５１９は読
出しモードと同一の経路で不揮発性メモリブロック４と
プログラマブル論理回路９００へ与えられ、同時に書込
データ５１８ノぐ は入力ゲート８１．内部バストライズ６４．データバス
４２を経由して不揮発性メモリブロック４へのデータ信
号４２４、及びプログラマブル論理回路９００へのデー
タ信号５１７１となる。この状態で外部端子から書込信
号５１６を４及び９００へ与えることで、指定されたア
ドレスに応じて不揮発性メモリブロック４あるいはプロ
グラマブル論理回路９００へデータの書込が行なわれる
。書込信号５１６の電圧は不揮発性メモリブロック４及
びプログラマブル論理回路９００に使用する不揮発性デ
バイスに対応して通常１０〜２５Ｖ程度の書込に十分な
電圧とする。電気的に書換え可能なデバイスを用いる場
合は５１３がハイの状態でアドレスを書込モードと同一
経路で与え、消去電圧を外部端子から３，９に与えるか
、ＬＳＩの内部で消去電圧を生成して３．９に与えるこ
とで。

書込、消去を実現できる。

５１３１がハイで５１０２．５１０３がハイの状態では
ＣＰＵからの内部デバイス書込モード５２９６がハイと
なり制御信号５２０４．５２１゜５２３がハイとなる。

この結果ＣＰＵ２からのアドレスは、２０１，６１，４
１，５１７２を経由してプログラマブル論理回路９００
に転送される。

またＣＰＵ２からのデータは２０２，６２，４２゜５１
７１を経由して９００に転送され、同時に書込信号５２
３が与えられる。これによりプログラマブル論理回路９
００の指定したアドレスへデータの書込が行なわれる。

次にプログラマブル論理回路装置９００の構成の実施例
を第１０図に示す。第１０図において９１は不揮発性デ
バイスで構成したＮＯＲアレイ、９６１〜９６３は論理
モジュール、９４６１〜９４６３はセレクタ、９４３３
はセンスアンプ、９４３４は書込回路、９４３１．９４
３２はアドレスデコーダ、９４１はデータレジスタ、９
４２はアドレスレジスタ、９４３５はマルチプレクサで
ある。論理モジュール９６１はＮＯＲゲート９２２、フ
リップフロップ９２１．セレクタ９２３゜９２４、出力
ドライバ９２５．ＡＮＤゲート９２６゜９２７で構成さ
れる。本回路９６１はＮＯＲアレイ９１の論理の組合せ
を不揮発性デバイスを書込むことで変更し、論理モジュ
ール９６１のセレクタ９２３，９２４の選択条件をあら
かじめ定めることで１種々の論理構造を与えることので
きる可変構造論理である０水回路９６１〜９６３は５１
７１〜５１７３を経由してデータバス４２．アドレスバ
ス４１と接続し端子９９１〜９９３によりチップ外部と
データの人出力が可能である。５１３がロー、すなわち
内部動作指定の場合、データの入出力の対象は論理モジ
ュール９６１．内部のフリップフロップ９２１となり５
１３がハイすなわち外部動作指定の場合はＮ　ＯＲアレ
イ９１のＮＯＲ論理を構成する不揮発性デバイスへの書
込み、読出しを行なう。以下本回路の動作説明を行なう
。

ＣＰＵブロック２からの読出しモードでは５１３がロー
となり、アドレスが５１７２に転送され、読出し信号５
２２がハイとなる。従って、５１７２より与えられたア
ドレスはアドレスレジスタ９４２にセットされたのちＡ
ＮＤゲート９５１．アドレスデコーダ９４３２でデコー
ドされる。デコーダ９４３２は９６１〜９６３の一連の
論理モジュールに対してデータバス４２のビット幅に対
応するビット幅毎に個有のアドレスを割当てる。デコー
ダ５３１０で選択された論理モジュールのＡＮＤゲート
９２６を経由してフリップフロップ９２１のデータが出
力し、信号１ｉＡ５３１１．セレクタ９４３５を通って
５１７３にデータバス４２のビット幅相当のデータが読
出される。ＣＰＵ２からの書込に対しては５１３がロー
となり、アドレスが５１７２．データが５１７１に転送
され、書込信号５２３がハイとなる。従って、データは
ＡＮＤゲート９５３を経由して論理モジュール９６１の
ＡＮＤゲート９２７の入力となり、選択されたアドレス
に対応するフリップフロップに対して書込信号に同期し
てデータが書込まれる。

一方５１３がハイすなわち外部端子からのアクセスに対
してはアドレスレジスタ９４２出力はＡＮＤゲート９５
２．アドレスデコーダ９４３１を経由してＮＯＲアレイ
９１のワード線９８６〜９８９のいずれかが選ばれる。

書込に対しては５１７１に転送されたデータがデータレ
ジスタ９４１にセットされ、ＡＮＤゲート９５４を介し
て書込回路９４３４に入力される。チップの外部から与
える高電圧の書込信号に同期して、書込データがセレク
タ９４６１〜９４６３の入力となる。

アドレスデコーダ９４３１からのセレクタ選択信号５３
１２でデータバスのビット幅相当のビット線を選択する
ことより、ビット線９８１〜９８５の選択されたビット
線にデータが与えられ、不揮発性デバイスへの書込が、
データバスのビット幅単位に行なわれる。このとき論理
モジュール９６１内のセレクタ９２４は信号５１３によ
って出力をハイインピーダンス状態にし、論理モジュー
ルからワード線９８６〜９８９への信号の混入は禁止さ
れる。外部端子からの読出しに対しては書込時と同様に
アドレスデコーダ９４３１で指定されたＮＯＲアレイの
ビット線データがセレクタ９４６１〜９４６３を経由し
てセンスアンプ９４３３で読出され、セレクタ９４３５
を通って５１７３に出力される。

以上のごとく外部モード指定信号５１３の状態によって
５１３がローのときは論理モジュール９６１内のフリッ
プフロップとのデータの入出力。

又５１３がハイの状態では不揮発性デバイスで構成され
たＮＯＲアレイ９１の書込、読出しが行なわれ、しかも
、データ長を内部データバスの幅と同一に扱うことがで
きる。ＮＯＲアレイに電気的に消去可能なデバイスを用
いる場合は消去回路を追加することで、ｖｇ込と同様の
回路構成で消去動作を実現できる。

本回路はＮＯＲアレイ９１の不揮発性デバイスの書込、
消去についてはプログラマブル論理回路９００のアドレ
ス空間を不揮発性メモリ４と同一にして割当てるアドレ
スを変えることでＬＳＩの外部端子からの書込、消去動
作共通にできる。しかも５１３がハイ状態ではＣＰＵ２
からの信号の送出線は第８図のゲート６１．６２で切断
されているから、電気的には単体の不揮発性メモリと同
一になる。

プログラマブル論理回路の構成が変っても、例えばＮＯ
Ｒアレイが複数個ある場合や論理モジュール内の論理の
構造が異なる場合、フリップフロップの個数が異なる場
合、論理モジュールから外部端子への信号線９９１〜９
９３が存在しない場合等においても、チップ内部のＣＰ
Ｕと外部端子からのアクセスに対して本実施例で示す方
法を実現できる。

第１１図（Ａ）に第８図のデータ処理装置２に第１３図
に示したプロセッサ２およびＥＰＲＯＭ装置４を用いた
場合の不揮発記憶素子を用い回路、すなりちマイクロＥ
ＦＲＯＭ　（μＥＰＲ＜）Ｍ）６００　、　ＥＰＲＯＭ
４、およびプログラマブル論理回路装置９００の書込お
よびテスト読出し時のアドレスマツプを示す。本実施例
ではアドレスバス４１およびデータバス４２を上記の不
揮発性記憶素子を用いた回路で共通に使用して、同一の
アドレス空間に配置している。すなわちＥＰＲＯＭはＡ
。

〜ＡＥ　、　μＥＰＲＯＭはＢＯ−ＢＥ、プログラマブ
ル論理回路はＧ　ｏ　”　Ｇ　Ｅである。このように同
一のアドレス空間に配置し、更に書込みおよびテスト読
出しに必要なアドレス、データ、制御信号の電圧レベル
、タイミングなどを、標準の単体ＥＦＲＯＭと同一にす
ることで、上記単体ＥＰＲＯＭと同一の書込み装置を使
用して書込みおよびテスト読出マを行なうことができる
。

第１１図（Ｂ）にデータ書込みおよびテスト読出しのタ
イミングチャートを示す。書込みおよびテスト読出しに
必要な端子は主電源端子（ＶＣＣ）。

アドレス入力端子、データ入出力端子、データ入出力方
向制御と書込み用高電気（約１２ｖ）を兼用したＯＥ／
ＶＰＰ端子、チップ選択端子丁である。アドレス入力の
本数は第１１図（Ａ）で示したアドレス空間をカバーす
る本数、すなわち３２キロバイト（データ幅８ビツト＝
１バイト）の場合は１５本で構成される。

ｖＣＣ端子に所定の電圧（５■程度）を印加後。

アドレス端子にアドレス情報を与え、ＯＥ／νＰＰ端子
をＯｖから約１２Ｖに変化させると共にデータ端子に書
込みデータを与え、３丁を５ｖからＯＶに変化させると
、上記アドレス情報で選択されたＥＰＲＯＭ１子に、上
記データの書込みが開始される。ＣＩＥ　’ｒ　ＯＶに
保持する期間は、ＥＦＲＯＭ素子の特性で決まるが、約
１ｍ程度である。ＣＥを０■から５ｖに変化させ、ＯＥ
／ＶＰＰをＯｖにすると書込みモードが終了する。

書込んだデータが正常に書込まれたか否かは、アドレス
情報を保持し、ＯＥ／ＶＰＰをＯｖのまま、ｍをＯｖに
するとデータ端子に上記アドレスで選択された素子のデ
ータを読出すことができる。すなわち読出しテストを行
なうことができる。

同一アドレスでの書込みデータと読出しデータの一致、
不一致により正常な書込みが行なわれたか否かを知るこ
とができる。

上記テストの結果正常な書込みが行なわれていることが
確認できた場合、シングルチップマイクロコンピュータ
の論理回路装置の不揮発性半導体メモリ素子に書込まれ
た上記データに依存したデータ処理をシングルチップマ
イクロコンピュータに実行せしめることが可能となる。

第１２図に第３の実施例としてバス８に結合されたプロ
セッサ２　、　ＥＰＲＯＭ４と、不揮発性記憶素子を含
む複数のプログラマブル論理回路８０１゜８０２を有す
る半導体集積回路１の例を示す。第１論理回路８０１．
第２論理回路８０２は、それぞれＴ１０８０３，８０４
に結合され、集積回路外部との通信を行なう。またバス
８も別のｌ１０８０５を介して、集積回路外との通信を
行なうことができる。制御回路８００は半導体集積回路
１のモード、すなわちノーマル動作や、内蔵した不揮発
性記憶素子への書込み、読出しテストを制御するもので
あり、制御入力ｆｉ８１３に与えられる制御情報に基づ
いて集積回路を制御する。

すなわち半導体集積回路１はノーマルモードでは制御１
ｉＡ８０６〜８１２にノーマル動作信号を与えて通常の
動作を行なう。

一方、不揮発性記憶素子を含むＥＰＲＯＭ、論理回路８
０１，８０２などの装置へのデータの杏込みは制御入力
線８１３にテストモードが指定されるとプロセッサ２か
らバス８への出力が禁止された上で次のように動作する
。

（１）制御入力線８１３でＥＰＲＯＭ４とｌ１０８０５
が選択された場合： バス８への出力はＥＰＲＯＭ４とＴ１０８０５だけとな
り、書込み時には外部線８１６からＥＰＲＯＭ４のアド
レスおよび書込みデータを与え、ｌ１０８０５とバス８
を介してＣＰＲＯＭ４に書込みに必要な情報を伝達する
と共に、制御入力８１３に、例えば第１１図（Ｂ）で示
した制御信号（ＧＥ。

τＥ／ＶＰＰ）のような書込み信号を与える。

テスト読出しは制御線に読出し信号を与えてバス８を介
して工１０８０５からデータを読出す。

（２）制御入力線８１３で［ＥＰＲＯＭ４とｌ１０８０
３が選択された場合： バス８への出力はＥＰＲＯＭ４と論理回路８０１だけと
なり、書込み時にはｌ１０８０３から書込みに必要な情
報を与え論理回路８０１およびバス８を介してＥＰＲＯ
Ｍ４に書込む。読出しテストも同様にＥＰＲＯＭ４のデ
ータをバス８．論理回路８０１゜ｌ１０８０３を介して
外部線８１４にデータを読出す。

（３）制御入力４６８１３で論理回路８０１または８０
２とｌ１０８０５が選択された場合：バス８への出力は
ｌ１０８０５と論理回路８０１または８０２だけとなり
、Ｉ　１０３　、バス８を介して論理回路８０１または
８０２へ書込む、読出しテストは論理回路８０１または
８０２からバス８．ｌ１０８０５を介して読出す。

（４）制御入力線８１３で論理回路８０１または論理回
路８０２、およびｌ１０８０３または工１０８０４が選
択された場合：書込み時にはｌ１０８０３またはｌ１０
８０４を介して外部線８１４また８１５から直接論理回
路８０１または８０２へ不揮発性記憶素子の書込みに必
要な情報を与え、上記（１）と同様に制御入力線８１３
に書込み信号を印加することで行なう、テスト読出しも
バスを介さずに、直接論理回路８０１または８０２から
ｌ１０８０３または工１０８０４を介してデータを読出
す。

次にマイクロプログラム制御方式を用いたプロセッサの
例を第１３図により説明する０本実施例では不揮発記憶
素子を含む装置として上記のマイクロプログラム格納用
ＥＰＲＯＭ　（以下マイクロＥＰＲＯＭと略す）６００
とプログラム記憶用のＥＰＲＯＭ６２４を同一半導体基
板上に有している。

プロセッサ中のＣＰＵ２を構成するマイクロＥＰＲＯＭ
６（ｔｏは、そのデータを書込むためのアドレスバス４
１．データバス４２に配線６５３，６５２で接続されて
いる書込み回路６０１と、書込んだデータをテストする
ためアドレスバス４１．データバス４２に配線６５１，
６５０で接続されているテスト読出し回路６０３と、デ
ータバス４２に接続されている命令ラッチ＠路６０２に
接続され、更にノーマル動作時には上記マイクロＥ　Ｆ
　ＲＯＭのデータを読取るための読出し回路６０４に接
続される。読出し回路６０４の出力は、上記命令ラッチ
、メモリのアドレスを作りだすための配線６４８でアド
レスバス４１に接続されたアドレス発生回路６０６、お
よび配線６４６でデータバス４２に接続された演算回路
６０５に接続されている。更に上記読出し回路６０４．
制御回路６０７゜演算回路６０５はクロックφ６７０に
も接続される。

ＥＰＲＯＭ装置４は、それぞれがアドレスバス４１、デ
ータバス４２に接続された読出し回路６２１、書込み回
路６２２．テスト読出し回路６２３に接続されたＥＰＲ
ＯＭ６２４で構成される。また上記読出し回路６２１は
プロセッサ２の制御回路６０７にも接続される。アドレ
スバ４１およびデータバス４２は配線６５４，６５５に
よりクロックφ６７０で制御されるバスプリチャージ回
路６７１に接続され、更にアドレスバス４１は配線６１
２により、半導体集積回路外部から入力される配線６１
１に接続された入力回路６０８に接続され、データバス
４２は配線６１４により外部配線６１３に対してデータ
を入出力する入出力回路６０９に接続される６ 外部からの制御信号線６１０に接続された制御信号生成
回路５００の出力６３０〜６３９は、ノーマル動作と、
ＥＰＲＯＭ索子ｅｏｏ、６２４への書込みテスト動作を
制御するために、上記の各回路に接続される。

以下５動作を説明する。

マイクロＥＦＲＯＭ６００への書込みは、制御信号入力
線６１０に書込みモード信号を与え、この状態では制御
信号生成回路５００の出力６３０〜６３９のうち、書込
み回路６０１の制御信号６３６．入力回路６０８の制御
信号６３８．入出力回路６０９２、ＥＰＲＯＭ装置４、
およびバスプリチャージ回路６７１からデータバス４２
およびアドレスバス４１への出力は禁止され、上記各バ
スは書込み回路６０１を介したマイクロｌＥＰＲＯＭ６
００への樗込みだけに使用される６入力回路６０８の外
部接続線６１１にマイクロＥＦＲＯＭ６００を構成する
不揮発性記憶素子群から素子を選択するためのアドレス
情報を与え、入力方向に制御された入出力回路６０９の
外部接続線６１３に対しては、上記アドレスで選択され
た記憶素子への書込データを与え、制御入力線６１０に
書込み信号を与える。書込んだデータが正しく書込まれ
たかどうかのテストは、制御入力線６１０にマイクロＥ
ＦＲＯＭ６００にテスト読出し信号を与えると、制御信
号生成回路５００の出力６３０〜６３９のうち、テスト
読出し回路６０３の制御信号６３５．入力回路６０８の
制御信号６３８、入出力回路６０９の制御信号６３９が
有効になる。

この状態で外部入力線６１１にアドレス情報を与え、制
御入力線６１０にマイクロＥＰＲＯＭ６００のテトス読
出し信号を与えると、入出力回路６０９は出力方向に制
御され１選択されたマイクロＥＦＲＯＭ６００の内容が
テスト読出し回路６０３．接続線６５０、データバス４
２．接続ｍ６１４．入出力回路６０９を介して外部接続
線６１３にデータが出力される。

ＥＰＲＯＭ装ｖＩｔ４のＥＰＲＯＭ素子群６２４への書
込み、およびテスト読出しも、上記のマイクロＥＦＲＯ
Ｍ６００の書込み、テスト読出しと同様に制御信号生成
回路５００からの制御信号により書込み回路６２２．テ
スト読出し回路６２３および入力回路６０８．入出力回
路６０９を制御して行なう。

ノーマルモードでの半導体集積回路の動作はクロックφ
６７０に同期して１次のように動作する。

プロセッサ中のＣＰＵ２のアドレス発生回路６０６で発
生されたアドレス情報がアドレスバス４１を介してＥＰ
ＲＯＭ装置４の読出し回路６２１に送られ、またＣＰＵ
２の制御回路６０７からの読出し信号線６７１の信号に
基づきＥＰＲＯＭ素子群６２４のデータが読出され、デ
ータバス４２を介して、プロセッサ２の命令ラッチ６０
２に取り込まれる。命令ラッチ６０２に保持している情
報がマイクロＥＦＲＯＭ６００に与えられ、その情報に
基づきマイクロＥＦＲＯＭ６００が選択され、読出し回
路６０４で読出される。

この読出された情報がプロセッサ、および半導体集積回
路の制御情報となる。

すなわち、読出し回路６０４で読出したマイクロＥＰＲ
ＯＭ６００のデータが制御回路６０７に入力され。

演算回路６０５．アドレス発生回路６０６．命令ラッチ
６０２．メモリ読出し回路６２１などの制御が行なわれ
る。またノーマル動作ではクロックφ６７０に同期して
動作するバスプリチャージ回路６７１によりデータバス
４２．アドレスバス４１はプリチャージにより動作する
バスになる。

すなわち、半導体集積回路の一連の動作はプロセッサに
供給されるクロックに同期して動作する。

上記のＣＰＵ２のテスト読出し回路６０３と読出し回路
６０４の並列出力ビツト数は等しい必要は無く、また本
実施例ではテスト読出し回路６０３からの並列出力ビツ
ト数をデータバス４２のビット数と等しくなっている。

第１４図に他の実施例として集積回路に内蔵したプロセ
ッサにより、内蔵ＥＰＲＯＭまたはプログラマブル論理
回路への書込みおよび読出しテストを行なう構成例を示
す。

制御入力［７００に接続され、半導体集積回路１のモー
ドを制御するための制御入力回路７０１で制御されるプ
ロセッサ２．書込みプログラムおよびテストプログラム
を記憶するためのＲＯＭ７０２　、　ＥＰＲＯＭ４．不
揮発性メモリ素子で構成されたプログラマブル論理回路
９００は、それぞれデータバス４２およびアドレスバス
４１に接続されている。

また、半導体集積回路１と外部とのデータ、アドレス等
の通信を行なうための、プロセッサ２で制御される入出
力回路７もデータバス４２に接続されている。更に半導
体集積回路１の外部装置に対して制御情報を与えるため
の制御出力回路７０３はプロセッサ２により制御される
。制御入力線７００に対してＦＲＯＭを有するＥＰＲＯ
Ｍ４、または論理回路９００への書込みモードを与える
と制御入力回路７０１を介してプロセッサ２に情報が伝
えられ、プロセッサ２は書込みプログラムが記憶されて
いるＲＯＭ７０２のプログラムに従って次のように動作
する。

プロセッサ２は制御出力回路７０３を介して集積回路外
部に対して、書込みに必要な情報、すなわちアドレス情
報およびデータを要求し、入出力回路７を入力方向に制
御し、データバス４２を介してプロセッサ２に情報を取
り込む６次に、プロセッサ２その情報に基づき、ｌＥＰ
ＲＯＭ４または論理装置を識別し、書込みを実行し、書
込みが終了後、書込んだデータを読出しプロセッサに取
り込み。

書込みデータとの比較を行ない、正常な書込みか異常な
書込みかを判定し、その結果を制御出力回路７０３を介
して集積回路外部に出力する。この場合、もし異常な書
込みの場合は、結果出力後。

プロセッサをストップし、書込みプログラムを停止する
。

一方、正常な書込みが行なわれたら、再び書込みに必要
な情報を得るための要求信号を出力し。

以後その動作をくり返す。

上記の動作例は１つの例であり、ＲＯＭ　７０２のプロ
グラムの書き方によって１種々の書き込みおよびテスト
方式が実現できる。

〔発明の効果〕

本発明によれば、シングルチップマイコンの汎用性を高
めることができるため、上記のマイコン周辺を構成する
部品点数を削減することができる。

また、ユーザが自分の手で論理情報を書き込むことがで
きるため１回路変更が生じた場合も速やかに対処できる
ので、コストの低減効果も大きい。

また、不揮発性デバイスを含むプログラマブル論理回路
と不揮発性メモリとデータ処理装置（ＣＰＵなど）を含
む半導体回路においてプログラマブル論理回路内の不揮
発性デバイスへの書込、消去に対してアドレス指定、デ
ータの与え方を同一にできる。不揮発性デバイスへの書
込、消去は通常、揮発性の半導体素子により構成された
メモリ例えばＲＡＭへの書込、読出しに比べ、書込ある
いは消去の時間が長く、高電圧を必要とし場合によって
は特定の順序で処理することが必要であり、この為の書
込あるいは消去回路を専用に準備する必要がある。本発
明によるとプログラマブル論理回路に含まれる不揮発性
デバイスに対して不揮発性メモリと同一のアドレス、デ
ータ制御信号インタフェースにすることで、これらの書
込あるいは消去回路を不揮発性メモリと共通化できる効
果がある。特に外部端子から書込、ＷＪ去を行なうには
従来、不揮発性メモリの仕様にあった書込装置を使って
書込、消去あるいはテストを行なう６本発明によれば内
蔵するプログラマブル論理回路装置に対しても同一の書
込装置が使える効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例によるシングルチップマ
イコンのブロック図、第２図は第１図中のＰＬＡの詳細
ブロック図、第３図および第４図は第１図中のＰＬＡの
回路構成をさらに詳細に説明するための回路図、第５図
は第１図の実施例の機能を説明するための図、第６図は
本発明の第２の実施例によるシングルチップマイコンの
ブロック図、第７図は第６図中のサブプロセッサ１００
の詳細ブロック図、第８図はソフトウェア格納用の不揮
発性メモリブロックをチップ内にさらに内蔵した本発明
の第３の実施例によるシングルチップマイコンのブロッ
ク図、第９図は第８図中の制御信号生成回路の詳細ブロ
ック図、第１０図は第８図中のプログラマブル論理回路
装置の詳細ブロック図、第１１図（Ａ）は本発明の実施
例のシングルチップマイコンのアドレス空間を示す図、
第１１図（Ｂ）は本発明の実施例のシングルチップマイ
コンのデータ書込みおよびテスト読出しのタイミングチ
ャートを示す図、第１２図は本発明の第４の実施例によ
るシングルチップマイコンのブロック図、第１３図は本
発明の第５の実施例によるシングルチップマイコンのブ
ロック図、第１４図は本発明の第６の実施例によるシン
グルチップマイコンのブロック図である。 １・・・半導体基板、２・・・データ処理装置あるいは
ＣＰＵ、４・・・不揮発性メモリ、５・・・プロセッサ
、６−Ｐ　Ｌ　Ａ、７　ａ　、　７　ｂ　、　７　ｃ　
−入出力回路。 ２０・・・ＡＮＤ面、２１・・・ＯＲ面、２２・・・ラ
ッチ回路、２３・・・入力選択回路、４１・・・アドレ
スバス、４２・・・データバス、９１・・・ＮＯＲアレ
イ、５０゜・・・制御信号生成回路、９００・・・プロ
グラマブル論芽　）匿 ／ぞ導利麻 ダ　フ１０辷ｖｆ 芽３呂 Ａ、ＡノΔ、／ＩＪ 笑　４ｍ 弄５″図 （ハ） 七←　　　乙　　　図 ／ρ０　　ｖフ・・プロで、ツブ 弄　７　図 ／’７　　　ｆｓＱ 茅１１図 （Ａ） ￥／Ｚ図

Claims (1)

1. 【特許請求の範囲】 １、ＣＰＵを内蔵するシングルチップマイクロコンピュ
   ータであつて、 電気的に書き込み可能な不揮発性半導体メモリ素子を含
   む論理回路装置をチップ内に具備することを特徴とする
   シングルチップマイクロコンピュータ。 ２、上記不揮発性半導体メモリ素子への電気的書き込み
   によつて上記論理回路装置の論理機能が任意に構成され
   る如く上記論理回路装置はプログラマブルな可変論理構
   造を有してなることを特徴とする請求項１記載のシング
   ルチップマイクロコンピュータ。 ３、上記論理回路装置は上記ＣＰＵとチップ外部とのデ
   ータ通信を制御することを特徴とする請求項１記載のシ
   ングルチップマイクロコンピュータ。 ４、上記論理回路装置は論理積実行部と論理和実行部と
   からなり、 上記ＣＰＵに接続されたアドレスバスとデータバスと、
   上記データバスに接続されＩ／Ｏポート手段と、上記論
   理回路装置の上記論理積実行部の入力と上記アドレスバ
   スおよび上記データバスとの間に接続された入力選択手
   段とを上記チップ内に具備してなることを特徴とする請
   求項１記載のシングルチップマイクロコンピュータ。 ５、上記論理回路装置の上記論理和実行部の出力と上記
   データバスおよび上記Ｉ／Ｏポート手段との接続された
   出力選択手段を上記チップ内にさらに具備してなること
   を特徴とする請求項４記載のシングルチップマイクロコ
   ンピュータ。 ６、上記ＣＰＵに接続されたアドレスバスとデータバス
   と、上記アドレスバスと上記データバスとに接続された
   不揮発性メモリブロックとを上記チップ内にさらに具備
   してなり、 上記アドレスバスと上記データバスとに上記論理回路装
   置を接続してなることを特徴とする請求項１、２、３の
   いずれかに記載のシングルチップマイクロコンピュータ
   。 ７、不揮発性メモリブロックにはシングルチップマイク
   ロコンピュータのソフトウェアーが格納されてなること
   を特徴とする請求項６記載のシングルチップマイクロコ
   ンピュータ。 ８、上記アドレスバスおよび上記データバスと上記ＣＰ
   Ｕとの間に接続された第１信号伝達手段と、 上記アドレスバスおよび上記データバスと上記不揮発性
   メモリブロックとの間に接続された第２信号伝達手段と
   、 上記アドレスバスおよび上記データバスと上記論理回路
   装置との間に接続された第３信号伝達手段と、 チップ外部と上記アドレスバスおよび上記データバスと
   の間に接続された第４信号伝達手段と、 上記チップ外部からの外部制御信号に応答して上記第１
   乃至第４信号伝達手段のいずれかの信号伝達機能を停止
   する如く内部制御信号を発生する制御信号生成手段とを
   チップ内に具備してなることを特徴とする請求項６記載
   のシングルチップマイクロコンピュータ。 ９、上記論理回路装置は上記ＣＰＵ内のマイクロＲＯＭ
   を構成してなることを特徴とする請求項１、２、６、７
   のいずれかに記載のシングルチップマイクロコンピュー
   タ。 １０、請求項１乃至９のいずれかに記載のシングルチッ
   プマイクロコンピュータを用いたデータ処理方法であつ
   て、 上記論理回路装置の上記不揮発性半導体メモリ素子のデ
   ータを電気的に書き込む第１のステップと、 上記第１のステップで電気的に書き込まれたデータを読
   み出して正常な書き込みが行われたか否かをテストする
   第２のステップと、 上記第２のステップのテスト結果が正常な場合、上記第
   １のステップで電気的に書き込まれた上記データに関係
   したデータ処理動作を上記シングルチップマイクロコン
   ピュータに実行せしめる第３のステップとを含むことを
   特徴とするデータ処理方法。 １１、入力信号に応答して出力信号を生成する機能回路
   ブロックをチップ内に内蔵する半導体集積回路であつて
   、 上記機能回路ブロックの動作に関連した上記半導体集積
   回路の動作を制御するための制御回路ブロックを上記チ
   ップ内にさらに具備してなり、 上記制御回路ブロックは電気的に書き込み可能な不揮発
   性半導体メモリ素子を含む論理回路装置を含んでなるこ
   とを特徴とする半導体集積回路。 １２、上記半導体集積回路と上記機能回路ブロックとは
   それぞれシングルチップマイクロコンピュータとＣＰＵ
   であり、 上記不揮発性半導体メモリ素子への電気的書き込みによ
   つて上記論理回路装置の論理機能が任意に構成される如
   く上記論理回路装置はプログラマブルな可変論理構造を
   有してなることを特徴とする請求項１１記載のシングル
   チップマイクロコンピュータ。 １３、請求項１１記載の半導体集積回路を用いた信号処
   理方法であつて、 上記論理回路装置の上記不揮発性半導体メモリ素子にデ
   ータを電気的に書き込む第１のステップと、 上記第１のステップで電気的に書き込まれたデータを読
   み出して正常な書き込みが行われたか否かをテストする
   第２のステップと、 上記第２のステップのテスト結果が正常な場合、上記第
   １のステップで電気的に書き込まれた上記データに関係
   した信号処理動作を上記半導体集積回路に実行せしめる
   第３のステップとを含むことを特徴とする信号処理方法
   。 １４、請求項１２記載の半導体集積回路に構成されたマ
   イクロコンピュータを用いたデータ処理方法であつて、 上記論理回路装置の上記不揮発性半導体メモリ素子にデ
   ータを電気的に書き込む第１のステップと、 上記第２のステップで電気的に書き込まれたデータを読
   み出して正常な書き込みが行われたか否かをテストする
   第２のステップと、 上記第１のステップのテスト結果が正常な場合、上記第
   １のステップで電気的に書き込まれた上記データに関係
   したデータ処理動作を上記半導体集積回路に構成された
   マイクロコンピュータに実行せしめる第３のステップと
   を含むことを特徴とするデータ処理方法。