JPH08153082A - 半導体集積回路装置および信号処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 シングルチップマイコンのハードウェアに関
係する論理装置（ランダムロジック回路装置）を該シン
グルチップマイコン内部に構成し、外部からの書込み情
報に従って該論理装置の論理機能を任意に構成できるよ
うにする。 【構成】 シングルチップマイコンプロセッサ内部に構
成された論理装置を電気的に書込み可能な不揮発性半導
体メモリ素子により構成するようにした。 【効果】 論理装置を構成する不揮発性半導体メモリ素
子の書込みは短時間で実行可能であるため、ユーザは各
自の要求仕様のハードウェアを有するシングルチップマ
イコンを短い期間に入手することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置、特
にシングルチップマイクロコンピュータ（以下シングル
チップマイコンと言う）に係わり、システムを構築する
際の部品点数の削減効果が大きく、内蔵不揮発性メモリ
への書込み或はベリファイ動作を共通にするのに好適な
ものである。

【０００２】

【従来の技術】従来の半導体集積回路装置は、特開昭61
−285567号に記載のように、マイコンとＰＬＡ（Progra
mmable Logic Array：プログラマブル論理アレイ）をワ
ンチップ化してマイコンのプログラムとは無関係に外部
入力に応答してＰＬＡが動作し、ＰＬＡ出力で種々の機
能を動作させ、その結果に基づいてマイコンを起動する
ようにしたものがある。

【０００３】ここで、ＰＬＡは不揮発性半導体記憶素子
への電気的な書き込みによってその論理機能を任意に構
成することが可能な可変論理構造を有する論理回路装置
である。

【０００４】一方、米国特許第4,609,986号にはＥＰＲ
ＯＭ技術を用いた改良型のＰＬＡが開示されている。

【０００５】また、ＣＰＵ等のデータ処理ユニットとソ
フトウェア格納用の不揮発性メモリブロックを同一チッ
プ内に保有する半導体集積回路装置としては特開昭60−
198667号が知られている。

【０００６】一方、電気的に書込可能な論理デバイスに
関してはアルテラ社の製品カタログのｐ１２、あるいは
エレクトロニック デザイン １９８６年８月７日号ｐ
９４〜９７（Electronic Design,1986,Aug.7 p94〜97）
において論じられてる。

【０００７】

【発明が解決しようとする課題】上記特開昭61−285567
号は、ある種の応用においては部品点数の削減効果があ
るものの、汎用性についてはあまり配慮がされておら
ず、広範囲に応用することができないという問題があっ
た。

【０００８】また、上記米国特許第4,609,986号はＰＬ
Ａ自体を開示するにとどまり、ＰＬＡ（すなわちプログ
ラマブル論理回路）とマイコンとをワンチップ化してシ
ングルチップマイコンの汎用性を向上するための工夫に
ついて考慮が払われていなかった。

【０００９】一方、上記特開昭60−198667号はシングル
チップマイコンのソフトウェアであるプログラムを格納
するためのメモリブロックを不揮発性メモリで構成し、
このプログラム格納用不揮発性メモリにユーザ自身がチ
ップ外部から書き込むようにすることにより、ユーザに
所望のシングルチップマイコンを短い納入期間で提供で
きることを開示するにとどまり、シングルチップマイコ
ンのハードウェアを実現するための論理装置をユーザ自
身が自由に構成するための工夫については考慮が払われ
ていなかった。

【００１０】シングルチップマイコンのソフトウェア
（プログラム）はユーザ自身により開発され、開発され
たソフトウェアはシングルチップマイコンのメモリブロ
ックのＲＯＭ（リードオンリーメモリ）に書込まれる。
従って、このＲＯＭを不揮発性メモリで構成し、この不
揮発性メモリをチップ外部からユーザ自身が自由に書込
むことにより、ユーザは希望するソフトウェアを有する
シングルチップマイコンを短い期間で入手することがで
きる。

【００１１】一方、シングルチップマイコンのハードウ
ェアに関しても各ユーザが種々の要求仕様を持つことが
多いので、統一されたハードウェアでユーザの各種要求
仕様を同時に満足することは不可能である。従って、従
来は各ユーザが各自の要求仕様を実現するために、シン
グルチップマイコンの外部回路としてランダムロジック
回路等を付加していたため、システム全体の部品点数が
多くなるという問題があった。

【００１２】各ユーザが独自の要求仕様を持つシングル
チップマイコンのハードウェアとしては、キー入力エン
コーダのハードウェアとして、キー入力エンコーダ（キ
ーボードからの入力情報を変換してシングルチップマイ
コンに取り込むためのエンコーダ），表示デコーダ（シ
ングルチップマイコンの出力情報を変換して表示装置を
駆動するためのデコーダ），計時用タイマー等種々のも
のがある。

【００１３】従って、本発明の目的とするところは、シ
ングルチップマイコンのハードウェアに関係する論理装
置（ランダムロジック回路装置）を該シングルチップマ
イコン内部に構成し、外部からの書込み情報に従って該
論理装置の論理機能を任意に構成することにある。

【００１４】

【課題を解決するための手段】本願において開示される
代表的な発明において、シングルチップマイコン内部に
構成された論理装置は電気的に書込み可能な不揮発性半
導体メモリ素子により構成される。

【００１５】この論理装置を構成する不揮発性半導体メ
モリ素子に外部から書込むことにより、該論理装置の論
理機能はユーザの要求仕様を満足するように任意に構成
されることができる。

【００１６】

【作用】外部から書込まれる情報に従って論理装置の論
理機能は任意に構成されることができるので、この任意
に構成された論理機能により種々のユーザの要求仕様を
満足させることができる。

【００１７】論理装置を構成する不揮発性半導体メモリ
素子の書込みは短時間で実行可能であるため、ユーザは
各自の要求仕様のハードウェアを有するシングルチップ
マイコンを短い期間で入手することができる。

【００１８】従って、本発明は少量多品種のシングルチ
ップマイコンを短時間で入手するのに好適である。

【００１９】本発明の他の目的および他の特徴は、以下
の実施例から明らかであろう。

【００２０】

【実施例】以下、本発明の実施例を図を用いて説明す
る。

【００２１】図１に第１の実施例のシングルチップマイ
コンの構成を示す。シングルチップマイコンは同一の半
導体基板１上に、ＣＰＵ（セントラルプロセッシングユ
ニット）２，ＲＡＭ３，ＲＯＭ４から成るプロセッサ５
と、可変論理構造の論理回路装置としてのＰＬＡ（Prog
rammable Logic Array）６および入出力ポート（Ｉ／
Ｏ）７とで構成され、それぞれのブロックは共通バス８
により結合される。またＰＬＡ６は信号線９，１０によ
りＩ／Ｏ７およびＣＰＵ２に直接結合される。

【００２２】ＲＯＭ４はシングルチップマイコンのソフ
トウェア（プログラム）を格納するためのものであり、
ＰＬＡ６はシングルチップマイコンのハードウェアを実
現するための論理装置として動作し、このＰＬＡ６は電
気的に書込み可能な不揮発性メモリ素子を含んでいる。

【００２３】図２は図１におけるＰＬＡ６の構成を示し
たブロック図である。ＰＬＡ６はＡＮＤ（論理積）面２
０，ＯＲ（論理和）面２１，出力ラッチ２２，入力ラッ
チ２３、およびセレクタ２４の各回路と回路間を結合す
る配線とで構成される。プロセッサ５とＰＬＡ６との接
続は、プロセッサ５で生成される制御信号をＰＬＡ６の
入力ラッチ２３に入力するための制御信号線８ａ，アド
レスバス８ｂ，データバス８ｃで行なわれる。半導体基
板１と基板外との通信はデータバス８ｃと接続されてい
る出力ポート７ａ，入出力ポート７ｂ，入力ポート７ｃ
で行なわれるが、以下結線の詳細を説明する。

【００２４】ＰＬＡ６の入力ラッチ２３への入力は上記
の制御信号線８ａ，アドレスバス８ｂ，データバス８
ｃ，入力ポート７ｃの出力７０ｃ，出力セレクタ２４の
出力９ｃであり、入力ラッチ２３でＡＮＤ面２０の入力
に変換する。ＡＮＤ面２０の出力はＯＲ面２１の入力と
なり、ＯＲ面の出力は出力ラッチ２２に入力される。出
力ラッチ２２の出力２２ａはセレクタ２４に入力される
と共に、その一部の信号２２ｂはＡＮＤ面２０の入力と
される。セレクタ２４の出力のうち９ａ，９ｂはそれぞ
れ出力ポート７ａ，入出力ポート７ｂの入力とされ、出
力９ｃはデータバス８ｃに結線される。

【００２５】図３に図２のＡＮＤ面２０を紫外線消去形
の電気的に書き込み可能な不揮発性メモリ（ＥＰＲＯ
Ｍ）素子で構成した例を示す。本実施例はＡＮＤ面２０
への入力を４入力（Ｉ0〜Ｉ3）とし、４つの独立した論
理出力（Ａ0〜Ａ3）が得られる構成で示した。素子マト
リクス４０は８行４列のＥＰＲＯＭ素子Ｍ（０，０）〜
Ｍ（７，３）で構成される。ＥＰＲＯＭ素子は良く知ら
れている素子であり、詳細な説明は省略するが、ここ
で、上記素子がローレベル（１Ｖ程度）のしきい値Ｖte
を有する場合を消去状態、ハイレベル（５Ｖ以上）のし
きい値twを有する場合を書込み状態と定義する。

【００２６】素子への書込みは、列（４ビット）単位で
次のように行なう。書込むデータをデータ入力（Ｄ0〜
Ｄ3）に与え、選択線Ｓ0〜Ｓ3のうち１つを選択
（“１”レベル）すると共に、ライトイネーブル信号Ｗ
Ｅを“１”レベル、書込み電気端子Ｖpを書込み電圧
（例えば１２Ｖ程度）とする。このとき入力Ｉ1の状態
により、正論理を書込むか負論理を書込むかが決まる。
すなわちＩ0を例にするとＩ0＝“１”ではワード線ＷOP
が選ばれ、Ｉ0＝“０”ではＷOnが選ばれる。このとき
選択されたワード（メモリ素子のゲート）は抵抗Ｒj
（ｊ＝０〜７）を介してＶp電位に上昇し、またＤ0〜Ｄ
3に与えられたデータに従って電圧変換器Ｗ0〜Ｗ3は、
上記入力Ｄが“０”の場合は０を、また入力Ｄが“１”
の場合はメモリ素子の書込みに必要なドレイン電圧ＶD
を発生し、それぞれデータ線ｄ0〜ｄ3を介してメモリ素
子に書込み電圧を供給する。

【００２７】これにより初期に消去状態にあるメモリ素
子のＶthは選択されたワードＷに対してデータ入力Ｄに
“０”が与えられた場合は消去状態のしきい値Ｖteを保
持し、データ入力Ｄに“１”が与えられた場合は書込み
状態のしきい値Ｖtwになる。

【００２８】以上の動作を全行にわたって実行すること
でマトリクスの全エリアＭ（０，０）〜Ｍ（７，３）の
プログラムが完了する。

【００２９】読出し、すなわち論理積回路として動作さ
せる場合はＶp電圧を主電源電圧Ｖcまたは接地電圧と
し、ライトイネーブルＷＥを“０”にする。

【００３０】またＳ0〜Ｓ3を全て“１”とすることでＩ
0〜Ｉ3の値に従って単位の論理積データがデータ線ｄ0
〜ｄ3を介してセンスアンプ回路ＳＡ0〜ＳＡ3で検出さ
れ論理積として出力（Ａ0〜Ａ3）される。

【００３１】図４に図２の論理和（ＯＲ）回路２１の構
成を示す。ＯＲ回路は、ＡＮＤ出力Ａ0，Ａ1を入力とす
るゲート回路ＯＲ１，Ａ2，Ａ3を入力とするゲート回路
ＯＲ２，ＯＲ１，ＯＲ２の出力を入力とするゲート回路
ＯＲ３、およびゲート回路ＯＲ１の出力またはＯＲ３の
出力を選択する出力選択回路５０で構成される。

【００３２】出力選択回路５０の入力５１に“１”が入
力されるとトランジスタＴ１がオン、Ｔ２がオフし、各
出力には次の論理式で示される出力が得られる。 Ｏ0＝Ａ0＋Ａ1 Ｏ1＝Ａ2＋Ａ3 また入力５１に“０”が入力されるとトランジスタＴ１
がオフ，Ｔ２がオフし、各出力には次の論理式で示され
る出力が得られる。 Ｏ0＝Ａ0＋Ａ1＋Ａ2＋Ａ3 Ｏ1＝Ａ2＋Ａ3 本実施例によると図２に示した入力ラッチ２３、および
セレクタ２４を切換えることにより図５に示すような種
々の使い方（Ａ）〜（Ｄ）が可能になる。

【００３３】（Ａ） 図２の入力ラッチ２３への入力を
バス８ａ〜８ｃとし、セレクタ２４の出力をポート７
ａ，７ｂとすることによりプロセッサ５からの出力をＰ
ＬＡ６で変換して半導体基板１の外部に出力することが
できる。

【００３４】（Ｂ） 入力ラッチ２３への入力をポート
７ｂ，７ｃとし、セレクタ２４の出力をバス８ｃに選択
することにより半導体基板１の外部からの信号をＰＬＡ
６で変換し、プロセッサ５の入力とすることができる。

【００３５】（Ｃ） 入力ラッチ２３の入力をバス８ａ
〜８ｃとし、セレクタ２４の出力もバス８ｃとすること
によりプロセッサ５の出力信号をＰＬＡ６で変換し、再
びプロセッサ５の入力とすることができる。

【００３６】（Ｄ） 入力ラッチ２３の入力をポート７
ｂ，７ｃとし、セレクタ２４の出力をポート７ａ，７ｂ
とすることによりプロセッサ５とは無関係に、半導体基
板１の外部からの信号をＰＬＡ６に入力し、ＰＬＡ６で
変換した信号を半導体基体１の外部に出力することがで
きる。

【００３７】なお、上記（Ａ）〜（Ｄ）は２つ以上を組
み合わせて使用することも可能である。例えば（Ａ）と
（Ｂ）を組み合わせて、ＰＬＡ６の入力を分割し、一方
をプロセッサ５の出力（８ａ〜８ｃ）、他方を半導体基
板１の外部からの入力（７ｂ，７ｃ）とし、ＰＬＡ６の
出力も分割して、一方をプロセッサ５の入力（８ｃ）、
他方を半導体基板１の外部への出力（７ａ，７ｂ）とす
ることもできる。

【００３８】また、ＰＬＡを紫外線消去形の電気的に書
込み可能なＥＰＲＯＭ素子で構成したことから、窓付き
パッケージに封入し、窓から紫外線を照射して情報を消
去した後に、新しく論理情報を電気的に書き直して繰り
返し利用することも可能である。

【００３９】なお、ＰＬＡはＥＥＰＲＯＭ素子（電気的
に消去かつ書込み可能なもの）により構成できることは
言うまでもない。

【００４０】上記第１の実施例はプログラマブル論理回
路装置として、ＰＬＡ（Programmable Logic Array）を
用いたものであるが、ＰＬＡは入力データＤ1に対して
論理積、論理和の形で出力Ｄ0＝Ｆ（Ｄ1）の関数を与え
る機能を有している。

【００４１】以下に第２のプログラマブル回路にプロセ
ッサ構造の第２のプログラマブル論理回路（サブプロセ
ッサ）を付加して、第１実施例より複雑な機能を実現で
きるようにした半導体集積回路の例を述べる。図６に示
した半導体集積回路は図１の構成に対して、共通バス
８，ＰＬＡ６およびＩ／Ｏ７に接続したサブプロセッサ
１００を付加した構成である。

【００４２】図７にサブプロセッサ１００の構成および
サブプロセッサ１００，ＰＬＡ６，Ｉ／Ｏ７、共通バス
８間の接続関係を示す。

【００４３】サブプロセッサ１００は命令を格納するた
めのＲＯＭ１０１、ＲＯＭ１０１の情報に基づき制御信
号を発生するための制御回路１０２，ＲＯＭの次アドレ
スを格納するためのアドレスラッチ１０３，第１，第
２，第３のデータ・バス１０４，１０５，１０６に接続
されたＡＬＵ（算術論理演算ユニット）１０７，レジス
タファイル１０８，ＡＬＵに接続されプログラマブルシ
ーケンスジェネレータ（ＰＳＧ）１０９で制御されるス
テータスレジスタ（ＳＴ）１１０、サブプロセッサと共
通バス８を接続するためのバスインタフェース回路（Ｉ
Ｆ）１１１で構成される。

【００４４】ＰＬＡ６は配線１１２ａにより共通バス８
に、配線１１２ｂによりＩ／Ｏ７にそれぞれ結線される
と共に、配線１１２ｃによりサブプロセッサ１００の制
御回路１０２で発生される制御信号１０２ａに、配線１
１２ｄによりステータスレジスタ１１０の出力１１０ａ
に、およびＩ／Ｏ７からＡＬＵ１０７に入力される信号
１０７ａにそれぞれ接続される。

【００４５】本実施例では上記ＰＳＧ１０９およびＲＯ
Ｍ１０１は電気的に書込み可能なＰＲＯＭ素子を用いて
構成する。なお、ＰＬＡ６は当然電気的に書込み可能な
ＰＲＯＭ素子により構成されている。

【００４６】図８はチップ内にソフトウェア格納用の不
揮発性メモリブロック４をさらに内蔵したシングルチッ
プマイコンのブロックダイヤグラムを示す。

【００４７】図８において、１はシングルチップマイコ
ンである半導体集積回路（ＬＳＩ）、２はＣＰＵなどの
データ処理装置、４はソフトウェア格納用ＲＯＭとして
の不揮発性メモリブロック、４１はアドレス・バス、４
２はデータ・バス、５００は制御信号生成回路、６１〜
６３，６６はスイッチ素子、５２５と５２７とは３ステ
ートインバータ、５２６，５２８は３ステートドライ
バ、８１，８２はインバータである。データ処理装置
２、不揮発性メモリブロック４、不揮発性メモリ素子を
用いたＰＬＡや、サブプロセッサなどのプログラマブル
論理回路９００はそれぞれアドレス・バス４１、データ
・バス４２と直接あるいはスイッチ素子を介して接続さ
れている。

【００４８】アドレス・バス４１，データ・バス４２は
またチップ外部と信号線５１８，５１９で接続され、デ
ータの入出力を行なえる構成をとる。信号５１０１〜５
１０４はデータ処理装置２によって生成されるデータ転
送のための制御信号、信号５１１１〜５１２２はチップ
外部から与えられる制御信号、信号５２０〜５２８はア
ドレス・バス４１，データ・バス４２とＣＰＵ２，不揮
発性メモリ不揮発性メモリ４，プログラマブル論理回路
装置９００、外部入出力信号５１８，５１９の間の信号
転送タイミングを制御する制御信号である。信号５１４
はＬＳＩ１の外部からのデータ読込信号、５１５はＬＳ
Ｉ１の外部への書込信号、５１８は外部データ信号、５
１９は外部アドレス信号、５１６は不揮発性メモリ３お
よびプログラマブル論理回路装置９の不揮発性素子の書
込あるいは消去に必要な高電圧信号である。

【００４９】図８の実施例においては、共通のデータ・
バス４２，アドレス・バス４１に接続された不揮発性メ
モリブロック４とプログラマブル論理回路装置９００
は、アドレスが同一の空間に配置されているので各々割
当てられたアドレスを指定することにより、同一のデー
タフォーマットおよび同一シーケンスにより書込み、ベ
リファイ処理を行うことができる。この結果、不揮発性
メモリブロック４用とプログラマブル論理回路９００用
に異なった書込シーケンスを必要とせず、共通の書込装
置が使える。又、内蔵するデータ処理装置２を使って書
込み、ベリファイを行なう場合においても同一のシーケ
ンスでアクセスできる。

【００５０】図９は図８の制御信号生成回路５００を構
成する実施例であり、ＡＮＤ面５１とＯＲ面５２とによ
り構成される。５１０１〜５１０２はＬＳＩ１に内蔵さ
れるＣＰＵブロック２により発生される信号群であり、
５１２１，５１２２，５１３はチップ外部から与える信
号群である。５１４〜５２８は制御信号生成回路５で生
成される信号群である。

【００５１】以下、制御信号生成回路５００の動作を説
明する。外部動作を指定する信号５１３がローの時、こ
れの反転信号５１３１がハイとなりＣＰＵブロック２か
らの信号群５１０１〜５１０４が有効となる。この状態
で５１０１，５１０４がハイのときＬＳＩ外部デバイス
リードモード信号５２９１がハイとなり、チップ外部へ
の読込信号５１４がハイとなる。さらに制御信号５２
０，５２８がハイとなりＣＰＵブロック２からのアドレ
ス信号２０１が，スイッチ６１，アドレス・バス４１，
出力ドライバ７２を経由して外部アドレス信号５１９と
して出力される。読込信号５１４とアドレス信号５１９
に応答した外部データは制御信号５２７がオンになるこ
とで５１８，入力ゲート８１，内部バスドライバ６４，
データ・バス４２，４２３を経由してＣＰＵブロック２
に読込まれる。このとき制御信号５２４はロー状態であ
るから内部バス４２に接続されている不揮発性メモリ
３，プログラム論理回路９００からデータの混入は生じ
ない。

【００５２】信号５１３１がハイで５１０２，５１０４
がハイの場合、外部デバイス書込モード５２９２がハイ
となる。この結果、ＬＳＩ１外部の書込信号５１５がハ
イとなり、さらに５２０，５２１，５２６，５２８がハ
イとなる。この結果、ＣＰＵブロック２からのアドレス
信号２０１は，スイッチ６１，アドレス・バス４１，出
力ドライバ７２を経由して５１９に送出され、同時にＣ
ＰＵ２からのデータ２０２は、６２，４２，４２１，７
１を経由して５１８に送出して外部デバイスへの書込み
が行われる。

【００５３】信号５１３１がハイで５１０１，５１０３
がハイの状態ではＣＰＵブロック２からの内部デバイス
読込モード信号５２９３がハイとなり、制御信号５２
０，５２２，５２４がオンになる。この結果、ＣＰＵ２
からのアドレス信号２０１は，スイッチ６１，アドレス
・バス４１を経由して不揮発性メモリブロック４へのア
ドレス信号４２６及びプログラマブル論理回路９００へ
のアドレス信号５１７２を送出し、同時に読込信号５２
２が与えられる。不揮発性メモリブロック４とプログラ
マブル論理回路９００とに同一アドレス空間上の異なっ
たアドレスを振り分けておくことでいずれか一方アドレ
ス指定された回路から読出しデータが３０２，６３の経
路あるいは５１７３，６６の経路からデータ・バス４２
に送出され、ＣＰＵブロック２へのデータ信号４２３と
して読込まれる。

【００５４】一方、信号５１３がハイのとき、信号５１
３１はローとなるので５２０と５２１はローとなりＣＰ
Ｕ２からアドレス・バス４１，データ・バス４２への信
号の送出は禁止され、ＣＰＵブロック２は内部バス４２
から切り離される。この状態で５１２１がハイになると
外部端子からの読出しモード５２９４がハイとなり制御
信号５２２，５２４，５２５，５２６が生成される。こ
の結果、外部端子からのアドレス信号５１９が入力ゲー
ト８２，内部アドレスドライバ６５を経由して不揮発性
メモリブロック４へのアドレス４２６を送出し、またプ
ログラマブル論理回路へのアドレス５１７２を送出し、
同時に読込み信号５２２を不揮発性メモリ４及びプログ
ラマブル論理回路９００に与える。この結果、外部端子
５１９からのアドレス指定に応答して４，９００いずれ
かの回路からの読出し信号３０２、あるいは５１７３
が、スイッチ６３あるいは６６を経由してデータ・バス
４２に送出され４２１，７１を経由してデータ信号５１
８として読出される。

【００５５】信号５１３がハイで５１２２がハイの場合
は外部端子からの書込モード信号５２９５がハイとな
り、制御信号５２５，５２７がハイとなる。この結果、
アドレス信号５１９は読出しモードと同一の経路で不揮
発性メモリブロック４とプログラマブル論理回路９００
へ与えられ、同時に書込データ５１８は入力ゲート８
１，内部バスドライバ６４，データ・バス４２を経由し
て不揮発性メモリブロック４へのデータ信号４２４、及
びプログラマブル論理回路９００へのデータ信号５１７
１となる。この状態で外部端子から書込信号５１６をメ
モリブロック４及びプログラマブル論理回路９００へ与
えることで、指定されたアドレスに応じて不揮発性メモ
リブロック４あるいはプログラマブル論理回路９００へ
データの書込みが行われる。書込信号５１６の電圧は不
揮発性メモリブロック４及びプログラマブル論理回路９
００に使用する不揮発性デバイスに対応して通常１０〜
２５Ｖ程度の書込に十分な電圧とする。電気的に書換え
可能なデバイスを用いる場合は５１３がハイの状態でア
ドレスを書込モードと同一経路で与え、消去電圧を外部
端子から不揮発性メモリブロック４，プログラマブル論
理回路９００に与えるか、ＬＳＩ１の内部で消去電圧を
生成して不揮発性メモリブロック４，プログラマブル論
理回路９００に与えることで、書込み、消去を実現でき
る。

【００５６】信号５１３１がハイで５１０２，５１０３
がハイの状態ではＣＰＵからの内部デバイス書込モード
信号５２９６がハイとなり制御信号５２０，５２１，５
２３がハイとなる。この結果ＣＰＵブロック２からのア
ドレスは、２０１，６１，４１，５１７２を経由してプ
ログラマブル論理回路９００に転送される。またＣＰＵ
ブロック２からのデータは２０２，６２，４２，５１７
１を経由してプログラマブル論理回路９００に転送さ
れ、同時に書込信号５２３が与えられる。これによりプ
ログラマブル論理回路９００の指定したアドレスへデー
タの書込みが行われる。

【００５７】次にプログラマブル論理回路装置９００の
構成の実施例を図１０に示す。図１０において、９１は
不揮発性デバイスで構成したＮＯＲアレイ、９６１〜９
６３は論理モジュール、９４６１〜９４６３はセレク
タ、９４３３はセンスアンプ、９４３４は書込回路、９
４３１，９４３２はアドレスデコーダ、９４１はデータ
レジスタ、９４２はアドレスレジスタ、９４３５はマル
チプレクサである。論理モジュール９６１はＮＯＲゲー
ト９２２、フリップフロップ９２１，セレクタ９２３，
９２４，出力ドライバ９２５，ＡＮＤゲート９２６，９
２７で構成される。

【００５８】論理モジュール９６１はＮＯＲアレイ９１
の論理の組合わせを不揮発性デバイスに書込むことで変
更し、論理モジュール９６１のセレクタ９２３，９２４
の選択条件を予め定めることで種々の論理構造を与える
ことのできる可変論理構造である。

【００５９】本回路９６１〜９６３は５１７１〜５１７
３を経由してデータ・バス４２，アドレス・バス４１と
接続し、端子９９１〜９９３によりチップ外部とデータ
の入出力が可能である。５１３がロー、すなわち内部動
作指定の場合、データの入出力の対象は論理モジュール
９６１、内部のフリップフロップ９２１となり５１３が
ハイすなわち外部動作指定の場合はＮＯＲアレイ９１の
ＮＯＲ論理を構成する不揮発性デバイスへの書込み，読
出しを行なう。

【００６０】以下、本回路の動作説明を行なう。ＣＰＵ
ブロック２からの読出しモードでは信号５１３がローと
なり、アドレスが５１７２に転送され、読出し信号５２
２がハイとなる。従って、５１７２より与えられたアド
レスはアドレスレジスタ９４２にセットされたのちＡＮ
Ｄゲート９５１，アドレスデコーダ９４３２でデコード
される。デコーダ９４３２は９６１〜９６３の一連の論
理モジュールに対してデータ・バス４２のビット幅に対
応するビット幅毎に個有のアドレスを割当てる。デコー
ダ５３１０で選択された論理モジュールのＡＮＤゲート
９２６を経由してフリップフロップ９２１のデータが出
力し、信号線５３１１，マルチプレクサ９４３５を通っ
て５１７３にデータ・バス４２のビット幅相当のデータ
が読出される。ＣＰＵブロック２からの書込みに対して
は５１３がローとなり、アドレスが５１７２、データが
５１７１に転送され、書込信号５２３がハイとなる。従
って、データはＡＮＤゲート９５３を経由して論理モジ
ュール９６１のＡＮＤゲート９２７に入力となり、選択
されたアドレスに対応するフリップフロップに対して書
込信号に同期してデータが書込まれる。

【００６１】一方、５１３がハイすなわち外部端子から
のアクセスに対してはアドレスレジスタ９４２出力はＡ
ＮＤゲート９５２，アドレスデコーダ９４３１を経由し
てＮＯＲアレイ９１のワード線９８６〜９８９のいずれ
かが選ばれる。書込みに対しては５１７１に転送された
データがデータレジスタ９４１にセットされ、ＡＮＤゲ
ート９５４を介して書込回路９４３４に入力される。チ
ップの外部から与える高電圧の書込信号に同期して、書
込データがセレクタ９４６１〜９４６３の入力となる。
アドレスデコーダ９４３１からのセレクタ選択信号５３
１２でデータバスのビット幅相当のビット線を選択する
ことにより、ビット線９８１〜９８５の選択されたビッ
ト線にデータが与えられ、不揮発性デバイスへの書込み
が、データ・バス４２のビット幅単位に行われる。

【００６２】このとき論理モジュール９６１内のセレク
タ９２４は信号５１３によって出力をハイインピーダン
ス状態にし、論理モジュールからワード線９８６〜９８
９への信号の混入は禁止される。外部端子からの読出し
に対しては書込時と同時にアドレスデコーダ９４３１で
指定されたＮＯＲアレイのビット線データがセレクタ９
４６１〜９４６３を経由してセンスアンプ９４３３で読
出され、マルチプレクサ９４３５を通って５１７３に出
力される。

【００６３】以上のごとく外部モード指定信号５１３の
状態によって信号５１３がローのときは論理モジュール
９６１内のフリップフロップとのデータの入出力、また
外部モード指定信号５１３がハイの状態では不揮発性デ
バイスで構成されたＮＯＲアレイ９１の書込み，読出し
が行なわれ、しかも、データ長を内部データバスの幅と
同一に扱うことができる。ＮＯＲアレイに電気的に消去
可能なデバイスを用いる場合は消去回路を追加すること
で、書込みと同様の回路構成で消去動作を実現できる。

【００６４】本回路はＮＯＲアレイ９１の不揮発性デバ
イスの書込み，消去についてはプログラマブル論理回路
９００のアドレス空間を不揮発性メモリ４と同一にして
割当てるアドレスを変えることでＬＳＩの外部端子から
の書込，消去動作共通にできる。しかも５１３がハイ状
態ではＣＰＵブロック２からの信号の送出線は図８のゲ
ート６１，６２で切断されているから、電気的には単体
の不揮発性メモリと同一になる。

【００６５】プログラマブル論理回路の構成が変わって
も、例えばＮＯＲアレイが複数個ある場合や論理モジュ
ール内の論理の構造が異なる場合、フリップフロップの
個数が異なる場合、論理モジュールから外部端子への信
号線９９１〜９９３が存在しない場合等においても、チ
ップ内部のＣＰＵと外部端子からのアクセスに対して本
実施例で示す方法を実現できる。

【００６６】図１１（Ａ）に図８のデータ処理装置２に
図１３に示したプロセッサ２およびＥＰＲＯＭ装置４を
用いた場合の不揮発記憶素子を有する回路、すなわちマ
イクロＥＰＲＯＭ（μＥＰＲＯＭ）６００，ＥＰＲＯＭ
４、およびプログラマブル論理回路装置９００の書込み
およびテスト読出し時のアドレスマップを示す。本実施
例ではアドレス・バス４１およびデータ・バス４２を上
記の不揮発性記憶素子を用いた回路で共通に使用して、
同一のアドレス空間に配置している。すなわちＥＰＲＯ
ＭはＡ0〜ＡE、μＥＰＲＯＭはＢO〜ＢE、プログラマブ
ル論理回路はＣ0〜ＣEである。このように同一のアドレ
ス空間に配置し、更に書込みおよびテスト読出しに必要
なアドレス，データ，制御信号の電圧レベル，タイミン
グなどを、標準の単体ＥＰＲＯＭと同一にすることで、
上記単体ＥＰＲＯＭと同一の書込み装置を使用して書込
みおよびテスト読出しを行うことができる。

【００６７】図１１（Ｂ）のデータ書込みおよびテスト
読出しのタイミングチャートを示す。書込みおよびテス
ト読出しに必要な端子は主電源端子（ＶＣＣ），アドレ
ス入力端子，データ入出力端子，データ入出力方向制御
と書込み用高電気（約１２Ｖ）を兼用したＯＥ／ＶＰＰ
端子，チップ選択端子ＣＥである。アドレス入力の本数
は図１１（Ａ）で示したアドレス空間をカバーする本
数、すなわち３２キロバイト（データ幅８ビット＝１バ
イト）の場合は１５本で構成される。

【００６８】ＶＣＣ端子に所定の電圧（５Ｖ程度）を印
加後、アドレス端子にアドレス情報を与え、ＯＥ／ＶＰ
Ｐ端子を０Ｖから約１２Ｖに変化させると共にデータ端
子に書込みデータを与え、ＣＥを５Ｖから０Ｖに変化さ
せると、上記アドレス情報で選択されたＥＰＲＯＭ素子
に、上記データの書込みが開始される。ＣＥを０Ｖに保
持する期間は、ＥＰＲＯＭ素子の特性が決まるが、約１
ｍ秒程度である。ＣＥを０Ｖから５Ｖに変化させ、ＯＥ
／ＶＰＰを０Ｖにすると書込みモードが終了する。

【００６９】書込んだデータが正常に書込まれたか否か
は、アドレス情報を保持し、ＯＥ／ＶＰＰを０Ｖのま
ま、ＣＥを０Ｖにするとデータ端子に上記アドレスで選
択された素子のデータを読出すことができる。すなわち
読出しテストを行うことができる。同一アドレスでの書
込みデータと読出しデータの一致，不一致により正常な
書込みが行われたか否かを知ることができる。

【００７０】上記テストの結果、正常な書込みが行われ
ていることが確認できた場合、シングルチップマイコン
の論理回路装置の不揮発性半導体メモリ素子に書込まれ
た上記データに依存したデータ処理をシングルチップマ
イコンで実行せしめることが可能となる。

【００７１】図１２に第３実施例としてバス８に結合さ
れたプロセッサ２，ＥＰＲＯＭ４と、不揮発性記憶素子
を含む複数のプログラマブル論理回路８０１，８０２を
有する半導体集積回路１の例を示す。第１論理回路８０
１，第２論理回路８０２は、それぞれ入出力ポートＩ／
Ｏ８０３，８０４に結合され、集積回路外部との通信を
行う。またバス８も別のＩ／Ｏ８０５を介して、集積回
路外との通信を行うことができる。制御回路８００は、
半導体集積回路１のモード、すなわちノーマル動作や、
内蔵した不揮発性記憶素子への書込み、読出しテストを
制御するものであり、制御入力線８１３に与えられる制
御情報に基づいて集積回路を制御する。

【００７２】すなわち半導体集積回路１はノーマルモー
ドでは制御線８０６〜８１２にノーマル動作信号を与え
て通常の動作を行う。

【００７３】一方、不揮発性記憶素子を含むＥＰＲＯＭ
４、論理回路８０１，８０２などの装置へのデータの書
込みは、制御入力線８１３によりテストモードが指定さ
れるとプロセッサ２からバス８への出力が禁止された上
で次のような手順に従って行われる。

【００７４】（１）制御入力線８１３でＥＰＲＯＭ４と
Ｉ／Ｏ８０５が選択された場合：バス８への出力はＥＰ
ＲＯＭ４とＩ／Ｏ８０５だけとなり、書込み時には外部
線８１６からＥＰＲＯＭ４のアドレスおよび書込みデー
タを与え、Ｉ／Ｏ８０５とバス８を介してＥＰＲＯＭ４
に書込みに必要な情報を伝達すると共に、制御入力８１
３に、例えば図１１（Ｂ）で示した制御信号（ＣＥ，Ｏ
Ｅ／ＶＰＰ）のような書込み信号を与える。テスト読出
しは制御線に読出し信号を与えてバス８を介してＩ／Ｏ
８０５からデータを読み出す。

【００７５】（２）制御入力線８１３でＥＰＲＯＭ４と
Ｉ／Ｏ８０３が選択された場合：バス８への出力はＥＰ
ＲＯＭ４と論理回路８０１だけとなり、書込み時にはＩ
／Ｏ８０３から書込みに必要な情報を与え、論理回路８
０１およびバス８を介してＥＰＲＯＭ４に書込む。読出
しテストも同様にＥＰＲＯＭ４のデータをバス８，論理
回路８０１，Ｉ／Ｏ８０３を介して外部線８１４に読み
出す。

【００７６】（３）制御入力線８１３で論理回路８０１
または８０２とＩ／Ｏ８０５が選択された場合：バス８
への出力はＩ／Ｏ８０５と論理回路８０１または８０２
だけとなり、Ｉ／Ｏ８０３，バス８を介して論理回路８
０１または８０２へ書込む。読出しテストは論理回路８
０１または８０２からバス８，Ｉ／Ｏ８０５を介して読
み出す。

【００７７】（４）制御入力線８１３で論理回路８０１
または８０２、およびＩ／Ｏ８０３またはＩ／Ｏ８０４
が選択された場合：書込み時にはＩ／Ｏ８０３またはＩ
／Ｏ８０４を介して外部線８１４または８１５から直接
論理回路８０１または８０２へ不揮発性記憶素子の書込
みに必要な情報を与え、上記（１）と同様に制御入力線
８１３に書込み信号を印加することで行なう。テスト読
み出しもバスを介さずに、直接論理回路８０１または８
０２からＩ／Ｏ８０３またはＩ／Ｏ８０４を介してデー
タを読み出すことで行う。

【００７８】次にマイクロプログラム制御方式を用いた
プロセッサの例を図１３により説明する。本実施例では
不揮発性揮発素子を含む装置として上記のマイクロプロ
グラム格納用ＥＰＲＯＭ（以下、マイクロＥＰＲＯＭと
略す）６００とプログラム記憶用のＥＰＲＯＭ６２４を
同一半導体基板上に有している。

【００７９】プロセッサ中のＣＰＵ２を構成するマイク
ロＥＰＲＯＭ６００は、そのデータを書込むためのアド
レス・バス４１，データ・バス４２に配線６５３，６５
２で接続されている書込み回路６０１と、書込んだデー
タをテストするためアドレス・バス４１，データ・バス
４２に配線６５１，６５０で接続されているテスト読出
し回路６０３と、データ・バス４２に接続されている命
令ラッチ回路６０２と、更にノーマル動作時に上記マイ
クロＥＰＲＯＭ６００のデータを読取るための読出し回
路６０４とに接続されている。

【００８０】読出し回路６０４の出力は、制御回路６０
７に供給される。制御回路６０７は、上記命令ラッチ６
０２，メモリのアドレスを作り出すためのアドレス発生
回路６０６および演算回路６０５に接続されている。

【００８１】アドレス発生回路６０６は、配線６４８で
アドレス・バス４１に接続され、演算回路６０５は配線
６４６でデータバス４２に接続されている。

【００８２】更に上記読出し回路６０４，制御回路６０
７，演算回路６０５にはクロックφ６７０が入力されて
いる。

【００８３】ＥＰＲＯＭ装置４は、それぞれがアドレス
・バス４１，データ・バス４２に接続された読出し回路
６２１，書込み回路６２２，テスト読出し回路６２３に
接続されたＥＰＯＲＯＭ６２４で構成される。また上記
読出し回路６２１はプロセッサ２の制御回路６０７にも
接続される。アドレス・バス４１およびデータ・バス４
２は配線６５４，６５５によりクロックφ６７０で制御
されるバスプリチャージ回路６７１に接続され、更にア
ドレス・バス４１は配線６１２により、半導体集積回路
外部から入力される配線６１１に接続された入力回路６
０８に接続され、データ・バス４２は配線６１４により
外部配線６１３に対してデータを入出力する入出力回路
６０９に接続される。

【００８４】外部からの制御信号線６１０に接続された
制御信号生成回路５００の出力６３０〜６３９は、ノー
マル動作と、ＥＰＲＯＭ素子６００，６２４への書込み
テスト動作を制御するために、上記の各回路に供給され
る。

【００８５】以下、動作を説明する。

【００８６】マイクロＥＰＲＯＭ６００への書込みは、
制御信号入力線６１０により制御信号生成回路６１０へ
書込みモード信号を与える。すると、この状態では制御
信号生成回路５００の出力６３０〜６３９のうち、書込
み回路６０１の制御信号６３６，入力回路６０８の制御
信号６３８，入出力回路６０９の制御信号６３９だけが
有効になり、その他の信号は禁止状態に制御される。す
なわちプロセッサ２，ＥＰＲＯＭ装置４、およびバスプ
リチャージ回路６７１からデータ・バス４２およびアド
レス・バス４１への出力は禁止され、上記各バスは書込
み回路６０１を介したマイクロＥＰＲＯＭ６００への書
込みだけに使用される。入力回路６０８の外部接続線６
１１にマイクロＥＰＲＯＭ６００を構成する不揮発性記
憶素子群から素子を選択するためのアドレス情報を与
え、入力方向に制御された入出力回路６０９の外部接続
線６１３に対しては、上記アドレスで選択された記憶素
子への書込データを与え、制御入力線６１０に書込み信
号を与える。書込んだデータが正しく書込まれたかどう
かのテストは、制御入力線６１０によりテスト読出し信
号を与えると、制御信号生成回路５００の出力６３０〜
６３９のうち、テスト読出し回路６０３の制御信号６３
５，入力回路６０８の制御信号６３８，入出力回路６０
９の制御信号６３９が有効になる。

【００８７】この状態で外部入力線６１１にアドレス情
報を与え、制御入力線６１０にマイクロＥＰＲＯＭ６０
０のテスト読出し信号を与えると、入出力回路６０９は
出力方向に制御され、選択されたマイクロＥＰＲＯＭ６
００の内容がテスト読出し回路６０３，接続線６５０，
データ・バス４２，接続線６１４，入出力回路６０９を
介して外部接続線６１３にデータが出力される。

【００８８】ＥＰＲＯＭ装置４のＥＰＲＯＭ素子群６２
４への書込み、およびテスト読出しも、上記のマイクロ
ＥＰＲＯＭ６００の書込み，テスト読出しと同様に制御
信号生成回路５００からの制御信号により書込み回路６
２２，テスト読出し回路６２３および入力回路６８０，
入出力回路６０９を制御して行う。

【００８９】ノーマルモードでの半導体集積回路の動作
はクロックφ６７０に同期して、次のようにして行われ
る。

【００９０】プロセッサ中のＣＰＵ２のアドレス発生回
路６０６で発生されたアドレス情報がアドレスバス４１
を介してＥＰＲＯＭ装置４の読出し回路６２１に送ら
れ、またＣＰＵ２の制御回路６０７からの読出し信号線
６７１の信号に基づきＥＰＲＯＭ素子群６２４のデータ
が読出され、データ・バス４２を介して、プロセッサ２
の命令ラッチ６０２に取り込まれる。命令ラッチ６０２
に保持している情報がマイクロＥＰＲＯＭ６００に与え
られ、その情報に基づきマイクロＥＰＲＯＭ６００が選
択され、読出し回路６０４で読出され、この読み出され
た情報がプロセッサ、および半導体集積回路の制御情報
となる。

【００９１】すなわち、読出し回路６０４で読出したマ
イクロＥＰＲＯＭ６００のデータが制御回路６０７に入
力され、演算回路６０５，アドレス発生回路６０６，命
令ラッチ６０２，メモリ読出し回路６２１などの制御が
行われる。

【００９２】またノーマル動作ではクロックφ６７０に
同期して動作するバスプリチャージ回路６７１によりデ
ータ・バス４２，アドレス・バス４１はプリチャージに
より動作するバスになる。すなわち、半導体集積回路の
一連の動作はプロセッサに供給されるクロックに同期し
て動作する。上記のＣＰＵ２のテスト読出し回路６０３
と読出し回路６０４の並列出力ビット数は等しい必要は
無く、また本実施例ではテスト読出し回路６０３からの
並列出力ビット数をデータバス４２のビット数と等しく
なっている。

【００９３】図１４に他の実施例として集積回路に内蔵
したプロセッサにより、内蔵ＥＰＲＯＭまたはプログラ
マブル論理回路への書込みおよび読出しテストを行う構
成例を示す。

【００９４】制御入力線７００に接続され、半導体集積
回路１のモードを制御するための制御入力回路７０１で
制御されるプロセッサ２，書込みプログラムおよびテス
トプログラムを記憶するためのＲＯＭ７０２，ＥＰＲＯ
Ｍ４，不揮発性メモリ素子で構成されたプログラマブル
論理回路９００は、それぞれデータバス４２およびアド
レスバス４１に接続されている。

【００９５】また、半導体集積回路１と外部とのデー
タ，アドレス等の通信を行うための、プロセッサ２で制
御される入出力回路７もデータ・バス４２に接続されて
いる。更に半導体集積回路１の外部装置に対して、制御
情報を与えるための制御出力回路７０３はプロセッサ２
により制御される。制御入力線７００に対してＰＲＯＭ
を有するＥＰＲＯＭ４または論理回路９００への書込み
モードを与えると制御入力回路７０１を介してプロセッ
サ２に情報が伝えられ、プロセッサ２は書込みプログラ
ムが記憶されているＲＯＭ７０２のプログラムに従って
次のように動作する。

【００９６】プロセッサ２は制御出力回路７０３を介し
て集積回路外部に対して、書込みに必要な情報、すなわ
ちアドレス情報およびデータを要求し、入出力回路７を
入力方向に制御し、データ・バス４２を介してプロセッ
サ２に情報を取り込む。次に、プロセッサ２は、その情
報に基づき、ＥＰＲＯＭ４または論理装置を識別し、書
込みを実行し、書込みが終了後、書込んだデータを読出
してプロセッサに取り込み、書込みデータとの比較を行
い、正常な書込みか異常な書込みかを判定し、その結果
を制御出力回路７０３を介して集積回路外部に出力す
る。この場合、もし異常な書込みの場合は、結果出力
後、プロセッサをストップし、書込みプログラムを停止
する。

【００９７】一方、正常な書込みが行われたら、再び書
込みに必要な情報を得るための要求信号を出力し、以後
その動作を繰り返す。

【００９８】上記の動作例は１つの例であり、ＲＯＭ７
０２のプログラムの書き方によって、種々の書き込みお
よびテスト方式が実現できる。

【００９９】

【発明の効果】本発明によれば、シングルチップマイコ
ンの汎用性を高めることかできるため、上記マイコン周
辺を構成する部品点数を削減することができる。また、
ユーザが自分の手で論理情報を書き込むことができるた
め、回路変更が生じた場合も速やかに対処できるので、
コストの低減効果も大きい。

【０１００】また、不揮発性デバイスを含むプログラマ
ブル論理回路と不揮発性メモリとデータ処理装置（ＣＰ
Ｕなど）を含む半導体回路においてプログラマブル論理
回路内の不揮発性デバイスへの書込，消去に対してアド
レス指定、データの与え方を同一にできる。不揮発性デ
バイスへの書込，消去は通常、揮発性の半導体素子によ
り構成されたメモリ例えばＲＡＭへの書込，読出しに比
べ、書込あるいは消去の時間が長く、高電圧を必要とし
場合によっては特定の順序で処理することが必要であ
り、この為の書込あるいは消去回路を専用に準備する必
要がある。本発明によるとプログラマブル論理回路に含
まれる不揮発性デバイスに対して不揮発性メモリと同一
のアドレス，データ制御信号インタフェースにすること
で、これらの書込あるいは消去回路を不揮発性メモリと
共通化できる効果がある。特に外部端子から書込，消去
を行なうには従来不揮発性メモリの仕様に合った書込装
置を使って書込，消去あるいはテストを行なう必要があ
ったが、本発明によれば内蔵するプログラマブル論理回
路装置に対しても同一の書込装置が使えるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるシングルチップマ
イコンのブロック図である。

【図２】図１中のＰＬＡの詳細ブロック図である。

【図３】図１中のＰＬＡの回路構成（ＡＮＤ面）の例を
示す回路図である。

【図４】図１中のＰＬＡの回路構成（ＯＲ面）の例を示
すための回路図である。

【図５】図１の第１の実施例の機能を説明するための回
路図である。

【図６】本発明の第２の実施例によるシングルチップマ
イコンのブロック図である。

【図７】図６中のサブプロセッサの詳細ブロック図であ
る。

【図８】プログラム格納用の不揮発性メモリブロックを
チップ内にさらに内蔵した本発明の第３の実施例による
シングルチップマイコンのブロック図である。

【図９】図８中の制御信号生成回路の詳細ブロック図で
ある。

【図１０】図８中のプログラマブル論理回路装置の詳細
ブロック図である。

【図１１】（Ａ）は本発明の実施例のシングルチップマ
イコンのアドレス空間を示す図、（Ｂ）は本発明の実施
例のシングルチップマイコンのデータ書込みおよびテス
ト読出しのタイミングチャートを示す図である。

【図１２】本発明の第４の実施例によるシングルチップ
マイコンのブロック図である。

【図１３】本発明の第５の実施例によるシングルチップ
マイコンのブロック図である。

【図１４】本発明の第６の実施例によるシングルチップ
マイコンのブロック図である。

【符号の説明】

１ 半導体基板 ２ データ処理装置あるいはＣＰＵ ４ 不揮発性メモリ ５ プロセッサ ６ ＰＬＡ ７ａ，７ｂ，７ｃ 入出力回路 ２０ ＡＮＤ面 ２１ ＯＲ面 ２２ ラッチ回路 ２３ 入力選択回路 ４１ アドレスバス ４２ データバス ９１ ＮＯＲアレイ ５００ 制御信号生成回路 ９００ プログラマブル論理回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】予め決められたビット幅のデータまたはプ
   ログラムを伝送するデータ・バスと、 ビット幅に相当するアドレス空間内のアドレスを伝送す
   るアドレス・バスと、 前記データ・バスとアドレス・バスに接続されてプログ
   ラムデータを処理するＣＰＵと、 前記データ・バスとアドレス・バスに接続されたプログ
   ラム格納用のＲＯＭと、 前記データ・バスとアドレス・バスに接続され、複数の
   不揮発性記憶素子を有し、プログラム可能な可変論理回
   路とを備え、その可変論理回路は前記複数の不揮発性記
   憶素子内への電気的書き込み情報によってプログラムさ
   れる論理回路と、 前記データ・バスとアドレス・バスに接続され、外部装
   置へ少なくとも一つのデータ、プログラム、アドレスを
   入力または出力する１または２以上の入出力ポートと、
   から構成され、 外部装置による前記論理回路内の不揮発性記憶素子への
   書込みと消去の制御は、前記論理回路によって前記アド
   レス空間内に割当てられたアドレスを指定することによ
   って実行されるように構成されてなることを特徴とする
   シングルチップマイクロコンピュータ。
2. 【請求項２】ＣＰＵと、ＲＯＭと、プログラム可能な可
   変論理回路を備えた論理回路と、前記ＣＰＵ，前記ＲＯ
   Ｍおよび前記論理回路に接続されたアドレス・バスとデ
   ータ・バスとから構成され、前記ＣＰＵと前記ＲＯＭと
   前記論理回路は隣接するアドレス空間を有するようにさ
   れてなるシングルチップマイクロコンピュータにおい
   て、（ａ） 前記可変論理回路の複数の記憶素子へ第１
   のデータを電気的に書き込むステップと、（ｂ） 前記
   ステップａで電気的に書き込まれた第１のデータを読み
   出すステップと、（ｃ） 前記ステップｂからの第１の
   データが正常に書き込まれたか否かを検査するステップ
   と、を含み、 前記ステップｃの結果が正常である場合には第２以降の
   データに対してステップａ〜ｃの処理をし実行すること
   を特徴とするデータ処理方法。
3. 【請求項３】半導体チップ内に形成され、入力信号に応
   答して所定の演算を行って出力信号を生成する機能回路
   を備えた半導体集積回路であって、 予め決められたビット幅のデータまたはプログラムを伝
   送するデータ・バスと、 ビット幅に相当するアドレス空間内のアドレスを伝送す
   るアドレス・バスと、 前記データ・バスとアドレス・バスに接続されてプログ
   ラムデータを処理するＣＰＵと、 前記データ・バスとアドレス・バスに接続されたプログ
   ラム格納用のＲＯＭと、 前記データ・バスとアドレス・バスに接続され、複数の
   電気的にプログラム可能な不揮発性の半導体記憶素子を
   有し、且つプログラム可能な可変論理回路を備え、その
   プログラム可能な可変論理回路は前記複数の不揮発性の
   半導体記憶素子内への電気的書き込み情報によってプロ
   グラムされる論理回路からなり上記機能回路を制御する
   制御回路と、 前記データ・バスとアドレス・バスに接続され、外部装
   置へ少なくとも一つのデータ、プログラム、アドレスを
   入力または出力する１または２以上の入出力ポートと、
   から構成され、 外部装置による前記論理回路内の前記複数の不揮発性記
   憶素子の書込みと消去の制御は、前記論理回路によって
   前記アドレス空間内に割当てられたアドレスを指定する
   ことによって実行されるように構成されてなることを特
   徴とする半導体集積回路。
4. 【請求項４】入力信号に応答して所定の演算を行って出
   力信号を生成する機能回路と、 電気的にプログラム可能な不揮発性記憶素子を備えた論
   理回路を含み前記機能回路を制御する制御回路と、から
   構成された半導体集積回路において、（ａ） 前記論理
   回路のプログラム可能な複数の不揮発性記憶素子内に第
   １のデータを電気的に書き込むステップと、（ｂ） 前
   記ステップａで電気的に書き込まれた第１のデータを読
   み出すステップと、（ｃ） 前記ステップｂからの第１
   のデータが正常に書き込まれたか否かを検査するしてテ
   ストするステップと、を含み、 前記ステップｃの結果が正常である場合には、第２以降
   のデータに対してステップａ〜ｃを繰り返し実行するこ
   とを特徴とする信号処理方法。
5. 【請求項５】予め決められたビット幅のデータまたはプ
   ログラムを伝送するデータ・バスと、 ビット幅に相当するアドレス空間内のアドレスを伝送す
   るアドレス・バスと、 前記データ・バスとアドレス・バスに接続されてプログ
   ラムデータを処理するＣＰＵと、 前記データ・バスとアドレス・バスに接続されたデータ
   格納用のＲＡＭと、 前記データ・バスとアドレス・バスに接続されたプログ
   ラム格納用のＲＯＭと、 前記データ・バスとアドレス・バスに接続され、プログ
   ラム可能な可変論理回路を備え、そのプログラム可能な
   可変論理回路は複数の不揮発性記憶素子内への電気的書
   き込み情報によってプログラムされる論理回路と、 前記データ・バスとアドレス・バスに接続され、外部装
   置へ少なくとも一つのデータ、プログラム、アドレスを
   入力または出力する１または２以上の入出力ポートと、
   から構成され、 外部装置による前記論理回路内の前記複数の不揮発性記
   憶素子の書込みと消去の制御は、前記論理回路によって
   前記アドレス空間内に割当てられたアドレスを指定する
   ことによって実行されることを特徴とするシングルチッ
   プマイクロコンピュータ。
6. 【請求項６】予め決められたビット幅のデータまたはプ
   ログラムを伝送するデータ・バス、 ビット幅に相当するアドレス空間内のアドレスを伝送す
   るアドレス・バスと、 前記データ・バスとアドレス・バスに接続されてプログ
   ラムデータを処理するＣＰＵと、 前記データ・バスとアドレス・バスに接続され、複数の
   不揮発性記憶素子を有し、且つプログラム可能な可変論
   理回路を備え、そのプログラム可能な可変論理回路は前
   記複数の不揮発性記憶素子内への電気的書き込み情報に
   よってプログラムされる論理回路と、 前記データ・バスとアドレス・バスに接続され、外部装
   置へ少なくとも一つのデータ、プログラム、アドレスを
   入力または出力する１または２以上の入出力ポートと、
   から構成され、 外部装置による前記複数の不揮発性記憶素子の書込みと
   消去の制御は、前記論理回路によって前記アドレス空間
   内に割当てられたアドレスを指定することによって実行
   されることを特徴とするシングルチップマイクロコンピ
   ュータ。