KR0182868B1 - 플래쉬 메모리셀의 리페어 회로 및 리페어 방법 - Google Patents

플래쉬 메모리셀의 리페어 회로 및 리페어 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리셀의 리페어 회로 및 리페어 방법에 관한 것으로서, 칩에 전원이 인가되는 것을 검출하여, 칩이 스스로 퓨즈블럭을 차례로 읽어 퓨즈블럭에 기억되어 있는 리페어된 어드레스를 래치시키고, 이를 입력되는 리페어 어드레스와 비교하여 메인 셀 및 리페어 셀을 억세스(access) 하도록 하며, 칩이 퓨즈블럭을 읽을 동안에만 파워(power)가 소모되도록 하고, 다른 동작시에는 래치된 리페어 어드레스를 사용하므로써, 소모 전력을 줄일 수 있고, 리페어 어드레스를 기억시키고자하는 셀들을 셀어레이로 구성하고, 센스앰프를 공통으로 사용하므로써, 칩의 면적을 줄이는데 탁월한 효과가 있다. 또한 전기적으로 리페어가 가능하므로 패케이지 하기전 뿐만 아니라 패캐이지 한 이후에도 리페어가 가능하여 수율을 높일 수 있고, 시스템 상에서도 리페어가 가능한 플래쉬 메모리셀의 리페어 회로 및 리페어 방법에 관한 것이다.

Description

플래쉬 메모리셀의 리페어 회로 및 리페어 방법
제1도는 본 발명에 따른 플래쉬 메모리셀의 리페어 회로를 설명하기 위해 도시한 블럭도.
제2도는 제1도의 리페어 콘트롤 회로의 상세 회로도.
제3도는 제1도의 어드레스 발생 회로의 상세 회로도.
제4도는 제3도의 래치 회로의 상세 회로도.
제5도는 제1도의 제1디코더 회로의 상세 회로도.
제6도는 제1도의 전압공급 회로의 상세 회로도.
제7a 및 7b도는 제1도의 센스앰프 회로의 상세 회로도.
제8도는 제1도의 데이타 래치 및 어드레스 비교회로의 상세 회로도.
제9도는 제1도의 제2디코더 회로의 상세 회로도.
제10a 및 10b도는 본 발명에 따른 리페어 방법을 설명하기 위해 도시한 플로우 챠트도.
* 도면의 주요부분에 대한 부호의 설명
1 : 어드레스 발생회로 2 : 리페어 콘트롤 회로
3 : 제1디코더 회로 4 : 퓨즈블럭
5 : 전압발생 회로 6 : 센스앰프 회로
7 : 데이타 래치 및 어드레스 비교회로 8 : 제2디코더 회로
본 발명은 플래쉬 메모리셀의 리페어(Repair) 회로 및 리페어 방법에 관한것으로, 특히 칩(chip)에 전원전압이 인가되는 것을 검출(detect)하여, 칩이 스스로 퓨즈블럭(fuse block)을 차례로 읽어 퓨즈블럭에 기억되어있는 리페어된 어드레스(repaired address)를 래치(latch)시키고, 이를 입력되는 리페어 어드레스와 비교하여 메인 셀(main cell) 또는 리던던시 셀(redundancy cell)을 억세스(access) 하도록 한 플래쉬 메모리셀의 리페어 회로 및 리페어 방법에 관한 것이다.
일반적으로 리페어라 함은 메인 셀(Main cell) 이외의 여분의 리던던시 셀을 미리 만들어 놓고, 만약 메인 셀중에 불량 셀이 발생하면 이를 미리 만들어 놓았던 여분의 리던던시 셀로 대체하는 것을 말한다.
종래의 리페어 기술은 리페어 어드레스(repair address)를 기억시킨 셀마다 셀을 센싱(sensing)하는 회로가 있어, 어레이(array)로 구성될 수 없게 된다. 따라서 셀마다 다수의 더미셀(dummy cell)를 포함하게 되고, 센스앰프 및 더미셀로 인해 칩면적이 커지게되는 문제점이 있다.
또한, 칩이 동작하는 동안 항상 모든 셀을 센싱하게되어 전력소모가 커지게되는 단점이 있다.
따라서 본 발명은 칩에 전원이 인가되는 것을 검출하여, 칩이 스스로 퓨즈블럭을 차례로 읽어 퓨즈블럭에 기억되어 있는 리페어된 어드레스를 래치시키고, 이를 입력되는 리페어 어드레스와 비교하여 메인 셀 또는 리던던시 셀을 억세스(access) 하도록하며, 칩이 퓨즈블럭을 읽을 동안에만 파워(power)가 소모되도록하고, 다른 동작시에는 래치된 리페어 어드레스를 사용하므로써, 상기한 단점을 해소할 수 있는 플래쉬 메모리셀의 리페어 회로 및 리페어 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 입력되는 전원전압을 검출하여 어드레스를 발생시키는 어드레스 발생회로와, 상기 어드레스 발생회로의 출력신호 및 다수의 입력신호에 따라 리던던시 셀의 프로그램, 프로그램 확인 및 독출동작 시행신호를 발생시키는 리페어 콘트롤회로와, 상기 어드레스 발생회로의 어드레스 및 상기 리페어 콘트롤회로의 출력신호인 리던던시 셀의 프로그램 확인신호와 플레그 어드레스를 각각 입력으로하는 제1디코더 회로와, 상기 제1디코더 회로의 출력신호에 따라 셀렉트 게이트 라인이 선택되는 퓨즈블러과, 상기 리페어 콘트롤회로의 출력신호인 리던던시 셀의 프로그램신호를 입력으로 하며, 상기 퓨즈블럭내의 셀들의 콘트롤게이트에 전압을 선택적으로 공급하는 전압발생 회로와, 상기 리페어 콘트롤회로의 출력신호인 리던던시 셀의 프로그램신호 및 독출신호와 리페어 어드레스를 각각 입력으로 하며, 상기 퓨즈블럭내의 셀 데이타를 센싱하는 센스앰프 회로와, 상기 제1디코더 회로의 출력신호 및 리페어 어드레스를 입력으로하며, 상기 센스앰프 회로에서 센싱된 데이타를 래치시키고, 래치된 데이타를 입력되는 상기 리페어 어드레스와 비교하여 일치여부를 확인하는 데이타 래치 및 어드레스 비교회로와, 상기 데이타 래치 및 어드레스 비교회로로 부터 출력되는 어드레스에 따라 리페어 라인을 선택하고, 메인 셀의 패스를 막아주는 제어신호를 발생시키는 제2디코더 회로로 구성되는것을 특징으로 한다.
또한 리페어 신호 및 독출신호를 인가하여 리페어 확인모드를 인에이블 시키는 단계와, 확인하고자 하는 플레그 어드레스를 인가하는 단계와, 플레그셀의 사용여부를 확인하는 단계와, 상기 플레그셀의 사용여부에 따라 사용된 플레그셀 및 사용되지 않은 플레그셀을 별도로 저장하는 단계와, 최종 플레그 어드레스 여부를 확인하여 최종 플레그 어드레스가 아니면 다음 플레그 어드레스를 인가한 후 상기 확인단계를 반복 시행하는 단계와, 상기 최종 플레그 어드레스 여부를 확인하여 최종 플레그 어드레스 이면 독출신호를 인가하여 상기 리페어 확인동작을 종료하는 단계로 이루어 지는 것을 특징으로 하다.
또한 리페어 신호를 인가하여 리페어 모드를 인에이블 시키는 단계와, 사용되지 않은 플레그 어드레스 또는 리페어 어드레스를 인가하는 단계와, 프로그램신호를 인가한 후 일정시간동안 프로그램을 진행하는 단계와, 프로그램신호 및 독출신호를 인가한 후 플레그셀의 리페어 여부를 확인하는 단계와, 플레그셀의 리페어 여부를 확인하여 리페어가 되지 않았으면 상기 프로그램 신호를 인가하는 단계로 진행하여 상기 리페어 동작을 반복 시행하는 단계와, 상기 플레그셀의 리페어 여부를 확인하여 리페어 되었으면 독출신호를 인가한 후 최종 어드레스의 리페어 여부를 확인하는 단계와, 최종 어드레스의 리페어가 아니면 상기 프로그램 신호를 인가하는 단계로 진행하여 상기 리페어 동작을 반복 시행하는 단계와, 상기 최종 어드레스의 리페어 이면 독출신호를 인가하여 상기 리페어 동작을 종료하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 본 발명에 따른 플래쉬 메모리셀의 리페어 회로를 설명하기 위해 도시한 블록도로서, 어드레스 발생회로(1)에서는 입력되는 전원 전압(LH-LVCC 및 LVCC)을 검출하여 리페어 콘트롤회로(2)를 제어하기 위한 어드레스 제어신호(AUTOLATCHb 및 AUTOREADb) 및 제1디코더회로(3)를 제어하기 위한 어드레스(GA)를 출력시키게 된다. 상기 어드레스 제어신호(AUTOLATCHb 및 AUTOREADb)는 상기 어드레스 발생회로(1)에서 최종적으로 출력되는 어드레스 까지를 동작시키게 된다. 상기 리페어 콘트롤회로(2)에서는 다수의 입력신호(REPAIR, PGM 및 READ) 및 어드레스 발생회로(1)로부터 출력되는 상기 어드레스 제어신호(AUTOLATCHb 및 AUTOREADb)를 입력으로하여 리던던시 셀의 프로그램, 프로그램 확인 및 독출동작 시행신호(REDPGM, REDCHECK 및 REDREAD)를 출력시키게 된다. 제1디코더 회로(3)에는 상기 어드레스 발생회로(1)로 부터 출력되는 어드레스(GA) 및 상기 리페어 콘트롤회로(2)에서 출력되는 리던던시 셀의 프로그램 확인신호(REDCHECK)와, 플레그어드레스(flag address; SA)가 각각 입력되게 된다. 이때 상기 제1디코더 회로(3)에서 퓨즈블럭(4)내에 접속된 셀들의 셀렉트 게이트 라인(select gate line)을 선택하기 위한 선택신호(SG0 내지 SGm) 및 데이타 래치 및 어드레스 비교 회로(7)를 제어하기 위한 데이타 래치 신호(LATCHb)가 출력되게 된다. 상기 제1디코더 회로(3)의 출력신호(SG0 내지 SGm)를 입력으로 하는 퓨즈블럭(4)에서는 상기 제1디코더 회로(3)에서 선택되는 출력신호(SGi(i : 변수를 나타냄))에 따라 셀들의 셀렉트게이트 라인중 어느한 셀렉트게이트 라인만이 선택되게 된다. 또한 전압발생 회로(5)에서는 상기 리페어 콘트롤회로(2)에서 출력되는 리던던시 셀의 프로그램신호(REDPGM)를 입력으로하여 상기 퓨즈블럭(4)내에 접속된 셀들의 콘트롤게이트로 전압(VCVP 및 VCCR)을 선택적으로 공급하게 된다. 이 후 센스앰프 회로(6)에서는 상기 리페어 콘트롤회로(2)에서 출력되는 리던던시 셀의 프로그램신호(REDPGM) 및 독출신호(REDREAD)와, 외부에서 입력되는 리페어 어드레스(A)를 각각 입력으로하여, 상기 퓨즈블럭(4)내의 셀 데이타를 센싱하고, 리던던시 셀의 프로그램시 프로그램 데이타를 리던던시 셀에 인가하게 된다. 이후 데이타 래치 및 어드레스 비교회로(7)에서는 상기 제1디코더 회로(3)에서 출력되는 데이타 래치신호(LATCHb) 및 외부에서 입력되는 상기 리페어 어드레스(A)를 입력으로 하여, 상기 센스앰프 회로(6)에서 센싱된 데이타를 래치시키고, 상기 래치된 데이타를 상기 리페어 어드레스(A)와 비교하여 일치여부를 확인하게 된다. 이후 상기 데이타 래치 및 어드레스 비교회로(7)로 부터 출력되는 신호(FLAGUSED 및 MATCH)를 입력으로 하는 제2디코더회로(8)에서는 리던던시 라인(RED)을 선택하고, 메인셀의 패스(pass)을 막아주는 리페어된 신호(REPAIRED)를 낸드게이터(NAND1)를 통해 발생시키게 된다. 한편, 상기 퓨즈블럭(4)내의 셀(즉, 같은 셀렉트 게이트 라인에 접속되고, 소오스(source) 전극을 공유하는 인접하는 셀(43 및 44)들은 같은 데이타를 갖도록 하기 위해, 셀어레이의 드레인(45)전극이 모두 공통으로 접속된다. 그리고 셀의 소오스전극에는 센스앰프(6)가 연결되게 된다. 그러므로 독출동작시 같은 정보를 갖고있는 두개의 셀이 동시에 읽혀지므로 센싱속도가 빨라지게 된다. 예를들어 리페어할 어드레스가 결정되면, 먼저 퓨즈블럭(4)의 플레그셀(41)들을 먼저 읽고, 상기 플레그셀(41)들의 사용 여부를 확인하게 된다. 상기 퓨즈블럭(4)의 플레그셀(41)들을 독출(read)할 때, 리페어 입력(REPAIR)과 독출입력(READ)을 하이(HIGH)로 한 후, 플레그어드레스입력(SA)에 독출동작의 어드레스를 공급하게 된다. 이후 노아게이트(NOR1)를 통해 출력되는 사용자신호(USEDb)를 확인하므로써, 플레그셀(41)의 내용을 알 수 있게 된다. 상기 사용자신호(USEDb)가 하이(high)이면, 플레그셀(41)이 사용되지 않은것이고, 반대로 로우(low)이면, 플레그셀(41)이 사용되었음을 나타낸다. 한편, 사용되지 않은 플레그셀(41)과 이에 대응하는 리페어 어드레스 레지스터 셀(address resistor cell; 42)들에 대해 리페어할 어드레스를 프로그램 하므로써, 리페어가 가능하게 된다. 상기 리페어 하기위한 어드레스의 프로그램은 리페어신호(REPAIR)를 하이상태로 하고, 플레그셀(41)의 어드레스 입력에는 플레그 어드레스(SA)를 인가하며, 리페어 어드레스 입력(A)에는 리페어 어드레스를 인가하고, 프로그램 입력(PGM)을 하이로 인가하게 된다. 이 때 상기 플레그 어드레스(SA)를 입력으로하는 제1디코더 회로(3)가 퓨즈블럭(4)의 셀렉트게이트 라인(SG0 내지 SGm)중 어느 한 셀렉트게이트 라인을 선택하게 된다. 또한 리페어 어드레스(A)가 센스앰프 회로(6)로 입력되어 각 셀들의 드레인전극(D)에 5V 전압을 인가하고, 소오스전극의 전압을 결정하게 된다. 이 때 전압발생회로(5)에서 출력되는 신호(REDCGHV)는 셀의 프로그램하기 위한 콘트롤게이트전압(VCVP)으로 되어, 상기 퓨즈블럭(4)의 모든 셀들의 콘트롤게이트로 공급되게 된다. 따라서, 상기 리페어 어드레스 레지스터셀(42)들의 소오스전극의 전압을 결정하는 센스앰프(6)는 리페어 어드레스(A)의 정보에 따라 동작되게 된다. 즉, 리페어 어드레스(A)가 하이(High)이면, 센스앰프(6)로부터 출력되는 소오스전극의 전압은 로우(0V)가 되고, 드레인전극의 전압은 하이(5V)로 된다. 그러므로 셀의 프로그램 조건을 만족시키게 된다. 상기 리페어 어드레스(A)가 로우이면, 센스앰프(6)로부터 출력되는 소오스전극의 전압이 하이(5V)로 되어, 셀의 소오스전극과 드레인전극의 전압이 모두 하이(5V)로 된다. 그러므로 셀의 프로그램 조건을 만족시키지 못하게 된다. 따라서 같은 소오스전극을 가지는 양측의 셀들이 동시에 프로그램 되거나, 프로그램 되지않아 소오스전극 양측의 두셀이 같은 정보를 가지게 된다. 즉, 같은 셀렉트 게이트 라인의 플래그셀(41)이 프로그램되어 사용되었음을 알 수 있게 된다. 한편, 상기와 같은 바이어스(bias)조건으로 일정시간 프로그램 한 후 셀들이 정상적으로 프로그램 되었는지를 확인하게 될 때, 프로그램 입력신호(PGM)를 로우(low)로 하고, 독출 입력신호(READ)를 하이(high)로 하면, 리페어셀 블럭은 셀의 정보를 읽어 래치시키고, 이미 인가되어 있는 리페어할 어드레스와 비교하여 매칭(matching)여부를 확인하게 된다. 그러므로 사용자는 리페어된 신호(REPAIRED)의 정보만 읽어 상기 리페어된 신호(REPAIRED)가 로우이면, 프로그램이 완료된 상태이고, 리페어된 신호(REPAIRED)가 하이이면, 프로그램이 완료되지 않은 상태를 나타낸다. 상기 프로그램이 완료되지 않았을 때는 프로그램 입력신호(PGM)를 하이상태로 하고, 독출 입력신호(READ)를 로우 상태로하여 프로그램을 실시하게 된다. 이때 프로그램이 정상적으로 되었으면, 다음 리페어할 어드레스의 셀과 플레그 어드레스의 셀을 지정하여 프로그램을 계속 진행하고, 리페어할 어드레스가 없으면 리페어를 종료하게 된다. 상기와 같은 동작으로 퓨즈블럭(4)에 기억된 리페어된 어드레스는 파워-온(POWER-ON)에 따라 사용되게 된다.
제2도는 제1도의 리페어 콘트롤 회로의 상세 회로도로서, 본 발명의 리페어 회로를 각 모드(mode)별로 동작신호를 발생시키게 된다. 즉, 리페어 입력신호(REPAIR) 및 프로그램 입력신호(PGM)가 낸드게이트(ND21)로 입력되어, 인버터(G21)를 통해 리던던시 셀을 프로그램 하기 위한 프로그램 신호(REDPGM)를 출력시키게 된다. 그리고 상기 리페어 입력신호(REPAIR) 및 독출신호(READ)가 낸드게이트(ND22)로 입력되어, 인버터(G22)를 통해 리던던시 셀의 프로그램 확인신호(REDCHECK)를 출력시키게 된다. 한편 어드레스 발생회로(1)로 부터 출력되는 래치 및 독출신호(AUTOLATCHb 및 AUTOREADb)와 상기 낸드게이트(ND22)의 출력신호가 3입력 낸드게이트(ND23)로 입력되어 리던던시 셀의 독출신호(REDREAD)를 출력시키게 된다.
제3도는 제1도의 어드레스 발생 회로의 상세회로도로서, 동작을 설명하면 다음과 같다.
파워-온(power-on)에 의해 자동적으로 퓨즈블럭의 셀렉트 게이트(select gate) 라인을 선택하기 위한 어드레스를 발생시키게 된다. 래치 회로(31)는 입력이 로우(low)가 되면 그 입력을 래치한 다음 제어신호(SETb)가 들어오기 전에는 입력을 받아들이지 않게 된다. 파워(power)가 어느 수준이하로 떨어질 때 변화되는 신호(LVCC)가 하이(기준이하의 전원)일 때, 내부카운터(33)는 리셋(reset)된다. 그리고 상기 파워가 어느 수준 이하로 떨어질 때 변화되는 신호(LVCC)가 로우상태(정상 전원; LVCC=low)로 될 때, 입력신호(LH-LVCC)는 하나의 펄스를 갖고, 상기 입력신호(LH-LVCC)에 의해 래치회로(31)가 하이(high)로 셋트(set)된다. 이 후 상기 래치 회로(31)는 상기 입력신호(LVCC)를 로우(low)로 래치(latch)시키게 되어 출력이 로우상태로 된다. 상기 래치회로(31)의 로우(low) 출력은 발진회로(OSC; 32)를 동작시키게 된다. 그러므로 상기 발진 회로(32)에서 주기적으로 펄스가 발생되어 상기 내부카운터(33)를 동작시키게 된다. 한편 상기 래치회로(31)의 출력신호(AUTOREADb)에 의해 독출신호(REDREAD)가 하이상태로 되어 독출모드로 인에이블(enable) 된다. 상기 발진회로(32)의 출력펄스에 의해 상기 내부카운터(33)가 동작되어 순차적으로 플래그 어드레스(Q1,Q2)르 발생하고, 최종의 어드레스가 발생되면 그 어드레스를 검출하여 상기 래치회로(31)의 출력을 하이로 하므로써, 발진회로(32)의 발진이 중단된다. 이 때 출력신호(AUTOLATCHb)도 하이가 되므로 독출신호(REDREAD)가 디스에이블(disable)된다. 상기 독출신호(REDREAD)는 다수의 논리회로(G32,G33,G34,ND32)를 이용하여 마지막 어드레스에 대한 독출 및 래치 동작이 완료될때까지 출력신호(AUTOLATCHb)를 이용하여 독출신호(REDREAD)를 로우상태로 유지시킨다.
제4도는 제3도의 래치회로의 상세 회로도로서, 셋트신호(SETb)의 펄스를 어느한 입력으로 하는 낸드게이트(ND41)에 의해 출력신호가 하이로 된다. 그러므로 반전게이트(G42)를 통해 상기 출력신호를 입력으로 하는 PMOS트랜지스터(P41)가 턴온된다. 이때 입력신호(LVCC)는 반전게이트(G43) 및 PMOS트랜지스터(P41)를 통해 상기 낸드게이트(ND41)의 다른 한 입력단자로 입력된다. 또한 반전게이트(G42)를 통해 상기 출력신호가 상기 낸드게이트(ND41)의 입력단자로 동시에 입력된다. 이 때 상기 입력신호(LVCC)는 로우 상태이므로 상기 낸드게이트(ND41)의 출력이 로우상태로 되어 상기 PMOS트랜지스터(P41)가 턴오프된다. 따라서 더이상 입력을 받아들이지 않고 출력은 로우상태로 래치된다.
제5도는 제1도의 제1디코더 회로의 상세 회로도로서, 상기 어드레스 발생회로에서 발생되는 플레그 어드레스(Q1,Q2)와, 외부에서 인가되는 플레그 어드레스(SA)에 의해 퓨즈블럭의 셀렉트 게이트 라인을 선택하게 된다. 리페어 클럭모드(REDCHECK='H')일때는 외부어드레스를 사용하고, 그 외에는 상기 어드레스 발생회로에서 발생되는 플레그 어드레스(Q1,Q2)를 사용하게 된다. 그리고 선택된 셀렉트 게이트 라인의 셀들에서 읽은 정보를 래치하기 위해 패스(path)를 열어주기 위한 신호를 독출신호(REDREAD)로 제어하게 된다.
제6도는 제1도의 전압공급 회로의 상세 회로도로서, 퓨즈블럭내의 셀들의 콘트롤게이트에 인가될 전압을 선택하게 된다. 리페어 어드레스를 프로그램할 때(REDPGM='H')는 PMOS트랜지스터(P61)가 턴온되어 출력(REDCGHV)으로 프로그램 전압(VCVP)이 출력되게 된다. 그 외에는 NMOS트랜지스터(N61)가 턴온되어 출력(REDCGHV)으로 독출 전압(VCCR)이 출력되게 된다.
제7a 및 7b도는 제1도의 센스앰프 회로의 상세 회로도로서, 제7a도는 어드레스를 기억시킬 퓨즈블럭내의 셀들을 센싱하기 위한 센스앰프 회로다. 어드레스를 기억시킬 때(REDPGM='H')는 어드레스 입력(An)에 의해 출력(Sn)의 전압이 결정되고, 리페어 독출모드에서는 PMOS트랜지스터(P71)와, 접지(Vss)를 입력으로 하는 PMOS트랜지스터(P73) 및 독출신호(REDREAD)를 입력으로 하는 NMOS트랜지스터(N71)를 통해 전류가 접지로 패스(pass)된다. 이 때 출력(Sn)에 접속되어 있는 셀들의 데이타를 센싱하여 그 결과를 출력(REDINFO)으로 출력시키게 된다. 상기 출력(Sn)에 접속되어 있는 셀들이 프로그램된 셀이면 출력(REDINFO)은 하이로 되고, 소거된 셀이라면 상기 출력(Sn)을 통해 셀전류가 빠져나가게 되므로 노드(K1)의 전위가 로우상태로 되어 상기 출력(REDINFO)이 로우상태로 된다. 그리고 센스앰프가 디스 에이블 될 때(REDPGM='L')는 출력(Sn)이 접지(Vss) 전위와 같은 레벨을 유지하게 된다.
제7b도는 플레그셀들을 센싱하기 위한 센스앰프 회로도로서, 독출신호(REDREAD)에 의해 센싱되며, 센싱동작은 상기 제7a도의 동작과 동일하게 된다.
제8도는 제1도의 데이타 래치 및 어드레스 비교회로의 상세 회로도로서, 센스 앰프로부터 센싱된 데이타를 래치 시키기 위한 래치회로(8A)와 상기 래치된 데이타를 입력 어드레스(An)와 비교하여 매칭 여부를 결정하는 어드레스 비교회로(8B)로 구성된다. 입력으로 센스앰프의 출력(REDINFO)을 사용하고, 래치 회로(8A)를 제어하기 위해 입력신호(LATCHnb)를 이용하여 센스앰프가 디스에이블 될 때 래치된 데이타를 보존하게 된다. 즉, 상기 입력신호(LATCHnb)가 로우 일 때 전송게이트(T1)를 통해 센스앰프의 출력(REDINFO)이 래치되게 된다. 이후 상기 래치된 신호와 상기 입력 어드레스(An)가 비교하여 비교 회로(8b)로 입력되어 출력(MATCH)이 결정되게 된다.
제9도는 제1도의 제2디코더 회로의 상세 회로도로서, 입력 신호(MATCOH, LATCHnb)가 모두 하이 일 때, 리던던시 셀(도시안됨)을 선택하기 위한 출력신호(RED)가 발생되게 된다.
제10a 및 10b도는 본 발명에 따른 리페어 방법을 설명하기 위해 도시한 플로우 챠트도로서, 플레그셀의 사용여부를 확인하기 위한 방법을 제10a도를 통해 동작을 설명하면 다음과 같다.
시작신호로 부터 단계(11)에서 리페어 신호 및 독출신호를 하이(high)로 인가하여 리페어 확인모드를 인에이블 시킨 후 단계(12)로 진행하게 된다. 상기 단계(12)에서는 확인하고자 하는 플레그 어드레스를 인가한 후 단계(13)로 진행하게 된다. 상기 단계(13)에서는 플레그셀의 사용여부의 출력신호(USEDb)를 확인하게 된다. 상기 단계(13)에서 플레그셀의 사용 여부의 출력신호(USEDb)가 로우(low)이면, 단계(15)로 진행하여 사용된 플레그셀을 저장하고, 상기 단계(13)에서 플레그셀의 사용여부의 출력신호(USEDb)가 하이이면, 단계(14)로 진행하여 사용되지 않은 플레그셀을 저장한다. 이후 상기 단계(14,15)로부터 단계(16)로 진행하여 최종 플레그 어드레스 인지를 확인하게 된다. 상기 단계(16)에서 최종 플레그 어드레스가 아니면 단계(17)로 진행하게 된다. 상기 단계(17)에서는 다음 플레그 어드레스를 인가한 후 단계(13)로 진행하여 상기 동작을 반복시행하게 된다. 상기 단계(16)에서 최종 플레그 어드레스 이면 단계(18)로 진행하여 독출신호를 로우로 인가하여 상기 리페어 확인 동작을 종료하게 된다.
제10b도는 사용되지 않은 플레그셀에 리페어 어드레스를 저장하기 위한 리페어 방법을 설명하기 위해 도시한 플로우 챠트도로서, 동작을 설명하면 다음과 같다.
시작신호로 부터 단계(101)에서 리페어 신호를 하이(high)로 인가하여 리페어 모드를 인에이블 시킨 후 단계(102)로 진행하게 된다. 상기 단계(12)에서는 사용되지 않은 플레그 어드레스 또는 리페어 어드레스를 인가한 후 단계(13)로 진행하게 된다. 상기 단계(13)에서는 프로그램신호를 하이로 인가한 후 단계(104)로 진행하여 일정시간동안 프로그램을 진행한 후 단계(105)로 진행하게 된다. 상기 단계(105)에서는 프로그램신호를 로우로 인가하고, 독출신호를 하이로 인가한 후 단계(106)로 진행하여 플레그셀의 리페어 여부를 확인하게 된다. 상기 단계(106)에서 플레그셀의 리페어 확인 출력신호가 로우(low)이면, 단계(103)로 진행하여 상기 동작을 반복시행하게 된다. 상기 단계(106)에서 플레그셀의 리페어 확인 출력신호가 하이이면, 단계(107)로 진행하여 독출신호를 로우로 인가한 후 단계(108)로 진행하게 된다. 상기 단계(108)에서는 최종 어드레스의 리페어 여부를 확인하게 된다. 상기 단계(108)에서 최종 어드레스의 리페어가 아니면 단계(110)로 진행하게 된다. 상기 단계(110)에서는 다음의 사용되지 않은 플레그 어드레스 또는 리페어 어드레스를 인가한 후 상기 단계(103)로 진행하여 상기 동작을 반복 시행하게 된다. 상기 단계(108)에서 최종 어드레스의 리페어로 확인되면 단계(109)로 진행하여 리페어신호를 로우로 인가하여 상기 리페어 동작을 종료하게 된다.
상술한 바와같이 본 발명에 의하면 칩에 전원이 인가되는 것을 검출하여, 칩이 스스로 퓨즈블럭을 차례로 읽어 퓨즈블럭에 기억되어 있는 리페어된 어드레스를 래치시키고, 이를 입력되는 리페어 어드레스와 비교하여 메인 셀 및 리페어 셀을 억세스(access)하도록하며, 칩이 퓨즈블럭을 읽을 동안에만 파워(power)가 소모되도록 하고, 다른 동작시에는 래치된 리페어 어드레스를 사용하므로써, 소모전력을 줄일 수 있고, 리페어 어드레스를 기억시키고자하는 셀들을 셀어레이로 구성하고, 센스앰프를 공통으로 사용하므로써, 칩의 면적을 줄이는데 탁월한 효과가 있다. 또한 전기적으로 리페어가 가능하므로 패캐이지(package) 하기전 뿐만 아니라 패캐이지 한 이후에도 리페어가 가능하여 수율을 높일 수 있고, 시스템 상에서도 리페어가 가능하게 된다.

Claims (10)

  1. 입력되는 전원전압을 검출하여 어드레스를 발생시키는 어드레스 발생회로와, 상기 어드레스 발생회로의 출력신호 및 다수의 입력신호에 따라 리던던시 셀의 프로그램, 프로그램 확인 및 독출동작 시행신호를 발생시키는 리페어 콘트롤회로와, 상기 어드레스 발생회로의 어드레스 및 상기 리페어 콘트롤회로의 출력신호인 리던던시 셀의 프로그램 확인신호와 플레그 어드레스를 각각 입력으로하는 제1디코더 회로와, 상기 제1디코더 회로의 출력신호에 따라 셀렉트 게이트 라인이 선택되는 퓨즈블럭과, 상기 리페어 콘트롤회로의 출력신호인 리던던시 셀의 프로그램신호를 입력으로 하며, 상기 퓨즈블럭내의 셀들의 콘트롤게이트에 전압을 선택적으로 공급하는 전압발생 회로와, 상기 리페어 콘트롤회로의 출력신호인 리던던시 셀의 프로그램신호 및 독출신호와 리페어 어드레스를 각각 입력으로 하며, 상기 퓨즈블럭내의 셀 데이타를 센싱하는 센스앰프 회로와, 상기 제1디코더 회로의 출력신호 및 리페어 어드레스를 입력으로 하며, 상기 센스앰프 회로에서 센싱된 데이타를 래치시키고, 래치된 데이타를 입력되는 상기 리페어 어드레스와 비교하여 일치여부를 확인하는 데이타 래치 및 어드레스 비교회로와, 상기 데이타 래치 및 어드레스 비교회로로 부터 출력되는 어드레스에 따라 리페어 라인을 선택하고, 메인 셀의 패스를 막아주는 제어신호를 발생시키는 제2디코더 회로로 구성되는 것을 특징으로 하는 플래쉬 메모리셀의 리페어 회로.
  2. 제1항에 있어서, 상기 리페어 콘트롤 회로는 리페어 입력신호 및 프로그램 입력신호를 입력으로 하며, 인버터를 통해 리던던시 셀을 프로그램 하기위한 프로그램 신호를 출력시키도록 하는 낸드게이트와, 상기 리페어 입력신호 및 독출신호를 입력으로 하며, 인버터를 통해 리던던시 셀의 프로그램 확인신호를 출력시키도록 하는 낸드게이트와, 어드레스 발생회로로 부터 출력되는 래치신호 및 독출신호와 상기 낸드게이트의 출력신호를 각각 입력으로 하며, 리던던시 셀의 독출신호를 출력시키도록 하는 3입력 낸드게이트로 구성되는 것을 특지으로 하는 플래쉬 메모리셀의 리페어 회로.
  3. 제1항에 있어서, 상기 어드레스 발생회로는 파워-온에 따라 자동적으로 퓨즈블럭의 셀렉트 게이트 라인을 선택하기 위한 어드레스를 발생시키도록 구성되는 것을 특징으로 하는 플래쉬 메모리셀의 리페어 회로.
  4. 제1항에 있어서, 상기 어드레스 발생회로는 파워가 어느 수준이하로 떨어질 때 변화되는 신호 LVCC 신호를 입력으로하며, 입력이 로우가 되면 그 입력을 래치한 다음 제어신호가 들어오기 전에는 입력을 받아들이지 않도록 하는 래치회로와, 상기 래치회로의 출력신호를 입력으로 하는 발진회로와, 상기 발진회로의 출력신호를 입력으로하며, 파워가 어느 수준이하로 떨어질 때 변화되는 신호에 따라 리셋되는 내부 카운터와, 상기 내부 카운터가 동작되어 순차적으로 발생되는 플레그 어드레스를 다수의 논리회로를 이용하여 최종의 플레그 어드레스에 대한 독출 및 래치 동작이 완료될때까지 어드레스를 발생시킬 수 있도록 구성되는 것을 특징으로하는 플래쉬 메모리셀의 리페어 회로.
  5. 제1항에 있어서, 상기 래치회로는 셋트신호를 어느 한 입력으로 하는 낸드게이트와, 상기 낸드게이트의 출력신호를 입력으로 하는 PMOS트랜지스터의 동작에 따라 파워가 어느 수준이하로 떨어질 때 변화되는 신호인 LVCC신호가 상기 낸드게이트의 다른 한 입력단자로 입력되어 래치 될 수 있도록 구성되는 것을 특징으로하는 플래쉬 메모리셀의 리페어 회로.
  6. 제1항에 있어서, 상기 제1디코더 회로는 상기 어드레스 발생회로에서 발생되는 플레그 어드레스 및 외부에서 인가되는 플레그 어드레스에 따라 퓨즈블럭의 셀렉트 게이트 라인이 선택되도록 구성되는 것을 특징으로하는 플래쉬 메모리셀의 리페어 회로.
  7. 제1항에 있어서, 상기 전압발생 회로는 프로그램 입력신호를 입력으로 하는 PMOS트랜지스터 및 NMOS트랜지스터의 동작에 따라 프로그램 전압 및 독출 전압이 선택적으로 퓨즈블럭내의 셀들의 콘트롤게이트로 공급되도록 구성되는 것을 특징으로하는 플래쉬 메모리셀의 리페어 회로.
  8. 제1항에 있어서, 상기 데이타 래치 및 어드레스 비교회로는 센스 앰프로 부터 센싱된 데이타를 래치시키기 위한 래치회로와, 상기 래치된 데이타를 입력 어드레스와 비교하여 매칭 여부를 결정하는 어드레스 비교회로로 구성되는 것을 특징으로하는 플래쉬 메모리셀의 리페어 회로.
  9. 플래쉬 메모리셀의 리페어 방법에 있어서, 리페어 신호 및 독출신호를 인가하여 리페어 확인 모드를 인에이블시키는 단계와, 확인하고자 하는 플레그 어드레스를 인가하는 단계와, 플레그셀의 사용여부를 확인하는 단계와, 상기 플레그셀의 사용여부에 따라 사용된 플레그셀 및 사용되지 않은 플레그셀을 별도로 저장하는 단계와, 최종 플레그 어드레스 여부를 확인하여 최종 플레그 어드레스가 아니면 다음 플레그 어드레스를 인가한 후 상기 확인 단계를 반복 시행하는 단계와, 상기 최종 플레그 어드레스 여부를 확인하여 최종 플레그 어드레스이면 독출신호를 인가하여 상기 리페어 확인동작을 종료하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리소자의 리페어 방법.
  10. 플래쉬 메모리셀의 리페어 방법에 있어서, 리페어 신호를 인가하여 리페어 모드를 인에이블 시키는 단계와, 사용되지 않은 플레그 어드레스 또는 리페어 어드레스를 인가하는 단계와, 프로그램신호를 인가한 후 일정시간 동안 프로그램을 진행하는 단계와, 프로그램신호 및 독출신호를 인가한 후 플레그셀의 리페어 여부를 확인하는 단계와, 플레그셀의 리페어 여부를 확인하여 리페어가 되지 않았으면 상기 프로그램 신호를 인가하는 단계로 진행하여 상기 리페어 동작을 반복 시행하는 단계와, 상기 플레그셀의 리페어 여부를 확인하여 리페어 되었으면 독출신호를 인가한 후 최종 어드레스의 리페어 여부를 확인하는 단계와, 최종 어드레스의 리페어가 아니면 상기 프로그램 신호를 인가하는 단계로 진행하여 상기 리페어 동작을 반복 시행하는 단계와, 상기 최종 어드레스의 리페어이면 독출신호를 인가하여 상기 리페어 동작을 종료하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리소자의 리페어 방법.
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