KR940007241B1 - 반도체 메모리 장치의 로우 리던던시장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 메모리 장치의 로우 리던던시장치
제1도는 종래 기술에 의한 로우 리던던시장치의 블럭도
제2도는 본 발명에 의한 로우 리던던시장치의 블럭도
제3도는 본 발명에 의한 어드레스 셀렉터의 실시예
제4도는 본 발명에 의한 퓨우즈박스 및 행 로우 리던던트 디코더의 실시예
제5도는 본 발명에 의한 로우 리던던시장치의 리페어율을 나타내는 수치포
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 노멀 메모리 셀 어레이의 로우(row)방향에 불량셀이 발생시에 이를 스페어 셀로 대치하기 위한 로우 리던던시장치에 관한 것이다.
반도체 메모리 장치에는 노멀 메모리 쎌 어레이(normal memory cell array)내에 존재하는 다수개의 메모리 쎌중에서 하나라도 블량쎌이 발생하게 되면, 이에 해당하는 로우 어드레스(row address)를 디코딩(decoding)하여 스페어 쎌(spfspair cell)로서 상기의 불량단 메모리 쎌을 대치하게 하는 리던던시(redundancy)장치가 구비되어 있다. 상기 스페어 쎌(또는 리던던트 쎌)들이 배열되어 있는 스페어 쎌 어레이(또는 리던던트 쎌 어레이)는 상기의 노멀 쎌 어레이 주변에 베치되고, 어드레스 디코딩 및 리던던트 쎌 선택에 필요한 디코더들이 아울러 구비된다. 이 분야에 통상적으로 알려져 있는 스페어 쎌의 설치 방법은 일단의 센스앰프 그룹에 의해 구분되는 미니멈 어레이 블럭(minimum array block)마다 하나씩 구비되는 방법이 일반적이다. 그리고 동시에 칩의 집적도가 높아지면서 어레이의 액티브 영역(activation area)을 줄여 동작전류를 감소시키는 것과 같은 것을 위하여 하나의 칩내에 상기 미니엄 어레이 블럭의 수를 많게하는 추세이다. 특히 워드라인(word line) 방향에 불량이 발생하였을 경우에 이를 리페어(repair)하기 위한 로우 리던던시의 경우에는 위도라인성 페일(fail)에서 가장 큰 부분을 차지하는 것의 하나가 인접 워드라인과 워드라인간의 브리지(bridge)등의 상호교차에 의한 페일이다. 그래서 이리한 경우를 대비하기 위하여 로우 리던던시는 2개의 워드라인을 하나의 로우 리던던시 세트로 구성한다. 그리고 불량이 발생하였을 경우에 2개의 워드라인을 동시에 대치한다. 이때 서로 인접한 2개의 워드라인은 내부신호로서의 로우 어드레스의 LSB(least significant bit)에 의해 정의된다. 그리고 리페어 동작도 LSB를 제외한 나머지 bit들의 정보(infomation)를 퓨우즈 박스(fuse box)등에 저장하는 방법으로 수행하는 것이 통상적인 방법으로 사용되어지고 있다.
이와 관련된 종래의 기술로서의 로우 리던던시장치를 제1도에 블럭도로 도시하였다. 상기 제1도의 구성은 이 분야에 공지된 구성으로서 그 구성에 관련된 시스템 구성은 생략하였다. 상기 제1도의 구성상 특징은 다음과 같다. 상기 제1도에서 로우 리던던트 디코더(200),(200A)의 각 출력신호인 SWL1,SWL2 신호는 스페어 워드라인이 된다. 그리고X 신호는 상기 로우 리던던트 디코더(200)(200A)를 통해서 스페어 워드라인 신호로 된다. 로우 어드레스 RA의 LSB인 RA0을 제의한 나머지 로우 어드레스 RA인 RA1-RA7이 로우 퓨우즈 박스(100)에 입력된다. 그리고 상기 LSB인 RA0 및 /RA0가 각각 로우 리던던트 디코더(200)(200A)를 컨트롤하게 되어 있어 디팩트가 있는 메모리 쎌에 해당하는 로우 어드레스 비트들중에서 상기 RA1-RA7의 정보만으로 상기 퓨우즈 박스(100)내의 퓨우즈를 컷팅하게 된다.그래서 인접 워드라인간에 RA0만이 다르고 RA1-RA7은 같은 경우에만 리페어가 가능하게 되어 리페어의 확률은 50%에 불과하게 된다. 즉, 현재 통상적으로 적용되는 미니멈 어레이 블럭당 로우 리던던시 세트를 하나만 구비하는 경우에 인접 워드라인간에는 LSB로 구분되어지나, 상기 LSB로 구분되어지는 2개의 워드라인 페어(pair)와 페어 사이에 페일이 발생되었을 경우에는 리페어 동작이 불가능하게 되어 리페어 확율은 50%로 떨어지게된다. 이러한 것은 칩의 수율(yield)을 떨어뜨리는 요인이 되고, 이를 개선하기 위해서는 미니멈 어레이당 적어도 2개의 로우 리던던시 세트(set)를 두어야 하는데 만일 이렇게 될 경우에는 상술한 내용에서 알 수 있듯이 리던던트 쎌이 차치하는 면적이 더욱 커지게 되어 칩 사이즈가 커지는 것과 같은 또 다른 문제가 발생된다.
따라서, 본 발명의 목적은 칩의 리페어 확률이 최대한으로 높아지는 로우 리던던시장치를 제공함에 있다.
본 발명의 다른 목적은 칩 내의 미니멈 어레이 블럭당 단지 하나의 로우 리던던시 세트를 구비한 상태하에서도 칩의 리페어 확률이 크게 높아지는 로우 리던던시장치를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 메모리 쎌 어레이내에 불량쎌이 발생시에 상기 불량쎌을 대치하기 위한 로우 리던던시장치를 구비하는 반도체 메모리 장치에 있어서, 상기 로우 리던던시장치가상기 불량쎌을 지정하는 어드레스 비트들중 2개 이상의 비트를 입력으로 하고 상기 2개 이상의 비트중 하나의 비트를 선택적으로 출력하는 어드레스 셀렉터와, 상기 불량쎌의 어드레스 비트들중 상기 어드레스 셀렉터에서 출력으로 선택된 비트를 제외한 나머지 어드레스 비트들의 정보를 저장하는 퓨우즈 박스와, 상기 어드레스 셀렉터의 출력과 상기 퓨우즈 박스의 출력을 입력하여 리던던트 쎌을 동작시키는 리던던트 디코더를 구비하여, 로우 리던던시의 효율을 극대화하는 반도체 메모리 장치임을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상제히 설명한다. 본 발명에 의한 로우 리던던시장치의 블럭도를 제2도에 도시하였다. 그리고 본 발명에 의한 로우 리던던시장치에 적용되는 어드레스 셀렉터의 실시예를 제3도에 도시하였다. 그리고 본 발명에 의한 로우 리던던시장치에 적용되는 퓨우즈 박스 및 행 리던던시 디코더의 실시예를 제4도에 도시하였다. 그리고 본 발명에 의한 로우 리던던시장치의 이해를 돕기 위하여 본 발명에 의한 리던던시장치의 리페어율을 나타내는 수치표를 제5도에 도시하였다.
본 발명에 의한 로우 리던던시장치의 블럭도인 상기 제2도의 구성상 특징을 설명한다. 본 발명에 의한로우 리던던시장치의 구성은 불량쎌을 지정하는 어드레스 비트들중 2개 이상의 비트(상기 제2도에서는 3개로 실현한 것임)를 입력으로 하고 상기 2개 이상의 비트중 하나의 비트릍 선택적으로 출력하는 어드레스 셀렉터(300)와, 상기 불량쎌의 어드레스 비트들중 상기 어드레스 셀렉터(300)에서 출력으로 선택된 비트를 제외한 나머지 어드레스 비트들의 정보를 저장하는 퓨우즈 박스(100)와, 상기 어드레스 셀렉터(300)의 출력과 상기 퓨우즈 박스(100)의 출력을 각각 입력하여 리던던트 쎌을 동작시키는 리던던트 디코터(200,200A)로 이루어진다. 상기 제2도의 구성에서 퓨우즈 박스(100)에는 로우 어드레스 RA0-RA7이 입력된다. 그리고 어드레스 셀렉터(300)는 입력되는 상기 로우 어드레스 RA0-RA3중에서 하나를 선택화하게 된다 즉, 상기 퓨우즈 박스(100)에도 RA0-RA7까지의 전체 RA를 입력시킬 수 있게 하고 로우 리던던트 디코더(200,200A)에도 LSB인 RA0만이 아닌 RA1, 또는 RA2중 하나를 선택적으로 입력시킬 수 있게 하므로서 리페어의 확률을 증대시킨다. 즉, 상기 제5도에 도시된 바와 같이 인접 워드라인간에 2비트의 정보가 다른 경우에는 8개의 워드라인마다 한번씩이고 3비트의 정보가 다른 경우에는 16워드라인마다 하나씩이다. 인접 워드라인간에 1비트가 다른 경우는 그 다른 비트에 따라 RA0,RA1, 또는 RA2중 하나가 선택되어 로우 리던던트 디코더(200)에 입력되고 선택된 RA를 제외한 RA가 퓨우즈 박스에 입력되므로서 리페어가 이루어진다. 인접 워드라인간에 2비트가 다른 경우에도 항상 RA2와 RA3가 다르므로 RA2를 선택하여 로우 리던던트 디코더(200)(200A)에 입력시키고 나머지 RA는 퓨우즈 박스(100)에 입력시키므로서 리페어가 이루어진다. 단지 3비트 이상이 다른 경우에는 이를 리페어하기 위해서 퓨우즈 박스(l00)가 포함해야 할 경우의 수가 너무 많아지기 때문에 이를 리페어하지 못하게 된다.
따라서 상기 제5도에 도시된 바와 같이 본 발명에 의한 로우 리던던시장치를 사용하게 되는 경우에는 미니멈 어레이 블럭당 단지 하나의 로우 리던던시 세트를 둔 상태하에서도 리페어의 확률을 93%{즉,(15/16)×100%} 이상으로 높일 수 있게 된다.
본 발명에 의한 로우 리던던시장치에 적용되는 어드레스 셀렉터의 실시예인 상기 제3도의 구성상 특징을 설명한다. 상기 어드레스 셀렉터는 도시된 구성에서 쉽게 이해할 수 있는 바와 같이 인에이블 퓨우즈(enable fuse)(F)를 컷팅하므로서(A노드와 B노드가 각각 "로우(L)"와 "하이(H)"레벨이 되어) 동작이 인에이블된다. 어드레스 셀렉터는 칩 테스트시에 검출된 불량 어드레스에 따라 RA0,RA/0과, RA1,RA/1과, RA2,RA/2중에서 4개와 상기 인에이블 퓨우즈(F)를 컷팅하므로서 RA0,RA1,AR2중에서 하나를 로우 리던던트 디코더에 입력시키게 된다 그리고 리세트(RESET) 클럭은 칩 동작과 동시에 노드 A와 B의 상태를 결정하게 된다.
본 발명에 의한 로우 리던던시장치에 적용되는 퓨우즈 박스 및 로우 리던던트 디코더의 실시예인 상기 제4도의 구성상 특징을 설명한다. 상기 제4도는 퓨우즈 박스와 로우 리던던트 디코더를 서로 연결된 하나의 회로로서 도시하였다. 퓨우즈 박스(100)에서는 16개의 퓨우즈중에서 상기 제3도의 어드레스 셀렉터에서 사용되는 어드레스가 입력되는 퓨우즈 2개(RAi ＆/RAi)를 컷팅하고 불량 어드레스에 따라 나머지 퓨우즈를 컷팅하여 불량셀의 로우 어드레스를 기억하고 로우 리던던트 디코더(200,200A)로 입력시킨다. 상기 퓨우즈박스(100)에서 노드 C는 프리차아지 클럭인DPX에 의해 전원전압(VCC) 레벨로 프리차아지된다. 로우 리던던트 디코더(200,200A)는 상기 제3도의 어드레스 셀렉터로부터의 정보(RFAi ＆RFA/i)와 퓨우즈 박스(100)로부터의 정보 및 로우 리던던트 디코더 인에이블 클럭XE에 의해 워드라인 드라이버(211,212),(211',212')에 입력되는X를 스페어 워드라인 SWL1 또는 SWL2로 패스(pass)시킨다. 그래서 이로부터 칩의 리던던시 동작이 용이하게 수행된다.
상기 제3도 및 제4도에 도시된 회로는 본 발명의 사상에 입각한 상기 제2도의 블럭구성에 따라 실시한 최적의 실시에로서, 이는 상기 제2도의 블럭구성에 의거하여 다른 회로로 실시할 수 있음을 유의하여야 할것이다. 또한 상기 제2도의 어드레스 셀렉터는 2개의 비트를 선택화하는 방법으로 실시하여도 상기 제1도와 같은 종래의 기술보다는 리던던시의 효율을 더 높일 수 있으나, 상기 제3도에 도시된 바와 같이 3비트를 선택화하는 방법이 리던던시의 효율을 극대화하는 방법임을 아울러 유의하기 바란다.
상술한 바와 같이, 본 발명은 미니멈 어레이 블럭당 하나의 로우 리던던시장치를 사용하면서도 로우성(즉, 위드라인성) 페일을 93% 이상으로 리페어하므로서 칩 사이즈의 증가를 억제할 뿐반 아니라 수율의 저하를 방지하게 된다.

Claims (2)

  1. 메모리 쎌 어레이내에 불량쎌이 발생시에 상기 블량쎌을 대치하기 위한 로우 리던던시장치를 구비하는 반도체 메모리 장치에 있어서, 상기 로우 리던던시장치가 상기 불량쎌을 지정하는 어드레스 비트들중 2개이상의 비트를 입력으로 하고 상기 2개 이상의 비트중 하나의 비트를 선택적으로 출력하는 어드레스 쎌렉터와, 상기 불량쎌의 어드레스 비트들중 상기 어드레스 쎌렉터에서 출력으로 선택된 비트를 제외한 나머지 어드레스 비트들의 정보를 저장하는 퓨우즈 박스와, 상기 어드레스 셀렉터의 출력과 상기 퓨우즈 박스의 출력을 입력하여 리던던트 쎌을 동작시키는 리던던트 디코더를 구비하여, 로우 리던던시의 효율을 극대화함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 로우 리던던시장치의 어드레스 쎌렉터가 상기 불량쎌을 지정하는 3개의 어드레스 비트를 선택화함을 특징으로 하는 반도체 메모리 장치.
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