KR100892639B1 - 리던던시 회로 - Google Patents

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Abstract

개시된 리던던시 회로는 복수의 로우(row) 어드레스와 복수의 퓨즈 어드레스의 일치 여부를 비교한 복수의 비교 신호 및 퓨즈 활성화 신호를 병렬로 수신함으로써, 병렬 신호의 경로를 통해 리던던시 판정 결과를 제공하는 비교 신호 수신부, 로우 어드레스 활성화 신호의 신호 레벨에 따라 비교 신호 수신부의 출력 신호의 전달 경로를 제어함으로써 리던던시 제어 신호를 제공하는 리던던시 제어 신호 생성부를 포함하며, 상기 비교 신호 수신부는 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호를 각각 병렬로 수신하도록 병렬로 연결된 복수의 스위칭 소자를 포함하고, 상기 스위칭 소자는 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있으며, 상기 모든 스위칭 소자가 상기 NMOS 트랜지스터로 구비되면, 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호 중 적어도 하나의 비활성화된 신호에 응답하여 상기 출력 신호를 접지 전원 레벨로 하여 제공한다.
리던던시, 판단, 어드레스 비교

Description

리던던시 회로{Redundancy circuit}
도 1은 본 발명의 일 실시예에 따른 리던던시 회로의 블록도,
도 2a는 도 1에 따른 어드레스 비교부의 블록도,
도 2b는 도 2a에 따른 단위 어드레스 비교부의 간략한 회로도,
도 3은 도 1에 따른 리던던시 판단부의 블록도,
도 4a는 로우 어드레스 활성화 신호의 생성을 나타내는 블록도,
도 4b는 도 4a에 따른 로우 어드레스 활성화 신호의 타이밍도,
도 5는 본 발명의 일 실시예에 따른 퓨즈 신호 생성부의 블록도,
도 6은 본 발명의 일 실시예에 따른 리던던시 판단부의 회로도,
도 7은 도 6에 따른 로우 어드레스 활성화 신호와 리던던시 제어 신호의 타이밍도,
도 8은 본 발명의 다른 실시예에 따른 리던던시 판단부의 회로도,
도 9는 도 8에 따른 로우 어드레스 활성화 신호와 리던던시 제어 신호와의 타이밍도를 나타낸다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 퓨즈 어드레스 저장부 200 : 어드레스 저장부
300 : 어드레스 비교부 400 : 리던던시 판단부
410, 510 : 비교 신호 수신부
420, 520 : 리던던시 제어 신호 생성부
본 발명은 리던던시 회로에 관한 것으로, 보다 상세하게는 리던던시 워드라인 활성화 여부를 제어하는 리던던시 회로에 관한 것이다.
일반적으로, 반도체 메모리 소자가 몇 개의 결함 메모리 셀(cell)들, 혹은 한 개의 결함 메모리 셀이라도 있으면, 그 메모리 소자는 제품으로서 출하 될 수 없고 불량품으로 처리 된다. 따라서, 미리 반도체 메모리 소자 내에 설치해둔 예비 메모리 셀을 이용하는 리던던시(redundancy) 기술이 이용된다.
웨이퍼 제조 공정이 종료되어 테스트를 통해서 결함 메모리 셀을 검출하여, 퓨즈 컷팅함으로써 프로그램한다. 이러한 결함 메모리 셀의 위치 정보 즉, 퓨즈 컷팅된 어드레스를 저장하여 결함 메모리 셀 대신 치환될 리던던시 메모리 셀로 대체할 준비를 한다.
리던던시 회로는 어드레스 비교부를 구비한다. 어드레스 비교부는 예를 들어, 서브 어레이 블록(sub-array block)별로 설치되어 퓨즈 어드레스 신호를 수신하고, 입력된 외부 어드레스와 비교하여 비교 신호를 제공한다. 판단 회로에서 이러한 복수의 비교 신호를 모두 수신하여 리던던시 활성화 여부를 제어하는 리던던시 제어 신호를 생성한다. 그리하여, 어드레스 비교부 및 판단 회로의 판정 결과에 의해 결함 메모리 셀을 리던던시 셀로 치환하게 된다. 다시 말하면, 이러한 판정 결과에 의해 리던던시 워드라인을 활성화시키거나 비활성화 시킬 수 있다.
이때, 어드레스를 비교하고 판정하는 시간의 지연만큼 반도체 메모리 소자의 억세스 타임(access time)의 손실이 생길 수 있다. 특히, 판단 회로가 복수의 비교 신호를 수신하도록 직렬로 연결된 여러 단(stage)의 조합 회로를 구비하는 경우에는, 각 단(stage)을 경유하는 동안 판정 시간이 지연된다. 즉, 각각의 비교 신호를 수신하여 각 단마다 경유하여 연속 턴온 동작이 되고 난 후에야 리던던시 제어 신호를 생성하므로 고속 동작을 하는 회로로서 불리하다. 또한, 반도체 메모리 소자의 레이아웃 면적에 대해서도 여러 단의 조합 회로는 비효율적일 수 있다.
본 발명의 기술적 과제는 판정을 신속히 하여 리던던시 제어 신호를 제공하는 과정이 고속화하고, 면적 효율을 높이는 리던던시 회로를 제공하는 것이다.
상기한 본 발명의 일 실시예에 따른 기술적 과제를 달성하기 위하여 리던던시 회로는 복수의 로우(row) 어드레스와 복수의 퓨즈 어드레스의 일치 여부를 비교한 복수의 비교 신호 및 퓨즈 활성화 신호를 병렬로 수신함으로써, 병렬 신호의 경로를 통해 리던던시 판정 결과를 제공하는 비교 신호 수신부, 로우 어드레스 활성화 신호의 신호 레벨에 따라 비교 신호 수신부의 출력 신호의 전달 경로를 제어함으로써 리던던시 제어 신호를 제공하는 리던던시 제어 신호 생성부를 포함하며, 상기 비교 신호 수신부는 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호를 각각 병렬로 수신하도록 병렬로 연결된 복수의 스위칭 소자를 포함하고, 상기 스위칭 소자는 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있으며, 상기 모든 스위칭 소자가 상기 NMOS 트랜지스터로 구비되면, 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호 중 적어도 하나의 비활성화된 신호에 응답하여 상기 출력 신호를 접지 전원 레벨로 하여 제공한다.
비교 신호부는 상기 로우 어드레스 활성화 신호의 활성화 구간동안 상기 퓨 즈 활성화 신호 및 상기 복수의 비교 신호를 수신한다.
또한, 비교 신호 수신부는 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호를 각각 병렬로 수신하도록 병렬로 연결된 복수의 스위칭 소자를 포함한다. 이러한 스위칭 소자는 NMOS 트랜지스터 및 PMOS 트랜지스터 중 어느 하나를 포함한다. 그리하여, 모든 스위칭 소자가 상기 NMOS 트래지스터로 구비되면, 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호 중 적어도 하나의 비활성화된 신호에 응답하여 접지 전원 레벨을 제공한다. 그러나, 모든 스위칭 소자가 상기 PMOS 트래지스터로 구비되면, 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호 중 적어도 하나의 비활성화된 신호에 응답하여 출력 신호를 공급 전원 레벨로 제공한다.
한편, 비교 수신부는 활성화된 상기 퓨즈 활성화 신호 및 활성화된 상기 복수의 비교 신호를 수신하면 플로팅된다.
리던던시 제어 신호 생성부의 상기 전원 레벨은 접지 전압 레벨 또는 공급 전원 레벨이다. 리던던시 제어 신호 생성부는, 활성화된 상기 로우 어드레스 신호를 수신하면 상기 전원 레벨에 응답하는 상기 리던던시 제어 신호를 제공할 수 있다. 그러나, 비활성화된 상기 로우 어드레스 신호를 수신하면 리던던시 제어 신호 생성부는, 상기 비교 신호 수신부의 출력 신호에 응답하는 상기 리던던시 제어 신호를 제공한다.
리던던시 제어 신호 생성부는, 상기 로우 어드레스 활성화 신호에 응답하는 스위칭 소자를 포함하는 반전부 및 반전부의 출력 신호에 응답하는 래치부를 포함한다.
여기서, 로우 어드레스 활성화 신호의 활성화 구간 동안 로우 어드레스가 유효한 어드레스 신호로 수신된다.
상기한 본 발명의 일 실시예에 따른 기술적 과제를 달성하기 위하여 다른 실시예에 따른 리던던시 회로는 복수의 로우(row) 어드레스와 복수의 퓨즈 어드레스의 일치 여부를 비교한 복수의 비교 신호 및 퓨즈 활성화 신호를 병렬로 수신함으로써, 병렬 신호의 경로를 통해 리던던시 판정 결과를 제공하는 비교 신호 수신부, 로우 어드레스 활성화 신호가 활성화되는 구간동안 상기 비교 신호 수신부의 출력 신호를 차단하고, 상기 로우 어드레스 활성화 신호가 비활성화되면 상기 비교 신호 수신부의 출력 신호를 전달함으로써 상기 리던던시 제어 신호를 제공하는 리던던시 제어 신호 생성부를 포함한다.
상기한 본 발명의 일 실시예에 따른 기술적 과제를 달성하기 위하여 또다른 실시예에 따른 리던던시 판단 시간을 감소시키는 리던던시 회로에 있어서, 복수의 로우(row) 어드레스와 복수의 퓨즈 어드레스의 일치 여부를 비교하여 복수의 비교 신호를 제공하는 어드레스 비교부, 퓨즈 활성화 신호 및 상기 복수의 비교 신호를 수신하면, 로우 어드레스 활성화 신호의 천이되는 타이밍을 기준으로 리던던시 제어 신호를 제공함으로써 리던던시 워드라인 활성화 여부를 제어하는 리던던시 판단부를 포함하며,
이러한 리던던시 판단부는, 리던던시 여부 판단을 신속히 하도록 상기 퓨즈 신호 및 상기 복수의 비교 신호를 수신하는 병렬로 연결된 스위칭 소자를 포함하는 비교 신호 수신부, 상기 리던던시 여부 판단의 결과를 출력하도록 상기 로우 어드레스 활성화 신호가 비활성화되는 타이밍에 트리거되어 상기 리던던시 제어 신호를 제공하는 리던던시 제어 신호 생성부를 포함한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
본 발명의 일 실시예에 따르면 결함 메모리 셀을 리던던시 셀로 치환하는 리던던시 제어 신호를 고속으로 제공할 수 있다. 그리하여 퓨즈 어드레스와 외부 입력 어드레스의 비교 신호를 병렬로 수신하고, 병렬로 수신된 신호의 각각 판정된 결과를 소정의 타이밍에 출력하도록 제어할 수 있다. 간단한 제어 방식을 이용하여 비교 신호의 출력 시점을 결정함으로써, 리던던시 판정에 소요되는 시간을 감소시킬 수 있다.
이와 같은 리던던시 회로에 대해 보다 구체적으로 설명한다.
도 1은 본 발명의 일 실시예에 따른 리던던시 회로의 블록도이다.
도 1을 참조하면, 리던던시 회로는 퓨즈 어드레스 저장부(100), 어드레스 저장부(200), 어드레스 비교부(300) 및 리던던시 판단부(400)를 포함한다.
우선, 퓨즈 어드레스 저장부(100)는 퓨즈 활성화 신호(FE)에 의해 제어되어, 결함 메모리 셀의 퓨즈(fuse) 컷팅된 퓨즈 어드레스(FA<2:n>)를 수신하여 저장한다.
보다 구체적으로 설명하면, 반도체 메모리 소자의 셀 어레이의 테스트 과정에서 결함 메모리 셀이 검출되면 결함 메모리 셀의 어드레스를 프로그램한다. 즉, 결함 메모리 셀의 위치 정보를 프로그램하기 위해 소정의 퓨즈를 컷팅한다. 그리하여, 퓨즈 어드레스 저장부(100)는 퓨즈 활성화 신호(FE)에 제어되어, 퓨즈 어드레 스(FA<2:n>)를 저장하여 결함 메모리 셀의 위치 정보를 저장한다. 여기서, 퓨즈 활성화 신호(FE)는 퓨즈를 컷팅하면 활성화되는 신호이다. 퓨즈 컷팅 방식은 과전류로 퓨즈를 녹여 끊어 버리는 전기 퓨즈 방식, 레이저빔으로 퓨즈를 태워 끊어 버리는 방식, 레이저빔으로 정션을 단락시키는 방식등이 있다.
어드레스 저장부(200)는 로우 어드레스 활성화 신호(XAEB)에 의해 제어되어 외부에서 입력된 로우 어드레스(row address; RA<2:n>)를 수신하여 저장한다. 여기서, 퓨즈 어드레스(FA<2:n>) 및 로우 어드레스(RA<2:n>)의 리던던시 관련 어드레스는 2번부터 n번까지의 어드레스로 예시하기로 하나 이에 제한되는 것은 아니다.
다시 말하면, 어드레스 저장부(200)는 로우 어드레스 활성화 신호(XAEB)에 제어되는 로우 어드레스(RA<2:n>)를 수신하고 저장한다. 로우 어드레스 활성화 신호(XAEB)는 활성화 구간 동안 수신한 로우 어드레스(RA<2:n>)를 유효한 어드레스로 정의하는 신호이다.
어드레스 비교부(300)는 퓨즈 어드레스(FA<2:n>) 및 로우 어드레스(RA<2:n>)를 수신하여 비교 신호(HIT<2:n>)를 제공한다.
구체적으로, 어드레스 비교부(300)는 퓨즈 어드레스(FA<2:n>) 및 로우 어드레스(RA<2:n>)의 일치 여부를 비교한 후, 일치하면 활성화된 비교 신호(HIT<2:n>)를 제공한다. 즉, 활성화된 비교 신호(HIT<2:n>)라는 것은 입력된 로우 어드레스(RA<2:n>)가 결함 메모리 셀의 위치 정보이므로, 퓨즈 어드레스(FA<2:n>)와 일치한다는 것이다.
본 발명의 일 실시예에 따른 리던던시 판단부(400)는 이러한 비교 신 호(HIT<2:n>) 및 퓨즈 활성화 신호(FE)를 수신하여 리던던시 워드라인 활성화 여부를 판단후, 리던던시 제어 신호(HITSUM)를 제공한다.
특히, 본 발명의 일 실시예에 따른 리던던시 판단부(400)는 로우 어드레스 활성화 신호(XAEB)의 천이되는 타이밍을 기준으로 리던던시 제어 신호(HITSUM)를 제공하여 리던던시 워드라인 활성화 여부를 제어할 수 있다.
도 2a는 도 1에 따른 어드레스 비교부(300)의 블록도이다.
도 2a를 참조하면, 전술한 바와 같이 어드레스 비교부(300)는 복수의 로우 어드레스(RA<2:n>) 및 복수의 퓨즈 어드레스(FA<2:n>)의 일치 여부를 비교한다. 또한, 이러한 어드레스 비교부(300)는 서브 어레이 블록별로 구비될 수 있다. 한편, 어드레스 비교부(300)는 하나의 로우 어드레스(RA<i>) 및 그에 대응하는 하나의 퓨즈 어드레스(FA<i>)를 각각 비교하도록 단위 어드레스 비교부(301)를 비교 대상의 어드레스 수만큼 포함한다.
예를 들어, 제 2 퓨즈 어드레스(FA<2>)와 제 2 로우 어드레스(RA<2>)를 비교하는 제 1 어드레스 비교부(301)가 구비되어, 그에 해당하는 비교 신호(HIT<2>)를 제공한다.
도 2b는 도 2a에 따른 단위 어드레스 비교부(301)의 회로도이다.
도 2b를 참조하면, 단위 어드레스 비교부(301)는 배타적 부정 논리합 게이트(EXNOR)를 포함한다. 배타적 부정 논리합 게이트(EXNOR)는 로우 어드레스(RA<i>) 및 그에 대응하는 퓨즈 어드레스(FA<i>)를 수신하여 비교 신호(HIT<i>)를 제공한다. 즉, 단위 어드레스 비교부(301)는 비교하려는 로우 어드레스(RA<i>) 및 그에 대응하는 퓨즈 어드레스(FA<i>)가 일치할 때, 하이 레벨의 활성화된 비교 신호(HIT<i>)를 제공한다.
도 3은 도 1에 따른 리던던시 판단부(400)의 블록도이다.
도 3을 참조하면, 리던던시 판단부(400)는 비교 신호 수신부(410) 및 리던던시 제어 신호 생성부(420)를 포함한다.
비교 신호 수신부(410)는 퓨즈 활성화 신호(FE) 및 복수의 비교 신호(HIT<2:n>)를 병렬로 수신한다. 이로써, 퓨즈 활성화 신호(FE) 및 복수의 비교 신호(HIT<2:n>)에 대한 각각의 판정 결과가 여러 단을 거치지 않고서 바로 제공될 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
리던던시 제어 신호 생성부(420)는 로우 어드레스 활성화 신호(XAEB)가 활성화되는 구간 동안 비교 신호 수신부(410)의 출력 신호를 차단하고, 로우 어드레스 활성화 신호(XAEB)가 비활성화되면 비교 신호 수신부(410)의 출력 신호를 전달함으로써 리던던시 제어 신호(HITSUM)를 제공한다. 다시 말하면, 로우 어드레스 활성화 신호(XAEB)의 신호 레벨에 따라 선택적으로 리던던시 제어 신호(HITSUM)를 제공할 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면 로우 어드레스 활성화 신호(XAEB)가 활성화되는 구간 동안은 비교 신호 수신부(410)에서의 퓨즈 활성화 신호(FE) 및 복수의 비교 신호(HIT<2:n>)를 병렬로 수신하기 충분한 시간이 된다. 이후, 로우 어드레스 활성화 신호(XAEB)가 비활성화되는 타이밍에 비교 신호 수신부(410)의 출력 신호의 전달 경로를 제공하여 리던던시 제어 신호(HITSUM)를 생성할 수 있다.
도 4a 내지 4b를 참조하여, 이러한 로우 어드레스 활성화 신호 생성부(405) 및 로우 어드레스 활성화 신호(XAEB)의 동작에 대하여 자세히 설명하기로 한다.
도 4a를 참조하면, 로우 어드레스 활성화 신호 생성부(405)는 /RAS 버퍼부(401), 지연부(402) 및 반전부(403)를 포함한다.
/RAS 버퍼부(401)는 외부 명령어(ACT)를 수신하면 활성화된 /RAS 신호를 제공한다. 활성화된 /RAS 신호가 활성화되는 구간은 로우 어드레스가 입력되는 구간을 의미한다. 이러한 /RAS 신호가 지연부(402) 및 반전부(403)를 경유하여 /RAS 신호보다 소정 시간 지연되고 반전된 로우 어드레스 활성화 신호(XAEB)를 제공할 수 있다. 또는 반도체 메모리 소자의 구성이나 목적에 따라 /RAS 신호보다 지연된 로우 어드레스 활성화 신호(XAE)를 제공할 수 있다. 또한 지연부(402)의 지연 소자도 필요에 따라 더 많이 구비할 수 있다.
도 4b를 참조하면, 로우 어드레스 활성화 신호(XAEB)는 /RAS 신호보다 반전 및 지연되어 생성된다. 여기서, 하이 레벨의 로우 어드레스 활성화 신호(XAEB)는 활성화됨을 나타낸다. 이러한 로우 어드레스 활성화 신호(XAEB)가 활성화되고, /RAS 신호가 활성화되는 도시된 구간(유효 구간)동안 수신되는 로우 어드레스 신호를 유효 어드레스(valid address)로 정의할 수 있다.
도 5는 퓨즈 신호 활성화부(10)를 나타낸다.
퓨즈 신호 활성화부(10)는 퓨즈 활성화 펄스 신호(FUSE_EN)를 수신하여 퓨즈 활성화 신호(FE) 또는 반전된 반전 퓨즈 활성화 신호(FE)를 제공한다. 즉, 퓨즈 활성화 신호(FE)는 퓨즈를 컷팅하면 활성화되는 신호이다. 여기서, 활성화된 퓨즈 활 성화 신호(FE)는 하이 레벨의 신호로 예시하기로 한다.
도 6은 본 발명의 일 실시예에 따른 리던던시 판단부(400)의 회로도이다.
리던던시 판단부(400)는 비교 신호 수신부(410) 및 리던던시 제어 신호 생성부(420)를 포함한다.
우선, 비교 신호 수신부(410)는 퓨즈 활성화 신호(FE) 및 복수의 비교 신호(HIT<2:n>)를 각각 병렬로 수신하도록 병렬로 연결된 복수의 스위칭 소자(P1-Pn)를 포함한다. 스위칭 소자(P1-Pn)는 NMOS 트랜지스터 및 PMOS 트랜지스터 중 어느 하나를 포함할 수 있다. 여기서는 모든 스위칭 소자(P1-Pn)가 PMOS 트래지스터로 구비된 것을 예시하기로 한다.
전술한 바와 같이, 활성화된 퓨즈 활성화 신호(FE) 및 복수의 비교 신호(HIT<2:n>)는 하이 레벨의 신호이다. 따라서, 비교 신호 수신부(410)는 퓨즈 활성화 신호(FE) 및 복수의 비교 신호(HIT<2:n>) 중 적어도 하나의 비활성화된 신호가 수신되면, 공급 전원(이하, VDD라 함)레벨을 제공한다. 그러나, 비교 신호 수신부(410)가 활성화된 퓨즈 활성화 신호(FE) 및 활성화된 복수의 비교 신호(HIT<2:n>)를 수신하면 플로팅된다. 또한, 이러한 비교 신호 수신부(410)의 동작은 로우 어드레스 활성화 신호(XAEB)가 활성화되는 구간 동안 수행될 수 있다.
리던던시 제어 신호 생성부(420)는 로우 어드레스 활성화 신호(XAEB)의 신호 레벨에 응답하여 리던던시 제어 신호(HITSUM)를 제공한다. 이러한 리던던시 제어 신호 생성부(420)는 반전부(421) 및 래치부(422)를 포함한다.
우선, 반전부(421)는 로우 어드레스 활성화 신호(XAEB)에 응답하는 제 1 PMOS(PM1) 및 제 1 NMOS(NM1)를 포함한다. 그리하여, 수신된 로우 어드레스 활성화 신호(XAEB)에 따라, 제 1 PMOS(PM1) 및 제 1 NMOS(NM1)가 동작한다.
래치부(422)는 반전부(421)의 출력 신호에 응답하여 래치하도록 인버터(INV) 및 NMOS 트랜지스터(NM2)를 포함한다.
계속해서 도 6을 참조하여, 본 발명의 일 실시예에 따른 리던던시 판단부(400)의 동작을 설명하기로 한다.
우선, 결함 메모리 셀의 정보가 로우 어드레스(도 1의 RA<2:n> 참조)로 수신되는 경우를 예시하기로 한다. 이 경우 퓨즈 어드레스(도 1의 FA<2:n> 참조)와 로우 어드레스(도 1의 RA<2:n> 참조)는 일치한다. 따라서, 비교 신호 수신부(410)는 하이 레벨의 활성화된 퓨즈 활성화 신호(FE) 및 하이 레벨의 활성화된 복수의 비교 신호(HIT<2:n>)를 수신한다. 비교 신호 수신부(410)의 스위칭 소자(P1-Pn)가 하이 레벨의 신호들을 수신하여 모두 턴오프됨으로써, 비교 신호 수신부(410)는 플로팅된다. 여기서, 비교 신호 수신부(410)는 로우 어드레스 활성화 신호(XAEB)가 활성화되는 구간 동안 병렬로 모든 신호들을 수신하게 된다. 이와 같이, 비교 신호 수신부(410)는 비교 판정의 결과가 보다 고속화할 수 있다.
다시 말하면, 로우 어드레스 활성화 신호(XAEB)가 활성화되는 구간 동안 로우 어드레스(도 1의 RA<2:n>)를 수신한다. 또한, 이 구간 동안 어드레스 비교부(도 1의 200 참조)에서는 수신된 로우 어드레스(도 1의 RA<2:n>)와 퓨즈 어드레스(FA<2:n>)를 비교하여 비교 신호(HIT<2:n>)를 제공한다. 이러한 비교 신호(HIT<2:n>) 및 퓨즈 활성화 신호(FE)가 비교 신호 수신부(410)에 병렬로 각각 수 신된다. 병렬로 수신된 각 비교 신호(HIT<2:n>) 및 퓨즈 활성화 신호(FE)는 그 신호 레벨에 따라 즉시 턴온되거나 턴오프되면서 일치 여부가 판정된다. 이러한 결과가 노드 A에 제공되는 것이다.
한편, 반전부(421)가 하이 레벨의 활성화된 로우 어드레스 활성화 신호(XAEB)를 수신하면, 제 1 NMOS(NM1)가 턴온된다. 그리하여, 로우 어드레스 활성화 신호(XAEB)가 활성화되는 동안은 비교 신호 수신부(410)의 출력 신호의 경로를 차단한다. 따라서, 제 1 NMOS(NM1)가 턴온됨으로써 노드 B는 로우 레벨이 되고, 인버터(INV)를 경유하여 하이 레벨의 리던던시 제어 신호(HITSUM)를 제공한다.
그러나, 로우 어드레스 활성화 신호(XAEB)가 활성화되는 구간 동안의 리던던시 제어 신호(HITSUM)는 초기에 셋팅되는 신호 레벨일 뿐 그 이상의 의미를 갖지 않는다. 즉, 일반적으로 로우 어드레스 활성화 신호(XAEB)가 비활성화된 이후, 노말 워드라인을 활성화 시킬 것인지, 리던던시 워드라인을 활성화시킬 것인지를 판단하게 된다. 따라서, 로우 어드레스 활성화 신호(XAEB)가 비활성화되는 타이밍에 트리거되어 제공되는 리던던시 제어 신호(HITSUM)로써 리던던시 워드라인 활성화 여부를 제어할 수 있다.
그리하여, 로우 레벨의 비활성화된 로우 어드레스 활성화 신호(XAEB)를 수신하면, 반전부(421)의 제 1 PMOS(PM1)가 턴온됨으로써 노드 A의 신호를 출력하게 된다.
전술한 바와 같이 비교 신호 수신부(410)가 플로팅되면, 래치부(422)에 래치된 노드 B의 로우 레벨의 신호가 반전되어 리던던시 제어 신호(HITSUM)로 제공된 다. 즉, 활성화된 하이 레벨의 리던던시 제어 신호(HITSUM)를 제공할 수 있다. 이로써, 이후 리던던시 워드라인을 활성화 시킬 수 있다.
그러나, 비교 수신부(420)에 적어도 하나의 스위칭 소자(P1-Pn)가 턴온되어 노드 A에는 VDD 레벨이 제공되는 경우를 설명하기로 한다. 마찬가지로, 로우 어드레스 활성화 신호(XAEB)가 비활성화되면서 턴온되는 제 1 PMOS(P1)을 통해 A 노드의 VDD 레벨의 신호가 B 노드에 제공된다. 이로써, 비활성화된 리던던시 제어 신호(HITSUM)를 제공함으로써 리던던시 워드라인을 비활성화 시킨다.
다음의 도 7은 로우 어드레스 활성화 신호(XAEB)와 리던던시 제어 신호(HITSUM)과의 관계를 나타낸 타이밍도이다.
로우 어드레스 활성화 신호(XAEB)가 비활성화되면서 트리거되는 리던던시 제어 신호(HITSUM)의 신호 레벨로 리던던시 워드라인 활성화 여부를 판단할 수 있다. (a)는 하이 레벨의 활성화된 리던던시 제어 신호(HITSUM)로서, 이는 이후 리던던시 워드라인을 활성화 시킬 수 있다. (b)는 로우 레벨의 비활성화된 리던던시 제어 신호(HITSUM)로서, 이는 이후 리던던시 워드라인을 비활성화시킨다.
다음의 도 8은 본 발명의 다른 실시예에 따른 리던던시 판단부(500)의 회로도이다.
다른 실시예에 따른 리던던시 판단부(500)도 비교 신호 수신부(510), 리던던시 제어 신호 생성부(520)를 포함한다. 중복되는 설명은 생략하고, 일 실시예와 다른 점만 설명하기로 한다.
일 실시예와 다른 점은, 비교 신호 수신부(510)의 모든 스위칭 소자(N1~Nn) 가 NMOS 트랜지스터로 구비되며, 리던던시 제어 신호 생성부(520)가 VDD 레벨을 공급받도록 구비된다는 점이다. 또한, 리던던시 판단부(500)에 수신되는 신호들은 일 실시예와는 달리 반전된 신호를 수신하도록 구비된다. 일 실시예의 수신 신호와 동일한 의미를 가지나, 활성화 되는 신호 레벨이 다를 뿐이다.
예를 들어, 다른 실시예의 퓨즈 활성화 신호(FEB), 비교 신호(HITB), 로우 어드레스 활성화 신호(XAE) 및 리던던시 제어 신호(HITSUMB)는 일 실시예의 퓨즈 활성화 신호(FE), 비교 신호(HIT), 로우 어드레스 활성화 신호(XAEB) 및 리던던시 제어 신호(HITSUM)와 동일한 의미를 지니나 신호 위상이 반전되어, 활성화되는 신호 레벨이 다를 수 있다.
다른 실시예의 리던던시 판단부(500)의 동작을 설명하기로 한다.
로우 어드레스 활성화 신호(XAE)가 활성화인 구간 동안, 비교 신호 수신부(510)에 각각의 비교 신호(HITB<2:n>)들이 병렬로 수신된다.
만약, 결함 메모리 셀의 어드레스가 로우 어드레스(RA<2:n>)로서 입력된다면, 퓨즈 어드레스(FA<2:n>)와 일치할 것이다. 따라서, 로우 레벨의 활성화된 퓨즈 활성화 신호(FEB) 및 로우 레벨의 활성화된 비교 신호(HITB<2:n>)가 수신되어 모든 스위칭 소자(N1-Nn)가 턴오프된다. 이로써, 노드 E는 플로팅된다.
한편, 리던던시 제어 신호 생성부(520)의 반전부(521)는 로우(low) 레벨의 활성화된 로우(row) 어드레스 활성화 신호(XAE)를 수신하면 제 2 PMOS(PM2)가 턴온되어 노드 C에는 VDD 레벨의 신호가 제공된다.
래치부(522)의 낸드 게이트(ND)는 로우 레벨의 로우 어드레스 활성화 신 호(XAE) 및 노드 C의 레벨을 수신함으로써, 하이 레벨의 리던던시 제어 신호(HITSUM)를 제공한다. 이후, 소정 시간 이후 로우(row) 어드레스 활성화 신호(XAE)가 비활성화 되어 하이 레벨로 천이되면 제 3 NMOS(NM3)가 턴온되어, 노드 E의 신호 레벨을 전달할 수 있다. 이때, 전술한 바와 같이 결함 메모리 셀의 로우 어드레스가 입력된 경우라면 노드 E는 플로팅 레벨이다. 따라서, 리던던시 제어 신호 생성부(520)는 노드 C의 신호 레벨과 비활성화된 로우 어드레스 활성화 신호(XAE)를 수신한 낸드 게이트(ND)의 동작에 의해 리던던시 제어 신호(HITSUMB)를 제공할 수 있다. 즉, 노드 C에는 이미 제공되었던 하이 레벨의 신호와 하이 레벨의 로우 어드레스 활성화 신호(XAE)를 수신한 낸드 게이트(ND)의 동작에 따라 로우 레벨의 활성화된 리던던시 제어 신호(HITSUMB)를 제공할 수 있다. 이로써, 로우 어드레스 활성화 신호(XAE)의 비활성화되는 타이밍에 트리거된 활성화된 리던던시 제어 신호(HITSUMB)는 이후 리던던시 워드라인을 활성화 시킬 수 있다. 또한 로우 어드레스 활성화 신호(XAE)가 비활성화되는 구간 동안은 래치부(520)에 의해 계속 로우 레벨의 활성화된 리던던시 제어 신호(HITSUM)를 제공할 수 있다.
그러나, 정상 메모리 셀의 어드레스가 로우 어드레스(RA<2:n>)로 입력된다면, 퓨즈 어드레스(FA<2:n>)와 일치하지 않을 것이다. 따라서, 적어도 하나의 스위칭 소자(N1-Nn)에는 하이 레벨의 비활성화된 비교 신호(HITB<2:n>)가 수신되어 턴온됨으로써, 노드 E는 접지 전원 레벨의 신호가 제공될 것이다.
이 경우에는, 리던던시 제어 신호 생성부(520)의 동작에 따라 제 3 NMOS(NM3)가 턴온되어, 노드 E의 로우 레벨을 전달할 수 있다. 따라서, 노드 C는 로우 레벨이 된다. 로우 레벨을 수신한 낸드 게이트(ND)의 동작에 따라 리던던시 제어 신호(HITSUMB)는 하이 레벨의 비활성화된 리던던시 제어 신호(HITSUMB)를 제공할 수 있다. 이는 이후 리던던시 워드라인을 비활성화 시킴을 의미한다.
다음의 도 9는 로우 어드레스 활성화 신호(XAE)와 리던던시 제어 신호(HITSUMB)와의 관계를 나타낸 타이밍도이다.
여기서의 로우 어드레스 활성화 신호(XAE)는 활성화된 레벨이 로우 레벨이고, 비활성화된 신호 레벨이 하이 레벨이다. 따라서, 활성화된 로우 어드레스 활성화 신호(XAE)가 활성화되는 구간 동안은, 리던던시 제어 신호(HITSUMB)가 하이 레벨로 유지된다. 이후, 비교 신호 수신부(510)의 결과에 따라 로우 어드레스 활성화 신호(XAE)가 비활성화 되는 타이밍에 (c)와 같이 로우 레벨의 활성화된 리던던시 제어 신호(HITSUMB)를 제공할 수 있다. 이로써, 이후 리던던시 워드라인을 활성화 시킬 수 있다. 또는 비교 신호 수신부(510)의 결과에 따라 (d)와 같이 하이 레벨의 비활성화된 리던던시 제어 신호(HITSUMB)를 제공할 수 있다. 이러한 비활성화된 리던던시 제어 신호(HITSUMB)는 리던던시 워드라인을 비활성화시킨다.
이와 같이, 로우 어드레스 활성화 신호가 활성화되는 구간 동안 비교 신호를 제공하고 수신하는 동작을 모두 수행할 수 있다. 특히, 본 발명의 실시예들에 따르면, 이 구간 동안 생성된 비교 신호를 병렬로 수신하여, 수신된 각각의 스위칭 소자의 턴온 여부에 따라 리던던시 여부를 판단하는 비교 수신부의 출력 신호를 로우 어드레스 활성화 신호의 비활성화되는 타이밍에 트리거하여 제공할 수 있다. 다시 말하면, 비교 신호를 여러 단의 회로부를 거치지 않고, 로우 어드레스 활성화 신호 가 활성화되는 구간 동안 각각 병렬 수신하여 리던던시 여부를 판단하는 출력 신호를 제공하는 것이 가능하다. 이로써, 로우 어드레스 활성화 신호의 비활성화되는 타이밍을 기준으로, 비교 신호 수신부의 출력 신호의 경로를 제공하는 간단한 동작으로 판단 시간이 감소될 수 있다. 또한, 복잡한 조합 회로 대신, 각 어드레스에 대응하는 스위칭 소자를 구비함으로써 레이아웃 면에서도 효율을 높일 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상에서 자세히 설명한 바와 같이, 본 발명의 일 실시예에 따르면 결함 메모리 셀을 리던던시 셀로 치환하는 리던던시 제어 신호를 고속으로 제공할 수 있다. 그리하여 퓨즈 어드레스와 외부 입력 어드레스의 비교 신호를 병렬로 수신하고, 병렬로 수신된 신호의 각각 판정된 결과를 소정의 타이밍에 출력하도록 제어할 수 있다. 간단한 제어 방식을 이용하여 비교 신호의 출력 시점을 결정함으로써, 리던던시 판정에 소요되는 시간을 감소시킬 수 있다.

Claims (28)

  1. 복수의 로우(row) 어드레스와 복수의 퓨즈 어드레스의 일치 여부를 비교한 복수의 비교 신호 및 퓨즈 활성화 신호를 병렬로 수신함으로써, 병렬 신호의 경로를 통해 리던던시 판정 결과를 제공하는 비교 신호 수신부; 및
    로우 어드레스 활성화 신호의 신호 레벨에 따라 상기 비교 신호 수신부의 출력 신호의 전달 경로를 제어함으로써 리던던시 제어 신호를 제공하는 리던던시 제어 신호 생성부를 포함하며,
    상기 비교 신호 수신부는 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호를 각각 병렬로 수신하도록 병렬로 연결된 복수의 스위칭 소자를 포함하고,
    상기 스위칭 소자는 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 어느 하나를 포함하며,
    상기 모든 스위칭 소자가 상기 NMOS 트랜지스터로 구비될 경우, 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호 중 적어도 하나의 비활성화된 신호에 응답하여 상기 출력 신호를 접지 전원 레벨로 하여 제공하는 리던던시 회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 복수의 로우(row) 어드레스와 복수의 퓨즈 어드레스의 일치 여부를 비교한 복수의 비교 신호 및 퓨즈 활성화 신호를 병렬로 수신함으로써, 병렬 신호의 경로를 통해 리던던시 판정 결과를 제공하는 비교 신호 수신부; 및
    로우 어드레스 활성화 신호의 신호 레벨에 따라 상기 비교 신호 수신부의 출력 신호의 전달 경로를 제어함으로써 리던던시 제어 신호를 제공하는 리던던시 제어 신호 생성부를 포함하며,
    상기 비교 신호 수신부는 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호를 각각 병렬로 수신하도록 병렬로 연결된 복수의 스위칭 소자를 포함하고,
    상기 스위칭 소자는 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 어느 하나를 포함하며,
    상기 모든 스위칭 소자가 상기 PMOS 트랜지스터로 구비될 경우, 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호 중 적어도 하나의 비활성화된 신호에 응답하여 상기 출력 신호를 공급 전원 레벨로 하여 제공하는 리던던시 회로.
  7. 복수의 로우(row) 어드레스와 복수의 퓨즈 어드레스의 일치 여부를 비교한 복수의 비교 신호 및 퓨즈 활성화 신호를 병렬로 수신함으로써, 병렬 신호의 경로를 통해 리던던시 판정 결과를 제공하는 비교 신호 수신부; 및
    로우 어드레스 활성화 신호의 신호 레벨에 따라 상기 비교 신호 수신부의 출력 신호의 전달 경로를 제어함으로써 리던던시 제어 신호를 제공하는 리던던시 제어 신호 생성부를 포함하며,
    상기 비교 신호 수신부는 활성화된 상기 퓨즈 활성화 신호 및 활성화된 상기 복수의 비교 신호를 수신하면 플로팅되는 리던던시 회로.
  8. 복수의 로우(row) 어드레스와 복수의 퓨즈 어드레스의 일치 여부를 비교한 복수의 비교 신호 및 퓨즈 활성화 신호를 병렬로 수신함으로써, 병렬 신호의 경로를 통해 리던던시 판정 결과를 제공하는 비교 신호 수신부; 및
    로우 어드레스 활성화 신호의 신호 레벨에 따라 상기 비교 신호 수신부의 출력 신호의 전달 경로를 제어함으로써 리던던시 제어 신호를 제공하는 리던던시 제어 신호 생성부를 포함하며,
    상기 리던던시 제어 신호 생성부의 전원 레벨은 접지 전압 레벨 또는 공급 전원 레벨인 리던던시 회로.
  9. 복수의 로우(row) 어드레스와 복수의 퓨즈 어드레스의 일치 여부를 비교한 복수의 비교 신호 및 퓨즈 활성화 신호를 병렬로 수신함으로써, 병렬 신호의 경로를 통해 리던던시 판정 결과를 제공하는 비교 신호 수신부; 및
    로우 어드레스 활성화 신호의 신호 레벨에 따라 상기 비교 신호 수신부의 출력 신호의 전달 경로를 제어함으로써 리던던시 제어 신호를 제공하는 리던던시 제어 신호 생성부를 포함하며,
    상기 리던던시 제어 신호 생성부는, 활성화된 상기 로우 어드레스 활성화 신호를 수신하면 전원 레벨에 응답하는 상기 리던던시 제어 신호를 제공하는 리던던시 회로.
  10. 복수의 로우(row) 어드레스와 복수의 퓨즈 어드레스의 일치 여부를 비교한 복수의 비교 신호 및 퓨즈 활성화 신호를 병렬로 수신함으로써, 병렬 신호의 경로를 통해 리던던시 판정 결과를 제공하는 비교 신호 수신부; 및
    로우 어드레스 활성화 신호의 신호 레벨에 따라 상기 비교 신호 수신부의 출력 신호의 전달 경로를 제어함으로써 리던던시 제어 신호를 제공하는 리던던시 제어 신호 생성부를 포함하며,
    상기 리던던시 제어 신호 생성부는, 비활성화된 상기 로우 어드레스 활성화 신호를 수신하면 상기 비교 신호 수신부의 출력 신호에 응답하는 상기 리던던시 제어 신호를 제공하는 리던던시 회로.
  11. 복수의 로우(row) 어드레스와 복수의 퓨즈 어드레스의 일치 여부를 비교한 복수의 비교 신호 및 퓨즈 활성화 신호를 병렬로 수신함으로써, 병렬 신호의 경로를 통해 리던던시 판정 결과를 제공하는 비교 신호 수신부; 및
    로우 어드레스 활성화 신호의 신호 레벨에 따라 상기 비교 신호 수신부의 출력 신호의 전달 경로를 제어함으로써 리던던시 제어 신호를 제공하는 리던던시 제어 신호 생성부를 포함하며,
    상기 리던던시 제어 신호 생성부는,
    상기 로우 어드레스 활성화 신호에 응답하여 선택적으로 활성화되는 스위칭 소자를 포함하는 반전부; 및
    상기 반전부의 출력 신호에 응답하여 상기 리던던시 제어 신호를 제공하는 래치부를 포함하는 리던던시 회로.
  12. 삭제
  13. 복수의 로우(row) 어드레스와 복수의 퓨즈 어드레스의 일치 여부를 비교한 복수의 비교 신호 및 퓨즈 활성화 신호를 병렬로 수신함으로써, 병렬 신호의 경로를 통해 리던던시 판정 결과를 제공하는 비교 신호 수신부; 및
    로우 어드레스 활성화 신호가 활성화되는 구간동안 상기 비교 신호 수신부의 출력 신호를 차단하고, 상기 로우 어드레스 활성화 신호가 비활성화되면 상기 비교 신호 수신부의 출력 신호를 전달함으로써 리던던시 제어 신호를 제공하는 리던던시 제어 신호 생성부를 포함하는 리던던시 회로.
  14. 제 13항에 있어서,
    상기 비교 신호 수신부는 상기 로우 어드레스 활성화 신호의 활성화 구간동안 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호를 수신하는 리던던시 회로.
  15. 제 13항에 있어서,
    상기 비교 신호 수신부는 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호를 각각 병렬로 수신하도록 병렬로 연결된 복수의 스위칭 소자를 포함하는 리던던시 회로.
  16. 제 15항에 있어서,
    상기 스위칭 소자는 NMOS 트랜지스터 및 PMOS 트랜지스터 중 어느 하나를 포함하는 리던던시 회로.
  17. 제 16항에 있어서,
    상기 모든 스위칭 소자가 상기 NMOS 트랜지스터로 구비되면, 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호 중 적어도 하나의 비활성화된 신호에 응답하여 상기 출력 신호를 접지 전원 레벨로 하여 제공하는 리던던시 회로.
  18. 제 16항에 있어서,
    상기 모든 스위칭 소자가 상기 PMOS 트랜지스터로 구비되면, 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호 중 적어도 하나의 비활성화된 신호에 응답하여 상기 출력 신호를 공급 전원 레벨로 하여 제공하는 리던던시 회로.
  19. 제 13항에 있어서,
    상기 비교 신호 수신부는 활성화된 상기 퓨즈 활성화 신호 및 활성화된 상기 복수의 비교 신호를 수신하면 플로팅되는 리던던시 회로.
  20. 제 13항에 있어서,
    상기 리던던시 제어 신호 생성부는, 상기 활성화된 로우 어드레스 활성화 신호 구간 동안 전원 레벨에 응답하는 상기 리던던시 제어 신호를 제공하는 리던던시 회로.
  21. 제 20항에 있어서,
    상기 전원 레벨은 접지 전압 레벨 또는 공급 전원 레벨인 리던던시 회로.
  22. 제 13항에 있어서,
    상기 리던던시 제어 신호 생성부는,
    상기 로우 어드레스 활성화 신호에 응답하여 선택적으로 활성화되는 스위칭 소자를 포함하는 반전부; 및
    상기 반전부의 출력 신호에 응답하여 상기 리던던시 제어 신호를 제공하는 래치부를 포함하는 리던던시 회로.
  23. 제 14항에 있어서,
    상기 로우 어드레스 활성화 신호의 활성화 구간 동안 상기 로우 어드레스가 유효한 어드레스 신호로 수신되는 리던던시 회로.
  24. 복수의 로우(row) 어드레스와 복수의 퓨즈 어드레스의 일치 여부를 비교하여 복수의 비교 신호를 제공하는 어드레스 비교부; 및
    퓨즈 활성화 신호 및 상기 복수의 비교 신호를 수신하여, 로우 어드레스 활성화 신호의 천이되는 타이밍을 기준으로 제공되는 리던던시 제어 신호로써 리던던시 워드라인 활성화 여부를 제어하는 리던던시 판단부를 포함하며,
    상기 리던던시 판단부는,
    리던던시 여부 판단을 신속히 하도록 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호를 수신하는 병렬로 연결된 스위칭 소자를 포함하며, 상기 비교 신호의 레벨에 따라 상기 스위칭 소자의 턴온 여부를 결정하는 비교 신호 수신부; 및
    상기 리던던시 여부 판단의 결과를 출력하도록 상기 로우 어드레스 활성화 신호가 비활성화되는 타이밍에 트리거되어 상기 리던던시 제어 신호를 제공하는 리던던시 제어 신호 생성부를 포함하는 리던던시 회로.
  25. 제 24항에 있어서,
    상기 비교 신호 수신부는 상기 로우 어드레스 활성화 신호의 활성화 구간동안 상기 퓨즈 활성화 신호 및 상기 복수의 비교 신호를 수신하는 리던던시 회로.
  26. 제 24항에 있어서,
    상기 비교 신호 수신부의 상기 스위칭 소자는 NMOS 트랜지스터 및 PMOS 트랜지스터 중 어느 하나를 포함하는 리던던시 회로.
  27. 제 24항에 있어서,
    상기 비교 신호 수신부는 활성화된 상기 퓨즈 활성화 신호 및 활성화된 상기 복수의 비교 신호를 수신하면 플로팅되는 리던던시 회로.
  28. 제 24항에 있어서,
    상기 리던던시 제어 신호 생성부는,
    상기 로우 어드레스 활성화 신호에 응답하여 선택적으로 활성화되는 스위칭 소자를 포함하는 반전부; 및
    상기 반전부의 출력 신호에 응답하여 상기 리던던시 제어 신호를 제공하는 래치부를 포함하는 리던던시 회로.
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