KR20070066370A

KR20070066370A - 반도체 메모리 장치의 칼럼선택라인 발생회로

Info

Publication number: KR20070066370A
Application number: KR1020050127437A
Authority: KR
Inventors: 김찬영; 고승범
Original assignee: 삼성전자주식회사
Priority date: 2005-12-22
Filing date: 2005-12-22
Publication date: 2007-06-27

Abstract

반도체 메모리 장치의 칼럼선택라인 발생회로가 게시된다. 본 발명의 칼럼선택라인 발생회로는 소정의 칼럼선택라인 인에이블 신호에 응답하여 인에이블되며, 상기 비트라인을 특정하는 칼럼 어드레스에 응답하는 출력신호를 발생하는 디코딩부; 및 상기 디코딩부의 출력신호에 응답하여 상기 칼럼선택라인을 활성화시키도록 구동되되, 소정의 리페어 신호의 활성에 의하여 디스에이블되어 상기 칼럼선택라인의 활성화를 차단하는 드라이빙부를 구비한다. 본 발명의 칼럼선택라인 발생회로에서는, 리페어 신호의 활성화 시점으로부터 상기 디코딩 칼럼 어드레스의 수신시점 사이에, 지연시간이 요구되지 않는다. 그러므로, 본 발명의 칼럼선택라인 발생회로에 의하면, 칼럼선택라인)의 활성화시점이 빨라지며, 나아가 반도체 메모리 장치 전체의 동작 속도가 크게 향상된다.

리페어, 칼럼선택라인,

Description

반도체 메모리 장치의 칼럼선택라인 발생회로{COLUM SELCETION LINE CONTROL CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래기술의 칼럼선택라인 발생회로를 나타내는 도면이다.

도 1은 종래기술에 따른 칼럼선택라인을 디스에이블하기 위한 칼럼선택라인 발생회로를 개략적으로 나타내는 도면이다.

도 2a 및 도 2b는 각각 도 1의 칼럼선택라인 발생회로에서 리페어 동작시 및 노말 동작시의 주요신호의 타이밍도이다.

도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 칼럼선택라인 발생회로를 나타내는 도면이다.

도 4a 및 도 4b는 각각 도 3의 칼럼선택라인 발생회로에서 리페어 동작시 및 노말 동작시의 주요신호의 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명 *

300: 디코딩부 400: 드라이빙부

410: 인버터 420: 풀업공급유닛

430: 활성화 차단유닛 MP: 피모스 트랜지스터

MN: 앤모스 트랜지스터 IVC: 내부전원전압

NPUL: 풀업단자

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 선택되는 비트라인을 데이터 입출력선에 연결하도록 제어하는 칼럼선택라인을 발생하는 반도체 메모리 장치의 칼럼 선택라인 발생회로에 관한 것이다.

일반적으로, 반도체 메모리 장치는 데이터의 저장을 위하여 수많은 메모리셀들을 구비한다. 수많은 메모리셀들 중에서 한 개라도 결함이 있으면, 메모리 장치는 완전한 역할을 수행하지 못하므로 불량품으로 처리된다. 그러나, 소량의 메모리셀들에서만 결함이 발생됨에도 불구하고, 반도체 메모리 장치 자체가 불량품으로 폐기하는 것은 제품의 수율(yield)를 낮게 만드는 비효율적인 처리 방식이다. 그러므로, 반도체 메모리 장치에서는, 여분의 메모리셀을 내장하고, 결함이 발생되는 메모리셀을 여분의 메모리셀로 대체하여, 제품의 수율을 향상시키는 방식을 채용한다. 이와 같이, 결함이 있는 메모리셀을 여분의 메모리셀로 대체되는 동작은 리페어(repair)라고 불린다.

한편, 통상의 반도체 메모리 장치는 행과 열로 이루어진 매트릭스 구조상에 배열되는 메모리셀들은 행과 열로 이루어진 매트릭스 구조로 배열되며, 임의의 메모리셀을 액세스하기 위해서 행(row) 및 열(column)의 위치를 지정해주어야 한다. 이때, 열의 위치를 지정하기 위해 사용되는 어드레스를 칼럼 어드레스(column address)라 칭한다. 그리고, 칼럼 어드레스에 의하여 지정된 열의 메모리셀과 연결되는 비트라인은, 칼럼 선택라인(column selection line; CSL)에 제어되어, 데이터 입출력선과 연결된다. 그러므로, 결함이 있는 메모리셀이 여분의 메모리셀로 리페어되기 위해서는, 결함이 발생된 메모리셀에 대응하는 칼럼선택라인의 활성화는 차단되어야만 한다.

도 1은 종래기술의 칼럼선택라인 발생회로(30)를 나타내는 도면이다. 칼럼선택라인(CSL)은 스위칭부(20)를 통하여 메모리셀 어레이(10)의 비트라인(BL/BLB)와 데이터 입출력선(I/O)의 연결을 제어한다. 그리고, 칼럼선택라인 발생회로(30)는 상기 칼럼선택라인(CSL)을 발생한다. 상기 디코딩부(32)는 소정의 칼럼 선택라인 인에이블 신호(CSLEN)에 응답하여 인에이블되며, 상기 비트라인을 특정하는 디코딩된 칼럼 어드레스(DCA)와 리페어 신호(REP)에 응답하는 출력신호(N33)를 발생한다. 그리고, 드라이빙부(34)는 상기 디코딩부(32)의 출력신호(N33)에 응답하여 칼럼선택라인(CSL)을 활성화시키도록 구동된다.

도 2a는 리페어 동작시의 도 1의 칼럼선택라인 발생회로의 주요신호의 타이밍도이다. 도 2a를 참조하면, 리페어 동작임을 알리는 논리 'H'상태의 리페어 신호(REP)가 디코딩부(32)에 입력되고, 일정한 지연시간(tm)이 경과된 후에, 노드(N1) 이 논리 'H'상태에서 논리 'L'상태로 변화된다. 그리고, 상기 노드(N1)가 논리 "L"로 변화된 후에는, 디코딩된 칼럼 어드레스(DCA)가 상기 디코딩부(32)에 입력되더라도(t11), 상기 칼럼선택라인(CSL)은 "L"의 비활성화 상태를 유지한다. 그러나, 상기 노드(N1)가 논리 "L"로 변화되기 전에, 디코딩된 칼럼 어드레스(DCA)가 상기 디코딩부(32)에 입력되면(t12), 상기 칼럼선택라인(CSL)은 "H"의 활성화 상태로 천이될 수 있다. 그러므로, 상기 칼럼선택라인(CSL)의 활성화를 방지하기 위해서는, 상기 디코딩된 칼럼 어드레스(DCA)가, 상기 리페어 신호(REP)의 입력으로부터 일정한 지연시간(tm)이 경과된 후에, 입력되는 것이 요구된다.

그런데, 도 2b에 도시된 바와 같이, 리페어 동작이 아닌 노말 동작의 경우에도, 상기 지연시간(tm)이 요구된다. 즉, 상기 리페어 신호(REF)의 활성화를 통한 리페어 확인시점(t21)로부터 상기 지연시간(tm)이 경과(t22)한 후에 상기 상기 디코딩된 칼럼 어드레스(DCA)가 입력되어야 한다.

이와 같은 지연시간(tm)의 요구는 칼럼선택라인(CSL)의 활성화 시점의 지연 나아가, 반도체 메모리 장치의 전체 동작속도를 저하시키는 요인으로 작용한다,

따라서, 본 발명의 목적은 노말 동작시에 칼럼선택라인의 활성화 시점을 개선시키고, 나아가 반도체 메모리 장치의 전체 동작 속도를 향상시키는 반도체 메모리 장치의 칼럼선택라인 발생회로를 제공하는 데 있다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치의 칼럼선택라인 발생회로에 관한 것이다. 본 발명의 칼럼 선택라인 발생회로는 소정의 칼럼 선택라인 인에이블 신호에 응답하여 인에이블되며, 상기 비트라인을 특정하는 칼럼 어드레스에 응답하는 출력신호를 발생하는 디코딩부; 및 상기 디코딩부의 출력신호에 응답하여 상기 칼럼선택라인을 활성화시키도록 구동되되, 소정의 리페어 신호의 활성에 의하여 디스에이블되어 상기 칼럼선택라인의 활성화를 차단하는 드라이빙부를 구비한다. 상기 드라이빙부는 상기 디코딩부의 출력신호를 반전하도록 구동되되, 소정의 풀업단자를 통하여 풀업전압을 공급받는 인버터; 및 상기 풀업전압을 상기 풀업단자에 제공하되, 상기 리페어 신호의 활성화에 응답하여 상기 풀업전압의 제공을 차단하는 풀업공급유닛을 구비한다. 상기 풀업공급유닛은 상기 풀업전압 공급원 및 상기 풀업단자 사이에 형성되며, 상기 리페어 신호의 응답하여 게이팅되는 피모스 트랜지스터를 구비한다. 여기서, 상기 풀업전압은 내부전원전압인 것을 특징으로 한다. 그리고, 상기 드라이빙부는 상기 리페어 신호의 활성화에 응답하여, 상기 칼럼선택라인이 비활성화하도록 제어하는 활성화 차단유닛을 더 구비한다. 상기 활성화 차단유닛은 상기 칼럼선택라인과 접지전압 사이에 형성되며, 상기 리페어 신호에 의하여 게이팅되는 앤모스 트랜지스터를 구비한다.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.

도 3을 참조하면, 본 발명의 칼럼선택라인 발생회로는 디코딩부(300)와 드라이빙부(400)를 구비한다. 상기 디코딩부(300)는 소정의 칼럼 선택라인 인에이블 신호(CLSEN)에 응답하여 인에이블되며, 비트 라인(bit line)을 특정하는 프리디코딩된 칼럼 어드레스(DCA)에 응답하여 "L"로 활성화되는 출력신호(N310)를 발생한다. 상기 칼럼선택라인 인에이블 신호(CSLEN)는 데이터의 입출력명령(미도시)에 따라 활성화되는 신호로서, 본 실시예에는, 리페어 신호(REP) 및 디코딩된 칼럼 어드레스(DCA)가 입력되기 이전에 활성화되는 신호이다.

상기 드라이빙부(400)는 인버터(410), 풀업공급유닛(420) 및 활성화 차단유닛(430) 구비한다. 상기 인버터(410)는 상기 디코딩부(300)로부터 출력되는 출력신호의 논리상태를 반전하며, 소정의 풀업단자(NPU)를 통하여 풀업전압(IVC)을 제공받는다. 여기서, 상기 풀업전압(IVC)은 내부전원전압이다.

상기 풀업공급유닛(420)은 상기 풀업전압(IVC)을 상기 풀업단자(NPU)를 통하여 상기 인버터(410)에 제공한다. 도 3에는, 피모스 트랜지스터(MP)로 구현된 상기 풀업공급유닛(420)이 도시된다.

도 3을 참조하면, 상기 피모스 트랜지스터(MP)는 풀업전압 공급원(미도시) 및 상기 풀업단자(NPU) 사이에 형성된다. 즉, 상기 피모스 트랜지스터의 소오스 단자는 상기 풀업전압 쪽에 연결되며, 상기 피모스 트랜지스터의 드레인 단자는 상기 풀업단자(NPU)에 연결된다. 그리고, 상기 피모스 트랜지스터(MP)의 게이트 단자에 인가되는 상기 리페어 신호(REP)에 의하여, 상기 피모스 트랜지스터(MP)가 게이팅된다.

상기 활성화 차단유닛(430)은 상기 리페어 신호(REP)의 활성화에 응답하여, 상기 칼럼선택라인(CSL)을 비활성화되도록 제어한다. 도 3에는 앤모스 트랜지스터(MN)로 구현된 상기 활성화 차단유닛(430)이 도시된다.

도 3을 참조하면, 상기 앤모스 트랜지스터(MN)는 상기 칼럼선택라인(CSL)과 접지전압(VSS) 사이에 형성된다. 즉, 상기 앤모스 트랜지스터(MN)의 드레인 단자는 상기 인버터(410)의 출력단자에 연결되는 상기 칼럼선택라인(CSL) 상에 연결되며, 상기 앤모스 트랜지스터(MN)의 소오스 단자는 접지전압 쪽에 연결된다. 그리고, 상기 앤모스 트랜지스터(MN)의 게이트 단자에 인가되는 상기 리페어 신호(REP)에 의하여, 상기 앤모스 트랜지스터(MN)가 게이팅된다.

본 발명에서는, 상기 리페어 신호(REP)가 상기 디코딩부(300)에 입력되는 것이 아니라, 후술되는 드라이빙부(400)에서 입력된다. 이는, 리페어 신호(REP)가 디코딩부(32)에 입력되는 도 1의 종래기술과의 차이점이다.

상기 드라이빙부(400)는 상기 디코딩부(300)의 출력신호(N310)에 "L"로의 천 이에 응답하여 상기 칼럼 선택라인(CSL)을 "H"로 활성화시킬 수 있다. 그러나, 도 4a에서와 같이, 상기 리페어 신호(REP)가 "H"로 활성화된 경우에는, 상기 디코딩부(300)의 출력신호(N310)가 "L"로의 천이됨에도 불구하고, 상기 칼럼선택라인(CSL)은 "L"상태를 유지한다. 즉, 해당하는 칼럼의 리페어를 위해서는, 상기 디코딩 칼럼 어드레스(DCA)가 입력되기 전에 상기 리페어 신호(REP)가 "H"로 활성화되면 무방하다.

그리고, 도 4b에서와 같이, 리페어를 하지 않는 노말 동작의 경우, 상기 리페어 신호(REP)의 활성화 시점으로부터 상기 디코딩 칼럼 어드레스(DCA)의 수신시점 사이에, 지연시간이 요구되지 않는다. 이는, 상기 리페어 신호(REP)의 활성화 시점으로부터 상기 디코딩 칼럼 어드레스(DCA)의 수신시점 사이에, tm의 지연시간이 요구되는 도 1의 종래기술과의 큰 차이점이다. 따라서, 본 발명의 칼럼선택라인 발생회로에 의하면, 칼럼선택라인의 활성화 시점이 빨라질 수 있으며, 전체적으로 반도체 메모리 장치의 동작 속도가 현저히 개선된다.

상술한 바와 같이, 본 발명의 칼럼선택라인 발생회로는, 디코딩된 칼럼어드레스가 디코딩부에 수신되면, 이후의 단인 드라이빙부에서 리페어 신호가 입력된다. 본 발명의 칼럼선택라인 발생회로에서는, 리페어 신호의 활성화 시점으로부터 상기 디코딩 칼럼 어드레스의 수신시점 사이에, 지연시간이 요구되지 않는다. 그러므로, 본 발명의 칼럼선택라인 발생회로에 의하면, 칼럼선택라인의 활성화시점이 빨라지며, 나아가 반도체 메모리 장치 전체의 동작 속도가 크게 향상된다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

특정의 비트라인과 데이터 입출력라인의 전기적 연결을 제어하는 칼럼선택신호를 발생하는 반도체 메모리 장치의 칼럼선택라인 발생회로에 있어서,

소정의 칼럼선택라인 인에이블 신호에 응답하여 인에이블되며, 상기 비트라인을 특정하는 칼럼 어드레스에 응답하는 출력신호를 발생하는 디코딩부; 및

상기 디코딩부의 출력신호에 응답하여 상기 칼럼선택라인을 활성화시키도록 구동되되, 소정의 리페어 신호의 활성에 의하여 디스에이블되어 상기 칼럼선택라인의 활성화를 차단하는 드라이빙부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택라인 발생회로.
제1 항에 있어서, 상기 드라이빙부는

상기 디코딩부의 출력신호를 반전하도록 구동되되, 소정의 풀업단자를 통하여 풀업전압을 공급받는 인버터; 및

상기 풀업전압을 상기 풀업단자에 제공하되, 상기 리페어 신호의 활성화에 응답하여 상기 풀업전압의 제공을 차단하는 풀업공급유닛을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택라인 발생회로.
제2 항에 있어서, 상기 풀업공급유닛은

상기 풀업전압 공급원 및 상기 풀업단자 사이에 형성되며, 상기 리페어 신호의 응답하여 게이팅되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택라인 발생회로.
제2 항 또는 제3 항에 있어서,

상기 풀업전압은

내부전원전압인 것을 특징으로 하는 반도체 메모리 장치의 칼럼 선택라인 발생회로.
제2 항에 있어서, 상기 드라이빙부는

상기 리페어 신호의 활성화에 응답하여, 상기 칼럼선택라인이 비활성화하도록 제어하는 활성화 차단유닛을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 어드레스 발생회로.
제5 항에 있어서, 상기 활성화 차단유닛은

상기 칼럼선택라인과 접지전압 사이에 형성되며, 상기 리페어 신호에 의하여 게이팅되는 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 칼럼 어드레스 발생회로.