JP4607360B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ等の半導体記憶装置に関し、特に冗長行（以下ロウと称する）を含む半導体記憶装置に関する。
【０００２】
【従来の技術】
近年の半導体記憶装置の大規模化に伴い、正規のメモリセルの他に冗長メモリセルを準備しておき、メモリセルに欠陥があった場合に欠陥セルを冗長セルに置換して不良チップを救済する方法が広く利用されている。
図１は、従来の冗長ロウを含む半導体記憶装置の回路図を示している。
【０００３】
ここで、従来の半導体記憶装置10は、複数のメモリセル312<0、0>乃至312<n、m>（以下312と略す）及び冗長メモリセル312<0、R>乃至312<n、R>がマトリクス状に配列されたメモリアレイ300<0>乃至300<j>（以下300と表記する）と外部ロウアドレス情報に基づき、待機（プリチャージ）又は活性化（ディスチャージ）の状態に制御されるメインワード線 /MWL0乃至 /MWLn（以下 /MWLと略す）と冗長セルアクセス時に活性化（ディスチャージ）の状態にされる冗長メインワード線 /RMWLを有するロウデコーダ200と外部カラムアドレス情報に基づき待機又は活性化の状態に制御されるカラム線CL0<0>乃至CLn<j>（以下カラム線CLと略す）を有するカラムデコーダ100より構成される。ここで、ロウ又はカラムデコーダと称する装置は、外部アドレスを復号して実際のロウ又はカラムに沿って配列されたメモリセルのうちから対応するメモリセルに接続された制御線（ワード線）を選択してデータにアクセス可能とする選択手段を提供する装置を意味する。メモリアレイ300は、複数のビット線対313<0>乃至313<n>（以下ビット線対313と略す）とこれらのビット線対に直行するワード線WL0<0>乃至WLm<0>（以下WLと略す）、冗長ワード線RWL<0>（以下RWLと略す）と、各ビット線対313のいずれか一方とWL及びRWLとの交差点に接続され情報を記憶するメモリセル312と、各ビット線対313に接続されメモリセル312から記憶情報の微少信号を検知して増幅するセンスアンプ311<0>乃至311<n>（以下センスアンプ311と略す）と、カラム線CLにより選択されビット線対313とデータバスDB及び /DB間を接続するカラムスイッチ310<0>乃至310<n>（以下カラムスイッチ310と略す）から構成される。WL、RWLは、ロウデコーダの出力 /MWL及び /RMWLを各々入力としソースがVppに接続されるP-MOS301とソースが接地されたN-MOS302から成るインバータ314<0>乃至314<m>、及び314<R>（以下インバータ314と略す）の出力に接続される。Vppは、VddよりN-MOSの閾値分より僅かに高くした昇圧電位でメモリセルに蓄える情報量を最大限にするために使用される。
【０００４】
図２は、図１の従来の半導体集積回路10に含まれるロウデコーダ200の詳細な回路を示している。
ここで、ロウデコーダ200は、外部ロウアドレスを検知増幅するアドレスバッファの出力で相補信号である /AX0、AX0乃至 /AXn、AXn（以下 /AX、AXで表記）の情報に基づき選択的に自身の出力が制御されるデコーダ201<0>乃至201<m>（以下201と略す）と、欠陥セルのアドレス情報を記憶し且つ記憶されたアドレス情報と外部ロウアドレス情報を比較し欠陥セルに置換するか否かを判定する冗長判定回路205と、冗長判定回路205の出力情報に基づきデコーダ201の活性化を制御するデコーダ活性化回路204と、冗長判定回路205の出力情報に基づき自身の出力が制御される冗長デコーダ206と、デコーダ201及び冗長デコーダ206の出力レベルをVddからVppレベルに変換するレベルシフタ202<0>乃至202<m>、及び202<R>（以下レベルシフタ202と略す）と、レベルシフタ202の出力を入力とし、自身の出力が /MWL及び /RMWLに接続される駆動段203<0>乃至203<m>、及び203<R>により構成される。
【０００５】
デコーダ201は、 /AX、AXを入力としソース及びドレインが互いに直列接続されるN-MOS11、12、13と、プリチャージ信号 /PR（以下 /PRと略す）により出力17をVddにプリチャージするP-MOS14と、プリチャージ電位を保持するＨレベル電位保持回路を横成するP-MOS15及びインバータ16とからなる。N-MOS11のソースは、デコーダ活性化回路204の出力である冗長デコーダプリチャージ信号 /XDE（以下 /XDEと略す）に、N-MOS13のドレインは、出力17に各々接続される。
【０００６】
冗長判定回路205は、欠陥セルのアドレス情報を記憶するヒューズ54乃至59と、ドレインが前記ヒューズの一方の端子に、ゲートが /AX、AXに接続され且つソース接地されたN-MOS61乃至66と、 /PRにより自身の出力である冗長判定信号RE（以下REと略す）をVddにプリチャージするP-MOS51と、プリチャージ電位を保持するＨレベル電位保持回路を横成するP-MOS52及びインバータ53とからなる。ヒューズ54乃至59の他方の端子は、各々REに共通接続される。欠陥アドレスの記憶方法は、ヒューズ54乃至59を欠陥アドレスの各ビットに対応して切断する即ち電気的にオープンにすることにより行なわれる。この例では、ヒューズ54、56、58が切断されてヒューズ55、57、59が繋がっている状態を示している。
【０００７】
デコーダ活性化回路204は、REを入力とするインバータ45と、インバータ45の出力をゲート入力とし、ドレインが /XDEに接続され且つソースが接地されたN-MOS44と、 /PRにより /XDEをVddにプリチャージするP-MOS41と、プリチャージ電位を保持するＨレベル電位保持回路を構成するP-MOS42及びインバータ43とからなる。
【０００８】
冗長デコーダ206は、 /AXn、AXnを入力とするORゲート78と、ORゲートの出力を遅延回路77を介してバッファ76の入力とし、バッファ76の出力をゲート入力とし、ソースが接地されたN-MOS75と、ソースがN-MOS75のドレインに接続されドレインが出力79に各々接続され且つゲートがREに接続されるN-MOS74と、 /PRにより出力79をVddにプリチャージするP-MOS71と、プリチャージ電位を保持するＨレベル電位保持回路を構成するP-MOS72及びインバータ73とからなる。
【０００９】
レベルシフタ202は、ソースをVppに接続しドレインとゲートが互いにクロスカップ接続されるP-MOS21、22と、デコーダ201の出力17及び冗長デコーダ206の出力79をゲート入力とするN-MOS24と、N-MOS24のゲートに自身の入力が接続されるインバータ25と、インバータ25の出力をゲート入力とするN-MOS23で横成される。N-MOS23のドレインは、P-MOS21のドレインに接続されソースは接地される。N-MOS24のドレインは、P-MOS22のドレインと共に出力26に接続されソースは接地される。
【００１０】
駆動段203は、レベルシフタ202の出力26を入力とし電源をVppから供給するP-MOS31とN-MOS32より成るインバータで構成される。P-MOS31とN-MOS32の各ドレインは、 /MWL及び /RMWLに共通接続される。
以上のように構成される図１の半導体記憶装置10の動作について説明する。
外部ロウアドレスが、アドレスバッファで検知増幅されその出力 /AX、AXが冗長判定回路205に入力されると、予め記憶された欠陥アドレス情報と比較される。ここで、正常アドレス、例えば /MWLlに対応した外部アドレスが入力されると、アドレスバッファ出力は、 /AX0のみＬレベル、 /AX1乃至 /AXnがＨレベル、 AX0のみＨレベル、及びAX1乃至AXnがＬレベルに遷移し、N-MOS62、63、65はオン、N-MOS61、64、66はオフする。従って、REの電位は、ヒューズ55及びN-MOS62を介してグランドにディスチャージされ、即ち、冗長判定が否定された状態となる。以下、この状態を通常アクセス時と呼称する。
【００１１】
一方、外部ロウアドレスに欠陥アドレスに一致する、例えば、 /MW0に対応した情報が入力されると /AX0乃至 /AXnは全てＨレベル、AX0乃至AXnは全てＬレベルとなりN-MOS61、63、65はオン、N-MOS62、64、66はオフする。従って、REとグランドは電気的に分離されるので、予め /PRでVddレベルにプリチャージされたREはＨレベルを維持され、即ち、冗長判定が認められた状態となる。以下、この状態を冗長アクセス時と呼称する。
【００１２】
図３及び図４は、図２のロウデコーダ200における各信号のタイムチャートを示している。図３は通常アクセス時、図４は冗長アクセス時の場合を各々示している。尚、ｔ１は、/AX、AXの情報入力を起点として冗長判定動作とアドレスデコード動作の総期間を示し、ｔ２は、通常アクセス時の場合、デコーダ201の出力が選択された後、メインワード線が選択される迄の期間を示し、冗長アクセス時の場合、冗長デコーダ206の出力が選択された後、冗長メインワード線が選択される迄の期間を示している。
【００１３】
先ず、通常アクセス時の動作について説明する。
図３に示すようにアドレスバッファの出力が活性化されるとREはHからＬレベルに遷移する。これを受けデコーダ活性化回路204に入力されたREはインバータ45で反転されN-MOS44がオンするので、予め /PRでVddレベルにプリチャージされた /XDEがＬレベルにディスチャージする。この時、選択されたデコーダ201<1>においてN-MOS11、12、13は全てオン状態なので予め /PRでVddレベルにプリチャージされた出力17はＬレベルにディスチャージされる。デコーダ201<1>の出力17が入力されるレベルシフタ202<1>においてN-MOS24はオフする。一方、この出力17はインバータ25で反転されN-MOS23に入力されるのでN-MOS23がオンしてP-MOS22のゲートをＬレベルにプルダウンすると同時にP-MOS26がオンしてレベルシフタの出力26はLからＨレベルに遷移する。レベルシフタ202<1>の出力26は駆動段203<1>より反転出力され自身の出力である /MWL0をＨレベルからＬレベルに遷移させる、またこのメインワード線を入力とする各メモリアレイ内のインバータ314<0>乃至314<m>の出力であるWLl<0>乃至WLl<n>もＬレベルからＨレベルに遷移し活性化される。
【００１４】
他方、冗長デコーダ206においては、自身の出力79はＨレベルを維持する。なぜなら /AXn及びAXnが活性化された後、ORゲート78の出力はＨレベルとなり遅延回路77及びバッファ76を介してN-MOS75をオンさせるが、REがＬレベルでN-MOS74はオフ状態であるので冗長デコーダの出力79はグランドと電気的に分離され、予め /PRでプリチャージされたＨレベルを維持するためである。
【００１５】
尚、遅延回路77は、 /AX、AXが活性化され冗長判定回路205に入力された後、記憶された欠陥アドレス情報と入力アドレス情報が比較され、REのレベルが確定するに必要な時間にその遅延時間が設定され出力79が誤ってＨからＬレベルにディスチャージされないよう設けられる。
Ｈレベルを維持する出力79以降の次段の回路ブロックは動作しないので /RMWL及びこの冗長メインワード線を入力とする各メモリアレイ内のインバータ314<R>の出力であるRWL<0>乃至RWL<j>は全てＬレベルに維持され活性化されない。WLl<0>乃至WLl<n>が活性化されると各メモリアレイ300内では以下のメモリ読み出し動作が開始される。これらのワード線に対応したメモリセル312に蓄えられた情報がビット線対313上に読み出され、所定のタイミングで活性化されセンスアンプ310により増幅される。次に外部カラムアドレス情報に基づきカラムデコーダ100の出力、例えばCL0<0>が活性化されカラムスウィッチ310<0>を介してビット線上のデータをデータバスDB及び /DBに転送する。
【００１６】
図４の冗長アクセス時の動作につい説明する。
冗長アクセス時においては、アドレスバッファ出力が活性化されてもREはＨレベルを維持する。従って、REを契機ーとする /XDE以降の /MWL0に対応して選択されるべきデコーダ201<0>、レベルシフタ202<0>、駆動段203<0>はすべて活性化されず /MWL0はＨレベルを維持し、またこのメインワード線により駆動される各メモリアレイのWL0<0>乃至WL0<n>もＬレベルを維持する。他方、冗長デコーダ206にあっては、自身の出力79はＨからＬレベルに遷移する。なぜならば、REがＨレベルでN-MOS74はオン状態であり、 /AXn、AXnが活性化されるとORゲート78の出力はＨレベルとなって遅延回路77及びバッファ76を経てN-MOS75をオンさせるので出力79はＨレベルからＬレベルにディスチャージされるためである。次段のレベルシフタ202<R>及び駆動段203<R>を経て /RMWLが活性化されると、この冗長メインワード線により駆動される各メモリアレイ内のRWL<0>乃至RWL<n>も活性化される。冗長ワード線が活性化された後の各メモリアレイ300内のメモリ読み出し動作は、通常アクセス時と同様である。
【００１７】
以上のように、従来の半導体記憶装置においては、冗長判定動作による冗長判定が確定した後にアドレスデコード動作が開始されるため、アドレスバッファ出力が活性化されてからワード線が選択されるまでの時間が長いという問題があった。ここで、冗長判定動作とは、冗長判定回路における欠陥アドレス情報とアドレスバッファの情報とを比較して冗長判定信号の信号レベルを決定する動作である。アドレスデコード動作とは、デコーダ活性化信号がＬレベルに遷移した後に、デコーダに入力されるアドレスバッファの情報に基づいてデコーダの出力線群の中から対応する１つの出力線群を選択する動作である。
【００１８】
【発明が解決しようとする課題】
そこで、本発明の目的は、アドレスバッファ出力が活性化されてからワード線が選択されるまでの時間を短縮する半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明の半導体記憶装置は、行及び列に沿って配列された複数のメモリセルからなる半導体記憶装置であって、前記行が、外部から指定されるアドレスに対応する行の複数と、前記アドレスに対応しない冗長行の少なくとも１つとからなり、欠陥メモリセルを含む行に対応する欠陥アドレスを保持する欠陥アドレス保持手段と、前記アドレスの指定を契機として、前記アドレスが前記欠陥行アドレスに一致するか否かを判定する冗長判定手段と、前記アドレスの指定を契機として、前記アドレスに対応する行を選択する指定行選択手段と、前記アドレスの指定を契機として、冗長行を選択する冗長行選択手段と、前記メモリセルのアクセスを行単位に制御する行毎のワード線を待機状態又は活性化状態とするワード線活性化手段であり、前記アドレスの指定を契機として、前記ワード線の全てを待機状態とし、前記冗長判定手段による不一致判定結果及び前記指定行選択手段による行の選択の結果を待って前記選択される行に対応するワード線を活性化するワード線活性化手段と、前記メモリセルのアクセスを行単位に制御する冗長行毎のワード線を待機状態又は活性化状態とする冗長ワード線活性化手段であり、前記アドレスの指定を契機として、前記ワード線の全てを待機状態とし、前記冗長判定手段による一致判定結果及び前記冗長行選択手段による冗長行の選択結果を待って前記選択される冗長行に対応するワード線を活性化する冗長ワード線活性化手段と、前記アドレスの指定に応じてプリチャージ信号を生成するプリチャージ信号生成手段と、を含み、前記指定行選択手段は、前記行の各々に対応する複数の出力線と、前記プリチャージ信号を入力して前記冗長判定手段における不一致判定結果に応じて選択的に前記プリチャージ信号を中継出力する手段と、前記中継出力されたプリチャージ信号に応じて前記複数の出力線の全てをプリチャージして待機状態にする手段と、前記アドレスの指定に対応する前記複数の出力線のうちの１つをディスチャージして活性化状態にする手段と、を含み、前記冗長行選択手段は、前記冗長行に対応する出力線と、前記プリチャージ信号を入力して前記冗長判定手段における一致判定結果に応じて選択的に前記プリチャージ信号を出力する手段と、前記出力されたプリチャージ信号に応じて前記出力線をプリチャージ待機状態にする手段と、前記出力線のうちの１つをディスチャージして活性化状態にする手段と、を含むことを特徴とする。
【００２０】
【発明の実施の形態】
本発明の実施の形態について添付の図面を参照して詳細に説明する。尚、実質的に同一の機能を有する構成要素については、同一の符号を付している。
図５は、本発明の実施例であり、本発明の半導体記憶装置10のロウデコーダ290の構成を示している。半導体記憶装置10の構成自体は図１の従来例と同様であり、従来のロウデコーダ200が本発明によるロウデコーダ290により置き換えられる。ロウデコーダ290は、複数のデコーダ201と、複数のレベルシフタ202と、冗長判定回路205と、メインワード活性化回路207と、デコーダ活性化回路208と、冗長デコーダ209と、複数の駆動段213とから構成される。ここで、複数のデコーダ201と、複数のレベルシフタ202と、冗長判定回路205とは、図２の従来例と同様の構成をとる。
【００２１】
メインワード活性化回路207は、REを入力とし、自身の出力がメインワード活性化信号MWDE（以下MWDEと略す）に接続されるインバータ81と、 /AXn、AXnを入力とするORゲート84と、ORゲートの出力を遅延回路83及びトランスファゲート82を介して自身の入力とし、出力が冗長メインワード活性化信号RMWDE（以下RMWDEと略す）に接続されるバッファ85で構成される。トランスファゲート82はREとMWDEによりその導通を制御され一方の端子は遅延回路83の出力に他方の端子はバッファ85の入力と接続される。またバッファ85の入力はMWDEをゲート入力とし、ソースが接地されたN-MOS86のドレインに接続される。尚、遅延回路83は、 /AX、AXが活性化された後、冗長判定回路205においてREのレベルが確定するに必要な時間にその遅延時間が設定されトランスファゲート82がORゲート84のＨレベルの出力をラッチしてRMWDEが瞬間的に活性化されないよう設けられる。
【００２２】
デコーダ活性化回路208は、 /PRを入力とするインバータ46より構成され、自身の出力は /XDEに接続される。
冗長デコーダ209は、 /AXn、AXnを各々のゲート入力とし、各々のソースが /PRを入力とするインバータ93の出力と共通接続され、各々のドレインが出力79に共通接続されるN-MOS91、92と、出力79を /PRによりVddにプリチャージするP-MOS71と、プリチャージ電位を保持するＨレベル電保持回路を構成するP-MOS72及びインバータ73とからなる。インバータ93の出力は、冗長デコーダ活性化信号 /RXDE（以下 /RXDEと略す）に接続される。
【００２３】
駆動段213は、レベルシフタ202の出力26をゲート入力とし、ソースをVppに接続しドレインを /MWL及び /RMWLに接続したP-MOS31と、MWDEをN-MOS34を介してそのゲート入力とし、ソースが接地され、ドレインが /MWL及び /RMWLに接続されるN-MOS32と、 /MWL及び /RMWLをゲート入力とし、ソースが接地され、ドレインがN-MOS32のゲートに接続されるN-MOS33と、Ｈレベル電位保持回路を構成するP-MOS35、36及びN-MOS37とからなる。N-MOS34はレベルシフタ202の出力26よりその導通を制御され一方の端子はMWDEに他方の端子はN-MOS32のゲートに接続される。N-MOS33は、レベルシフタ202の出力26がＬレベル、即ちN-MOS34がオフの時にN-MOS32のゲート電位が電気的にフローティングとなりN-MOS32がオンしてVppからグランドにDC電流が流れるという不具合を回避するために設けられ、 /MWL及び /RMWLがＨレベルにプリチャージされ且つN-MOS34がオフの時にN-MOS32のゲート電位をＬレベルにクランプする。尚、Ｈレベル電位保持回路は、P-MOS31及びN-MOS32が共に長時間オフ状態である場合に接合容量或いはトランジスタのリーク電流等により自身の出力である /MWL及び /RMWLのＨレベルが低下するのを防止する目的で設けられる。
【００２４】
図６及び図７は、本実施例のロウデコーダの動作を示している。図６は通常アクセス時を示し、図７は冗長アクセス時を示している。尚、ｔ３は、/AX、AXの情報入力を起点とするアドレスデコードの動作期間を示している。
先ず、通常アクセス時の動作について図６を参照して説明する。
図６に示すように従来例とは異なり /XDEは、 /PRがＨレベルに遷移すると直ちにＬレベルとなりデコーダ201は活性化される。この後 /AX、AXが活性化されると外部アドレスの指定により選択されたデコーダ201<1>においてN-MOS11、12、13が全てオンとなり予めVddにプリチャージされたデコーダ201<1>の出力17はＬレベルにディスチャージされる。この為、レベルシフタ202<1>の出力26はＨレベルとなり出力段213<1>においてP-MOS31はオフするがＨレベル電位保持回路により /MWLlはＨレベルを維持する。この時、N-MOS34もオフからオンに遷移する。一方、上記デコーダ動作とパラレルに冗長判定回路205により冗長の判定が行われREはＬレベルに変化してメインワード線活性化回路207に入力されるので、MWDEはLからＨレベルに遷移する。ところで、 /AXn、AXnが活性化されORゲート84の出力がＨレベルとなり遅延回路83で設定された遅延時間後、トランスファゲート82の入力をＨレベルにするが、それ以前にトランスファゲート82が導通状態から非導通状態に変化して遅延回路83の出力とバッファ85の入力を電気的に分離する。同時に、ＨレベルのMWDEを入力とするN-MOS86がオンしバッフア86の入力はＬレベルに維持されるのでRMWDもＬレベルを維持する。活性化されたMWDEは、駆動段213<1>のN-MOS34を介してN-MOS32をオンさせるので /MWLlはＨからＬレベルにプルダウンされ、即ち、活性化された状態となる。
【００２５】
他方、冗長デコーダ209においては、 /PRがＨレベルに遷移すると /RXDEがＬレベルとなり冗長デコーダ209は活性化される。この後 /AX、AXが活性化されるとN-MOS92がオンして予めVddにプリチャージされた冗長デコーダ209の出力79はＬレベルにディスチャージされる。この為、レベルシフタ202<R>の出力26はＨレベルとなり出力段213<R>においてP-MOS31はオフする。この時、N-MOS34もオフからオンに遷移するがRMWDEはＬレベル、即ち冗長メインワード活性化信号がオフであるのでN-MOS32はオフを維持し /RMWLはＨレベル電位保持回路によりＨレベルを維持する、即ち、冗長メインワード線は活性化されない。
【００２６】
次に、冗長アクセス時の動作について図７を参照して説明する。
図７に示すようにこの場合REはＨレベルに維持されるのでREが入力されるメインワード活性化回路207においては、MWDEはＬレベルを維持する。この時、トランスファゲート82は導通状態で且つN-MOS86はオフでありその後 /AX、AXが活性化されORゲート84の出力がＨレベルになるとORゲート84の出力は、遅延回路83、トランスファゲート83及びバッファ85を介して伝搬されRMWDEをLからＨレベルに遷移させる。一方、 /MWL0に対応してデコーダ201<0>、レベルシフタ202<0>が選択され駆動段213<0>においてのN-MOS34はオフからオンに遷移するが、MWDEがＬレベルであるのでN-MOS34はオフを維持し /MWL0はＨレベル電位保持回路によりＨレベルを維持する。他方、 /RMWLに関しても通常アクセス時で説明したように冗長デコーダ、レベルシフタ202<R>が活性化され駆動段213<R>においてN-MOS34がオフからオンに遷移する。この場合、RMWDEがＨレベル、即ち冗長メインワード活性化信号がオンであるのでN-MOS32がオンして /RMWLはHからＬレベルにプルダウンされ、即ち、冗長メインワード線が活性化される。
【００２７】
以上のように、本実施例によれば、ロウデコーダにおいて冗長判定動作とアドレスデコード動作がパラレルに開始される為、アドレスバッファ出力が活性化されてからワード線が選択されるまでの時間を従来に比して短縮することが可能であり、半導体記憶装置のアクセスタイムの向上を期待できる。
図８は、本発明の変形例１の構成を示している。
【００２８】
ここで、ロウデコーダ290は、複数のデコーダ201と、デコーダ活性化回路218と、冗長デコーダ219、複数のレベルシフタ202（図示せず）と、複数の駆動段213（図示せず）と、メインワード活性化回路207（図示せず）とから構成される。デコーダ活性化回路218は、RMWDEとRMWDEをインバータ48で反転した出力によりその導通状態が制御されるトランスファゲート50と、RMWDEがＨレベルの時にトランスファゲート50の一方の端子をグランドレベルにクランプするN-MOS49と、N-MOS49のドレインに自身の入力が接続されるインバータ46と、インバータ46の入力に自身の入力が接続されるバッファ47とにより構成される。トランスファゲート50の一方の端子は /PRに接続され、他方の端子はバッファ47の入力に接続される。インバータ46の出力は /XDEに接続される。バッファ47の出力は、デコーダプリチャージ信号 /PRX（以下 /PRXと略す）に接続される。 冗長デコーダ219は、MWDEとMWDEをインバータ96で反転した出力によりその導通状態が制御されるトランスファゲート95と、MWDEがＨレベルの時にトランスファゲート95の一方の端子をグランドレベルにクランプするN-MOS94と、N-MOS94のドレインに自身の入力が接続されるインバータ93と、インバータ93の入力に自身の入力が接続されるバッファ98と、 /AXn及びAXnを各々のゲート入力とし、各々のソースが /RXDEに共通接続され、各々のドレインが出力79に共通接続されるN-MOS91、92と、出力79を冗長デコーダプリチャージ信号 /PRRX（以下 /PRRXと略す）によりVddにプリチャージするP-MOS71と、P-MOS72及びインバータ73から成りプリチャージ電位を保持するＨレベル電位保持回路で構成される。トランスファゲート95の一方の端子は、 /PRに接続され他方の端子は、バッファ98の入力に接続される。インバータ93の出力は、 /RXDEに接続される。バッファ98の出力は、 /PRRXに接続される。
【００２９】
デコーダ201においては、出力17をVddにプリチャージするP-MOS14のゲートに /PRXが接続される。
図９及び図１０は、図８に示される変形例１におけるロウデコーダの動作を示している。図９は通常アクセス時を、図１０は冗長アクセス時を各々示している。
【００３０】
図９に示されるように、通常アクセス時の場合には、RMWDEは常にＬレベルでありデコーダ活性化回路218においてトランスファゲート50は常に導通状態 /XDE及び /PRXは、常に /PRより制御されデコーダ201に入力されるのでデコーダ201<1>の動作説明は、図５の実施例の場合の通常アクセス時の動作と同様である。従って、以下、冗長デコーダ219に注目してその動作を説明する。
【００３１】
/AX、AXが活性化されMWDEがＨレベルに遷移するまでは、トランスファゲート95は導通状態であるので / RXDE及び /PRRXは、 /PRにより制御され出力79をVddにプリチャージする。 /PRがＨレベルに遷移すると、 /PRRXがＨレベル、 /RXDEがＬレベルとなり冗長デコーダが活性化される。この後、 /AXn及びAXnが活性化されるとN-MOS92がオンして予めVddにプリチャージされた出力79をＬレベルにディスチャージする。冗長判定後、WDEがＨレベルに遷移するとトランスファゲート95は非導通状態になり /PR、とバッファ98の入力を電気的に分離すると同時にN-MOS94によりインバータ93の入力をグランドレベルにプルダウンする。これを受け /RXDEはＨレベルに遷移し、 /PRRXはＬレベルに遷移するので出力79はVddにプリチャージされる。従って、出力79で制御される駆動段213<R>におけるP-MOS31は１旦はオフして /RMWLのプリチャージを中断するも、冗長判定後は再度オンしてプリチャージを再開して /RMWLのＨレベルを保持する。
【００３２】
次に、図１０に示されるように、冗長アクセス時の場合には、MWDEは常にＬレベルであり冗長デコーダ219においてトランスファゲート95は常に導通状態であり、 /RXDE及び /PRRXは常に /PRより制御されることから、冗長デコーダの動作は、図５の実施例の冗長アクセス時の動作と同様であるので、以下では図１０を参照して選択されたデゴーダ201<0>に注目してその動作を説明する。
【００３３】
/AX、AXが活性化されRMWDEがＨレベルに遷移するまでは、デコーダ活性化回路218のトランスファゲート50は導通状態で /XDE、 /PRXは、 /PRより制御されデコーダ201に入力されるので各デコーダの出力17はVddにプリチャージされる。 /PRがＨレベルに遷移すると /PRXがＨレベルとなり且つ /XDEがＬレベルとなり、デコーダ201は活性化される。この後 /AX、AXが活性化されるとデコーダ201<0>におけるN-MOS11、12、13がオンして、予めVddにプリチャージされた出力17をＬレベルにディスチャージする。冗長判定後、RMWDEがＨレベルに遷移するとデコーダ活性化回路218のトランスファゲート50は非導通状態になり /PRとバッファ47の入力を電気的に分離すると同時にN-MOS49によりインバータ46の入力をグランドレベルにプルダウンする。これを受け /XDEはＨレベルに遷移し、 /PRXはＬレベルに遷移するので出力17はVddにプリチャージされる。従って、デコーダ201<0>の出力により制御される駆動段213<0>においてP-MOS31は１旦はオフして /MWL0のプリチャージを中断するも冗長判定後は、再度オンしてプリチャージを再開し /MWL0のＨレベルを保持する。
【００３４】
以上ように、図８に示される変形例によれば、アドレスバッファ出力活性化後には一旦は活性化されたデコーダ及び冗長デコーダを、冗長判定後には通常アクセス時または冗長アクセス時に応じて何れか一方を非活性にできることから、駆動段213内のＨレベル電位保持回路が不要となる。従って、図２の従来例と同程度までにロウデコーダを構成する回路素子を低減でき、シリコン上に形成する半導体記憶装置のチップ面積を図２の従来例と同程度に維持しつつもアクセスタイムの向上が期待できる。
【００３５】
図１１は、変形例２のロウデコーダの構成を示している。
ここで、ロウデコーダ290は、デコーダ211と、冗長デコーダ229と、複数のレベルシフタ212と、デコーダ活性化回路208と、複数の駆動段213（図示せず）と、メインワード活性化回路207（図示せず）とから構成される。
デコーダ211は、 /AX、AXを入力としソース及びドレインが互いに直列接続されるN-MOS11、12、13で横成され、N-MOS11のソースは /XDEに接続され、N-MOS13のドレインは出力17に接続される。
【００３６】
冗長デコーダ229は、 /AXn、AXnを各々のゲート入力とし、各々のソースが /PRを入力とするインバータ93の出力と共通接続され、各々のドレインが出力79に接続されるN-MOS91、92により構成され、インバータ93の出力は、 /RXDEに接続される。レベルシフタ212は、ソースをVppに接続しドレインとゲートが互いにクロスカップ接続されるP-MOS21、22と、デコーダ211の出力17及び冗長デコーダ229の出力79をゲート入力とするN-MOS27と、 /XDEをゲート入力とするN-MOS24で構成され、N-MOS24、27の各々のドレインは、P-MOS22のドレインと共に出力26に共通接続され、各々のソースは接地される。P-MOS21のドレインはN-MOS27のゲートに接続される。
【００３７】
以下、図１１の変形例２の動作について説明する。
/PRがＬレベルで且つ /AX、AXが非活性である場合、 /XDE及び /RXDEは、Ｈレベルでありレベルシフタ212においてN-MOS24がオンして出力26をＬレベルにプルダウンする。デコーダ211においてN-MOS11、12、13及び冗長デコーダ229においてN-MOS91、92は、この時全てオフであるのでP-MOS21がオンすると出力17及び出力79をVppにプリチャージしてP-MOS22をオフする。次に /PRがＨレベルに遷移して /XDE及び /RXDEが、ＬレベルになるとN-MOS24はオフ、デコーダ211及び冗長デコーダ219は活性化される。
【００３８】
その後 /AX、AXが活性化されると /AX、AXの情報に基づいて選択されたデコーダ211においては、N-MOS11、12、13がオンして出力17がVppレベルからＬレベルにディスチャージされる。他方、冗長デコーダ229においては、N-MOS91、92の何れか一方がオンして出力79をVppレベルからＬレベルにディスチャージする。この結果レベルシフタ212においてN-MOS27がオフ、P-MOS22がオンして出力26をＬレベルからＨレベルに遷移する。
【００３９】
以上説明したように、図１１の変形例２においても、図５の実施例のデコーダ、冗長デコーダ及びレベルシフタと同じ機能を果たし且つ回路構成素子を少なくできることから、シリコン上に形成する半導体記憶装置のチップ面積をより小さく実現でき且つアクセスタイムの向上が期待できる。
【００４０】
【発明の効果】
以上のように，本発明の半導体記憶装置によれば、冗長判定動作とアドレスデコード動作が並行になされ高速なアクセスが可能となる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置10の構成を示している回路図である。
【図２】図１のロウダコーダ200の構成を示している回路図である。
【図３】図１のロウダコーダ200の通常アクセス時の動作を示しているタイミングチャートである。
【図４】図１のロウダコーダ200の冗長アクセス時の動作を示しているタイミングチャートである。
【図５】本発明の実施例であり、半導体記憶装置のロウデゴーダ290の構成を示しているブロックである。
【図６】図４のロウデコーダ290の通常アクセス時の動作を示しているタイミングチャートである。
【図７】図４のロウデコーダ290の冗長アクセス時の動作を示しているタイミングチャートである。
【図８】本発明の変形例１のロウデコーダ290の構成を示している回路図である。
【図９】図６の変形例１の通常アクセス時の動作を示しているタイミングチャートである。
【図１０】図６の変形例１の冗長アクセス時の動作を示しているタイミングチャートである。
【図１１】本発明の変形例２ロウデコーダ290の構成を示している回路図である。
【符号の簡単な説明】
10 半導体記憶装置
100 カラムデコーダ
200 従来のロウデコーダ
201 デコーダ
202 レベルシフタ
205 冗長判定回路
207 メインワード活性化回路
208 デコーダ活性化回路
209 冗長デコーダ
211 変形例１のデコーダ
212 変形例１のレベルシフタ
213 駆動段
218 変形例１のデコーダ活性化回路
219 変形例１の冗長デコーダ
229 変形例２の冗長デコーダ
290 ロウデコーダ
300 メモリアレイ
310 カラムスイッチ
311 センスアンプ
313 ビット線対
314 インバータ
【発明の属する技術分野】
本発明は、ＤＲＡＭ等の半導体記憶装置に関し、特に冗長行（以下ロウと称する）を含む半導体記憶装置に関する。
【０００２】
【従来の技術】
近年の半導体記憶装置の大規模化に伴い、正規のメモリセルの他に冗長メモリセルを準備しておき、メモリセルに欠陥があった場合に欠陥セルを冗長セルに置換して不良チップを救済する方法が広く利用されている。
図１は、従来の冗長ロウを含む半導体記憶装置の回路図を示している。
【０００３】
ここで、従来の半導体記憶装置10は、複数のメモリセル312<0、0>乃至312<n、m>（以下312と略す）及び冗長メモリセル312<0、R>乃至312<n、R>がマトリクス状に配列されたメモリアレイ300<0>乃至300<j>（以下300と表記する）と外部ロウアドレス情報に基づき、待機（プリチャージ）又は活性化（ディスチャージ）の状態に制御されるメインワード線 /MWL0乃至 /MWLn（以下 /MWLと略す）と冗長セルアクセス時に活性化（ディスチャージ）の状態にされる冗長メインワード線 /RMWLを有するロウデコーダ200と外部カラムアドレス情報に基づき待機又は活性化の状態に制御されるカラム線CL0<0>乃至CLn<j>（以下カラム線CLと略す）を有するカラムデコーダ100より構成される。ここで、ロウ又はカラムデコーダと称する装置は、外部アドレスを復号して実際のロウ又はカラムに沿って配列されたメモリセルのうちから対応するメモリセルに接続された制御線（ワード線）を選択してデータにアクセス可能とする選択手段を提供する装置を意味する。メモリアレイ300は、複数のビット線対313<0>乃至313<n>（以下ビット線対313と略す）とこれらのビット線対に直行するワード線WL0<0>乃至WLm<0>（以下WLと略す）、冗長ワード線RWL<0>（以下RWLと略す）と、各ビット線対313のいずれか一方とWL及びRWLとの交差点に接続され情報を記憶するメモリセル312と、各ビット線対313に接続されメモリセル312から記憶情報の微少信号を検知して増幅するセンスアンプ311<0>乃至311<n>（以下センスアンプ311と略す）と、カラム線CLにより選択されビット線対313とデータバスDB及び /DB間を接続するカラムスイッチ310<0>乃至310<n>（以下カラムスイッチ310と略す）から構成される。WL、RWLは、ロウデコーダの出力 /MWL及び /RMWLを各々入力としソースがVppに接続されるP-MOS301とソースが接地されたN-MOS302から成るインバータ314<0>乃至314<m>、及び314<R>（以下インバータ314と略す）の出力に接続される。Vppは、VddよりN-MOSの閾値分より僅かに高くした昇圧電位でメモリセルに蓄える情報量を最大限にするために使用される。
【０００４】
図２は、図１の従来の半導体集積回路10に含まれるロウデコーダ200の詳細な回路を示している。
ここで、ロウデコーダ200は、外部ロウアドレスを検知増幅するアドレスバッファの出力で相補信号である /AX0、AX0乃至 /AXn、AXn（以下 /AX、AXで表記）の情報に基づき選択的に自身の出力が制御されるデコーダ201<0>乃至201<m>（以下201と略す）と、欠陥セルのアドレス情報を記憶し且つ記憶されたアドレス情報と外部ロウアドレス情報を比較し欠陥セルに置換するか否かを判定する冗長判定回路205と、冗長判定回路205の出力情報に基づきデコーダ201の活性化を制御するデコーダ活性化回路204と、冗長判定回路205の出力情報に基づき自身の出力が制御される冗長デコーダ206と、デコーダ201及び冗長デコーダ206の出力レベルをVddからVppレベルに変換するレベルシフタ202<0>乃至202<m>、及び202<R>（以下レベルシフタ202と略す）と、レベルシフタ202の出力を入力とし、自身の出力が /MWL及び /RMWLに接続される駆動段203<0>乃至203<m>、及び203<R>により構成される。
【０００５】
デコーダ201は、 /AX、AXを入力としソース及びドレインが互いに直列接続されるN-MOS11、12、13と、プリチャージ信号 /PR（以下 /PRと略す）により出力17をVddにプリチャージするP-MOS14と、プリチャージ電位を保持するＨレベル電位保持回路を横成するP-MOS15及びインバータ16とからなる。N-MOS11のソースは、デコーダ活性化回路204の出力である冗長デコーダプリチャージ信号 /XDE（以下 /XDEと略す）に、N-MOS13のドレインは、出力17に各々接続される。
【０００６】
冗長判定回路205は、欠陥セルのアドレス情報を記憶するヒューズ54乃至59と、ドレインが前記ヒューズの一方の端子に、ゲートが /AX、AXに接続され且つソース接地されたN-MOS61乃至66と、 /PRにより自身の出力である冗長判定信号RE（以下REと略す）をVddにプリチャージするP-MOS51と、プリチャージ電位を保持するＨレベル電位保持回路を横成するP-MOS52及びインバータ53とからなる。ヒューズ54乃至59の他方の端子は、各々REに共通接続される。欠陥アドレスの記憶方法は、ヒューズ54乃至59を欠陥アドレスの各ビットに対応して切断する即ち電気的にオープンにすることにより行なわれる。この例では、ヒューズ54、56、58が切断されてヒューズ55、57、59が繋がっている状態を示している。
【０００７】
デコーダ活性化回路204は、REを入力とするインバータ45と、インバータ45の出力をゲート入力とし、ドレインが /XDEに接続され且つソースが接地されたN-MOS44と、 /PRにより /XDEをVddにプリチャージするP-MOS41と、プリチャージ電位を保持するＨレベル電位保持回路を構成するP-MOS42及びインバータ43とからなる。
【０００８】
冗長デコーダ206は、 /AXn、AXnを入力とするORゲート78と、ORゲートの出力を遅延回路77を介してバッファ76の入力とし、バッファ76の出力をゲート入力とし、ソースが接地されたN-MOS75と、ソースがN-MOS75のドレインに接続されドレインが出力79に各々接続され且つゲートがREに接続されるN-MOS74と、 /PRにより出力79をVddにプリチャージするP-MOS71と、プリチャージ電位を保持するＨレベル電位保持回路を構成するP-MOS72及びインバータ73とからなる。
【０００９】
レベルシフタ202は、ソースをVppに接続しドレインとゲートが互いにクロスカップ接続されるP-MOS21、22と、デコーダ201の出力17及び冗長デコーダ206の出力79をゲート入力とするN-MOS24と、N-MOS24のゲートに自身の入力が接続されるインバータ25と、インバータ25の出力をゲート入力とするN-MOS23で横成される。N-MOS23のドレインは、P-MOS21のドレインに接続されソースは接地される。N-MOS24のドレインは、P-MOS22のドレインと共に出力26に接続されソースは接地される。
【００１０】
駆動段203は、レベルシフタ202の出力26を入力とし電源をVppから供給するP-MOS31とN-MOS32より成るインバータで構成される。P-MOS31とN-MOS32の各ドレインは、 /MWL及び /RMWLに共通接続される。
以上のように構成される図１の半導体記憶装置10の動作について説明する。
外部ロウアドレスが、アドレスバッファで検知増幅されその出力 /AX、AXが冗長判定回路205に入力されると、予め記憶された欠陥アドレス情報と比較される。ここで、正常アドレス、例えば /MWLlに対応した外部アドレスが入力されると、アドレスバッファ出力は、 /AX0のみＬレベル、 /AX1乃至 /AXnがＨレベル、 AX0のみＨレベル、及びAX1乃至AXnがＬレベルに遷移し、N-MOS62、63、65はオン、N-MOS61、64、66はオフする。従って、REの電位は、ヒューズ55及びN-MOS62を介してグランドにディスチャージされ、即ち、冗長判定が否定された状態となる。以下、この状態を通常アクセス時と呼称する。
【００１１】
一方、外部ロウアドレスに欠陥アドレスに一致する、例えば、 /MW0に対応した情報が入力されると /AX0乃至 /AXnは全てＨレベル、AX0乃至AXnは全てＬレベルとなりN-MOS61、63、65はオン、N-MOS62、64、66はオフする。従って、REとグランドは電気的に分離されるので、予め /PRでVddレベルにプリチャージされたREはＨレベルを維持され、即ち、冗長判定が認められた状態となる。以下、この状態を冗長アクセス時と呼称する。
【００１２】
図３及び図４は、図２のロウデコーダ200における各信号のタイムチャートを示している。図３は通常アクセス時、図４は冗長アクセス時の場合を各々示している。尚、ｔ１は、/AX、AXの情報入力を起点として冗長判定動作とアドレスデコード動作の総期間を示し、ｔ２は、通常アクセス時の場合、デコーダ201の出力が選択された後、メインワード線が選択される迄の期間を示し、冗長アクセス時の場合、冗長デコーダ206の出力が選択された後、冗長メインワード線が選択される迄の期間を示している。
【００１３】
先ず、通常アクセス時の動作について説明する。
図３に示すようにアドレスバッファの出力が活性化されるとREはHからＬレベルに遷移する。これを受けデコーダ活性化回路204に入力されたREはインバータ45で反転されN-MOS44がオンするので、予め /PRでVddレベルにプリチャージされた /XDEがＬレベルにディスチャージする。この時、選択されたデコーダ201<1>においてN-MOS11、12、13は全てオン状態なので予め /PRでVddレベルにプリチャージされた出力17はＬレベルにディスチャージされる。デコーダ201<1>の出力17が入力されるレベルシフタ202<1>においてN-MOS24はオフする。一方、この出力17はインバータ25で反転されN-MOS23に入力されるのでN-MOS23がオンしてP-MOS22のゲートをＬレベルにプルダウンすると同時にP-MOS26がオンしてレベルシフタの出力26はLからＨレベルに遷移する。レベルシフタ202<1>の出力26は駆動段203<1>より反転出力され自身の出力である /MWL0をＨレベルからＬレベルに遷移させる、またこのメインワード線を入力とする各メモリアレイ内のインバータ314<0>乃至314<m>の出力であるWLl<0>乃至WLl<n>もＬレベルからＨレベルに遷移し活性化される。
【００１４】
他方、冗長デコーダ206においては、自身の出力79はＨレベルを維持する。なぜなら /AXn及びAXnが活性化された後、ORゲート78の出力はＨレベルとなり遅延回路77及びバッファ76を介してN-MOS75をオンさせるが、REがＬレベルでN-MOS74はオフ状態であるので冗長デコーダの出力79はグランドと電気的に分離され、予め /PRでプリチャージされたＨレベルを維持するためである。
【００１５】
尚、遅延回路77は、 /AX、AXが活性化され冗長判定回路205に入力された後、記憶された欠陥アドレス情報と入力アドレス情報が比較され、REのレベルが確定するに必要な時間にその遅延時間が設定され出力79が誤ってＨからＬレベルにディスチャージされないよう設けられる。
Ｈレベルを維持する出力79以降の次段の回路ブロックは動作しないので /RMWL及びこの冗長メインワード線を入力とする各メモリアレイ内のインバータ314<R>の出力であるRWL<0>乃至RWL<j>は全てＬレベルに維持され活性化されない。WLl<0>乃至WLl<n>が活性化されると各メモリアレイ300内では以下のメモリ読み出し動作が開始される。これらのワード線に対応したメモリセル312に蓄えられた情報がビット線対313上に読み出され、所定のタイミングで活性化されセンスアンプ310により増幅される。次に外部カラムアドレス情報に基づきカラムデコーダ100の出力、例えばCL0<0>が活性化されカラムスウィッチ310<0>を介してビット線上のデータをデータバスDB及び /DBに転送する。
【００１６】
図４の冗長アクセス時の動作につい説明する。
冗長アクセス時においては、アドレスバッファ出力が活性化されてもREはＨレベルを維持する。従って、REを契機ーとする /XDE以降の /MWL0に対応して選択されるべきデコーダ201<0>、レベルシフタ202<0>、駆動段203<0>はすべて活性化されず /MWL0はＨレベルを維持し、またこのメインワード線により駆動される各メモリアレイのWL0<0>乃至WL0<n>もＬレベルを維持する。他方、冗長デコーダ206にあっては、自身の出力79はＨからＬレベルに遷移する。なぜならば、REがＨレベルでN-MOS74はオン状態であり、 /AXn、AXnが活性化されるとORゲート78の出力はＨレベルとなって遅延回路77及びバッファ76を経てN-MOS75をオンさせるので出力79はＨレベルからＬレベルにディスチャージされるためである。次段のレベルシフタ202<R>及び駆動段203<R>を経て /RMWLが活性化されると、この冗長メインワード線により駆動される各メモリアレイ内のRWL<0>乃至RWL<n>も活性化される。冗長ワード線が活性化された後の各メモリアレイ300内のメモリ読み出し動作は、通常アクセス時と同様である。
【００１７】
以上のように、従来の半導体記憶装置においては、冗長判定動作による冗長判定が確定した後にアドレスデコード動作が開始されるため、アドレスバッファ出力が活性化されてからワード線が選択されるまでの時間が長いという問題があった。ここで、冗長判定動作とは、冗長判定回路における欠陥アドレス情報とアドレスバッファの情報とを比較して冗長判定信号の信号レベルを決定する動作である。アドレスデコード動作とは、デコーダ活性化信号がＬレベルに遷移した後に、デコーダに入力されるアドレスバッファの情報に基づいてデコーダの出力線群の中から対応する１つの出力線群を選択する動作である。
【００１８】
【発明が解決しようとする課題】
そこで、本発明の目的は、アドレスバッファ出力が活性化されてからワード線が選択されるまでの時間を短縮する半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明の半導体記憶装置は、行及び列に沿って配列された複数のメモリセルからなる半導体記憶装置であって、前記行が、外部から指定されるアドレスに対応する行の複数と、前記アドレスに対応しない冗長行の少なくとも１つとからなり、欠陥メモリセルを含む行に対応する欠陥アドレスを保持する欠陥アドレス保持手段と、前記アドレスの指定を契機として、前記アドレスが前記欠陥行アドレスに一致するか否かを判定する冗長判定手段と、前記アドレスの指定を契機として、前記アドレスに対応する行を選択する指定行選択手段と、前記アドレスの指定を契機として、冗長行を選択する冗長行選択手段と、前記メモリセルのアクセスを行単位に制御する行毎のワード線を待機状態又は活性化状態とするワード線活性化手段であり、前記アドレスの指定を契機として、前記ワード線の全てを待機状態とし、前記冗長判定手段による不一致判定結果及び前記指定行選択手段による行の選択の結果を待って前記選択される行に対応するワード線を活性化するワード線活性化手段と、前記メモリセルのアクセスを行単位に制御する冗長行毎のワード線を待機状態又は活性化状態とする冗長ワード線活性化手段であり、前記アドレスの指定を契機として、前記ワード線の全てを待機状態とし、前記冗長判定手段による一致判定結果及び前記冗長行選択手段による冗長行の選択結果を待って前記選択される冗長行に対応するワード線を活性化する冗長ワード線活性化手段と、前記アドレスの指定に応じてプリチャージ信号を生成するプリチャージ信号生成手段と、を含み、前記指定行選択手段は、前記行の各々に対応する複数の出力線と、前記プリチャージ信号を入力して前記冗長判定手段における不一致判定結果に応じて選択的に前記プリチャージ信号を中継出力する手段と、前記中継出力されたプリチャージ信号に応じて前記複数の出力線の全てをプリチャージして待機状態にする手段と、前記アドレスの指定に対応する前記複数の出力線のうちの１つをディスチャージして活性化状態にする手段と、を含み、前記冗長行選択手段は、前記冗長行に対応する出力線と、前記プリチャージ信号を入力して前記冗長判定手段における一致判定結果に応じて選択的に前記プリチャージ信号を出力する手段と、前記出力されたプリチャージ信号に応じて前記出力線をプリチャージ待機状態にする手段と、前記出力線のうちの１つをディスチャージして活性化状態にする手段と、を含むことを特徴とする。
【００２０】
【発明の実施の形態】
本発明の実施の形態について添付の図面を参照して詳細に説明する。尚、実質的に同一の機能を有する構成要素については、同一の符号を付している。
図５は、本発明の実施例であり、本発明の半導体記憶装置10のロウデコーダ290の構成を示している。半導体記憶装置10の構成自体は図１の従来例と同様であり、従来のロウデコーダ200が本発明によるロウデコーダ290により置き換えられる。ロウデコーダ290は、複数のデコーダ201と、複数のレベルシフタ202と、冗長判定回路205と、メインワード活性化回路207と、デコーダ活性化回路208と、冗長デコーダ209と、複数の駆動段213とから構成される。ここで、複数のデコーダ201と、複数のレベルシフタ202と、冗長判定回路205とは、図２の従来例と同様の構成をとる。
【００２１】
メインワード活性化回路207は、REを入力とし、自身の出力がメインワード活性化信号MWDE（以下MWDEと略す）に接続されるインバータ81と、 /AXn、AXnを入力とするORゲート84と、ORゲートの出力を遅延回路83及びトランスファゲート82を介して自身の入力とし、出力が冗長メインワード活性化信号RMWDE（以下RMWDEと略す）に接続されるバッファ85で構成される。トランスファゲート82はREとMWDEによりその導通を制御され一方の端子は遅延回路83の出力に他方の端子はバッファ85の入力と接続される。またバッファ85の入力はMWDEをゲート入力とし、ソースが接地されたN-MOS86のドレインに接続される。尚、遅延回路83は、 /AX、AXが活性化された後、冗長判定回路205においてREのレベルが確定するに必要な時間にその遅延時間が設定されトランスファゲート82がORゲート84のＨレベルの出力をラッチしてRMWDEが瞬間的に活性化されないよう設けられる。
【００２２】
デコーダ活性化回路208は、 /PRを入力とするインバータ46より構成され、自身の出力は /XDEに接続される。
冗長デコーダ209は、 /AXn、AXnを各々のゲート入力とし、各々のソースが /PRを入力とするインバータ93の出力と共通接続され、各々のドレインが出力79に共通接続されるN-MOS91、92と、出力79を /PRによりVddにプリチャージするP-MOS71と、プリチャージ電位を保持するＨレベル電保持回路を構成するP-MOS72及びインバータ73とからなる。インバータ93の出力は、冗長デコーダ活性化信号 /RXDE（以下 /RXDEと略す）に接続される。
【００２３】
駆動段213は、レベルシフタ202の出力26をゲート入力とし、ソースをVppに接続しドレインを /MWL及び /RMWLに接続したP-MOS31と、MWDEをN-MOS34を介してそのゲート入力とし、ソースが接地され、ドレインが /MWL及び /RMWLに接続されるN-MOS32と、 /MWL及び /RMWLをゲート入力とし、ソースが接地され、ドレインがN-MOS32のゲートに接続されるN-MOS33と、Ｈレベル電位保持回路を構成するP-MOS35、36及びN-MOS37とからなる。N-MOS34はレベルシフタ202の出力26よりその導通を制御され一方の端子はMWDEに他方の端子はN-MOS32のゲートに接続される。N-MOS33は、レベルシフタ202の出力26がＬレベル、即ちN-MOS34がオフの時にN-MOS32のゲート電位が電気的にフローティングとなりN-MOS32がオンしてVppからグランドにDC電流が流れるという不具合を回避するために設けられ、 /MWL及び /RMWLがＨレベルにプリチャージされ且つN-MOS34がオフの時にN-MOS32のゲート電位をＬレベルにクランプする。尚、Ｈレベル電位保持回路は、P-MOS31及びN-MOS32が共に長時間オフ状態である場合に接合容量或いはトランジスタのリーク電流等により自身の出力である /MWL及び /RMWLのＨレベルが低下するのを防止する目的で設けられる。
【００２４】
図６及び図７は、本実施例のロウデコーダの動作を示している。図６は通常アクセス時を示し、図７は冗長アクセス時を示している。尚、ｔ３は、/AX、AXの情報入力を起点とするアドレスデコードの動作期間を示している。
先ず、通常アクセス時の動作について図６を参照して説明する。
図６に示すように従来例とは異なり /XDEは、 /PRがＨレベルに遷移すると直ちにＬレベルとなりデコーダ201は活性化される。この後 /AX、AXが活性化されると外部アドレスの指定により選択されたデコーダ201<1>においてN-MOS11、12、13が全てオンとなり予めVddにプリチャージされたデコーダ201<1>の出力17はＬレベルにディスチャージされる。この為、レベルシフタ202<1>の出力26はＨレベルとなり出力段213<1>においてP-MOS31はオフするがＨレベル電位保持回路により /MWLlはＨレベルを維持する。この時、N-MOS34もオフからオンに遷移する。一方、上記デコーダ動作とパラレルに冗長判定回路205により冗長の判定が行われREはＬレベルに変化してメインワード線活性化回路207に入力されるので、MWDEはLからＨレベルに遷移する。ところで、 /AXn、AXnが活性化されORゲート84の出力がＨレベルとなり遅延回路83で設定された遅延時間後、トランスファゲート82の入力をＨレベルにするが、それ以前にトランスファゲート82が導通状態から非導通状態に変化して遅延回路83の出力とバッファ85の入力を電気的に分離する。同時に、ＨレベルのMWDEを入力とするN-MOS86がオンしバッフア86の入力はＬレベルに維持されるのでRMWDもＬレベルを維持する。活性化されたMWDEは、駆動段213<1>のN-MOS34を介してN-MOS32をオンさせるので /MWLlはＨからＬレベルにプルダウンされ、即ち、活性化された状態となる。
【００２５】
他方、冗長デコーダ209においては、 /PRがＨレベルに遷移すると /RXDEがＬレベルとなり冗長デコーダ209は活性化される。この後 /AX、AXが活性化されるとN-MOS92がオンして予めVddにプリチャージされた冗長デコーダ209の出力79はＬレベルにディスチャージされる。この為、レベルシフタ202<R>の出力26はＨレベルとなり出力段213<R>においてP-MOS31はオフする。この時、N-MOS34もオフからオンに遷移するがRMWDEはＬレベル、即ち冗長メインワード活性化信号がオフであるのでN-MOS32はオフを維持し /RMWLはＨレベル電位保持回路によりＨレベルを維持する、即ち、冗長メインワード線は活性化されない。
【００２６】
次に、冗長アクセス時の動作について図７を参照して説明する。
図７に示すようにこの場合REはＨレベルに維持されるのでREが入力されるメインワード活性化回路207においては、MWDEはＬレベルを維持する。この時、トランスファゲート82は導通状態で且つN-MOS86はオフでありその後 /AX、AXが活性化されORゲート84の出力がＨレベルになるとORゲート84の出力は、遅延回路83、トランスファゲート83及びバッファ85を介して伝搬されRMWDEをLからＨレベルに遷移させる。一方、 /MWL0に対応してデコーダ201<0>、レベルシフタ202<0>が選択され駆動段213<0>においてのN-MOS34はオフからオンに遷移するが、MWDEがＬレベルであるのでN-MOS34はオフを維持し /MWL0はＨレベル電位保持回路によりＨレベルを維持する。他方、 /RMWLに関しても通常アクセス時で説明したように冗長デコーダ、レベルシフタ202<R>が活性化され駆動段213<R>においてN-MOS34がオフからオンに遷移する。この場合、RMWDEがＨレベル、即ち冗長メインワード活性化信号がオンであるのでN-MOS32がオンして /RMWLはHからＬレベルにプルダウンされ、即ち、冗長メインワード線が活性化される。
【００２７】
以上のように、本実施例によれば、ロウデコーダにおいて冗長判定動作とアドレスデコード動作がパラレルに開始される為、アドレスバッファ出力が活性化されてからワード線が選択されるまでの時間を従来に比して短縮することが可能であり、半導体記憶装置のアクセスタイムの向上を期待できる。
図８は、本発明の変形例１の構成を示している。
【００２８】
ここで、ロウデコーダ290は、複数のデコーダ201と、デコーダ活性化回路218と、冗長デコーダ219、複数のレベルシフタ202（図示せず）と、複数の駆動段213（図示せず）と、メインワード活性化回路207（図示せず）とから構成される。デコーダ活性化回路218は、RMWDEとRMWDEをインバータ48で反転した出力によりその導通状態が制御されるトランスファゲート50と、RMWDEがＨレベルの時にトランスファゲート50の一方の端子をグランドレベルにクランプするN-MOS49と、N-MOS49のドレインに自身の入力が接続されるインバータ46と、インバータ46の入力に自身の入力が接続されるバッファ47とにより構成される。トランスファゲート50の一方の端子は /PRに接続され、他方の端子はバッファ47の入力に接続される。インバータ46の出力は /XDEに接続される。バッファ47の出力は、デコーダプリチャージ信号 /PRX（以下 /PRXと略す）に接続される。 冗長デコーダ219は、MWDEとMWDEをインバータ96で反転した出力によりその導通状態が制御されるトランスファゲート95と、MWDEがＨレベルの時にトランスファゲート95の一方の端子をグランドレベルにクランプするN-MOS94と、N-MOS94のドレインに自身の入力が接続されるインバータ93と、インバータ93の入力に自身の入力が接続されるバッファ98と、 /AXn及びAXnを各々のゲート入力とし、各々のソースが /RXDEに共通接続され、各々のドレインが出力79に共通接続されるN-MOS91、92と、出力79を冗長デコーダプリチャージ信号 /PRRX（以下 /PRRXと略す）によりVddにプリチャージするP-MOS71と、P-MOS72及びインバータ73から成りプリチャージ電位を保持するＨレベル電位保持回路で構成される。トランスファゲート95の一方の端子は、 /PRに接続され他方の端子は、バッファ98の入力に接続される。インバータ93の出力は、 /RXDEに接続される。バッファ98の出力は、 /PRRXに接続される。
【００２９】
デコーダ201においては、出力17をVddにプリチャージするP-MOS14のゲートに /PRXが接続される。
図９及び図１０は、図８に示される変形例１におけるロウデコーダの動作を示している。図９は通常アクセス時を、図１０は冗長アクセス時を各々示している。
【００３０】
図９に示されるように、通常アクセス時の場合には、RMWDEは常にＬレベルでありデコーダ活性化回路218においてトランスファゲート50は常に導通状態 /XDE及び /PRXは、常に /PRより制御されデコーダ201に入力されるのでデコーダ201<1>の動作説明は、図５の実施例の場合の通常アクセス時の動作と同様である。従って、以下、冗長デコーダ219に注目してその動作を説明する。
【００３１】
/AX、AXが活性化されMWDEがＨレベルに遷移するまでは、トランスファゲート95は導通状態であるので / RXDE及び /PRRXは、 /PRにより制御され出力79をVddにプリチャージする。 /PRがＨレベルに遷移すると、 /PRRXがＨレベル、 /RXDEがＬレベルとなり冗長デコーダが活性化される。この後、 /AXn及びAXnが活性化されるとN-MOS92がオンして予めVddにプリチャージされた出力79をＬレベルにディスチャージする。冗長判定後、WDEがＨレベルに遷移するとトランスファゲート95は非導通状態になり /PR、とバッファ98の入力を電気的に分離すると同時にN-MOS94によりインバータ93の入力をグランドレベルにプルダウンする。これを受け /RXDEはＨレベルに遷移し、 /PRRXはＬレベルに遷移するので出力79はVddにプリチャージされる。従って、出力79で制御される駆動段213<R>におけるP-MOS31は１旦はオフして /RMWLのプリチャージを中断するも、冗長判定後は再度オンしてプリチャージを再開して /RMWLのＨレベルを保持する。
【００３２】
次に、図１０に示されるように、冗長アクセス時の場合には、MWDEは常にＬレベルであり冗長デコーダ219においてトランスファゲート95は常に導通状態であり、 /RXDE及び /PRRXは常に /PRより制御されることから、冗長デコーダの動作は、図５の実施例の冗長アクセス時の動作と同様であるので、以下では図１０を参照して選択されたデゴーダ201<0>に注目してその動作を説明する。
【００３３】
/AX、AXが活性化されRMWDEがＨレベルに遷移するまでは、デコーダ活性化回路218のトランスファゲート50は導通状態で /XDE、 /PRXは、 /PRより制御されデコーダ201に入力されるので各デコーダの出力17はVddにプリチャージされる。 /PRがＨレベルに遷移すると /PRXがＨレベルとなり且つ /XDEがＬレベルとなり、デコーダ201は活性化される。この後 /AX、AXが活性化されるとデコーダ201<0>におけるN-MOS11、12、13がオンして、予めVddにプリチャージされた出力17をＬレベルにディスチャージする。冗長判定後、RMWDEがＨレベルに遷移するとデコーダ活性化回路218のトランスファゲート50は非導通状態になり /PRとバッファ47の入力を電気的に分離すると同時にN-MOS49によりインバータ46の入力をグランドレベルにプルダウンする。これを受け /XDEはＨレベルに遷移し、 /PRXはＬレベルに遷移するので出力17はVddにプリチャージされる。従って、デコーダ201<0>の出力により制御される駆動段213<0>においてP-MOS31は１旦はオフして /MWL0のプリチャージを中断するも冗長判定後は、再度オンしてプリチャージを再開し /MWL0のＨレベルを保持する。
【００３４】
以上ように、図８に示される変形例によれば、アドレスバッファ出力活性化後には一旦は活性化されたデコーダ及び冗長デコーダを、冗長判定後には通常アクセス時または冗長アクセス時に応じて何れか一方を非活性にできることから、駆動段213内のＨレベル電位保持回路が不要となる。従って、図２の従来例と同程度までにロウデコーダを構成する回路素子を低減でき、シリコン上に形成する半導体記憶装置のチップ面積を図２の従来例と同程度に維持しつつもアクセスタイムの向上が期待できる。
【００３５】
図１１は、変形例２のロウデコーダの構成を示している。
ここで、ロウデコーダ290は、デコーダ211と、冗長デコーダ229と、複数のレベルシフタ212と、デコーダ活性化回路208と、複数の駆動段213（図示せず）と、メインワード活性化回路207（図示せず）とから構成される。
デコーダ211は、 /AX、AXを入力としソース及びドレインが互いに直列接続されるN-MOS11、12、13で横成され、N-MOS11のソースは /XDEに接続され、N-MOS13のドレインは出力17に接続される。
【００３６】
冗長デコーダ229は、 /AXn、AXnを各々のゲート入力とし、各々のソースが /PRを入力とするインバータ93の出力と共通接続され、各々のドレインが出力79に接続されるN-MOS91、92により構成され、インバータ93の出力は、 /RXDEに接続される。レベルシフタ212は、ソースをVppに接続しドレインとゲートが互いにクロスカップ接続されるP-MOS21、22と、デコーダ211の出力17及び冗長デコーダ229の出力79をゲート入力とするN-MOS27と、 /XDEをゲート入力とするN-MOS24で構成され、N-MOS24、27の各々のドレインは、P-MOS22のドレインと共に出力26に共通接続され、各々のソースは接地される。P-MOS21のドレインはN-MOS27のゲートに接続される。
【００３７】
以下、図１１の変形例２の動作について説明する。
/PRがＬレベルで且つ /AX、AXが非活性である場合、 /XDE及び /RXDEは、Ｈレベルでありレベルシフタ212においてN-MOS24がオンして出力26をＬレベルにプルダウンする。デコーダ211においてN-MOS11、12、13及び冗長デコーダ229においてN-MOS91、92は、この時全てオフであるのでP-MOS21がオンすると出力17及び出力79をVppにプリチャージしてP-MOS22をオフする。次に /PRがＨレベルに遷移して /XDE及び /RXDEが、ＬレベルになるとN-MOS24はオフ、デコーダ211及び冗長デコーダ219は活性化される。
【００３８】
その後 /AX、AXが活性化されると /AX、AXの情報に基づいて選択されたデコーダ211においては、N-MOS11、12、13がオンして出力17がVppレベルからＬレベルにディスチャージされる。他方、冗長デコーダ229においては、N-MOS91、92の何れか一方がオンして出力79をVppレベルからＬレベルにディスチャージする。この結果レベルシフタ212においてN-MOS27がオフ、P-MOS22がオンして出力26をＬレベルからＨレベルに遷移する。
【００３９】
以上説明したように、図１１の変形例２においても、図５の実施例のデコーダ、冗長デコーダ及びレベルシフタと同じ機能を果たし且つ回路構成素子を少なくできることから、シリコン上に形成する半導体記憶装置のチップ面積をより小さく実現でき且つアクセスタイムの向上が期待できる。
【００４０】
【発明の効果】
以上のように，本発明の半導体記憶装置によれば、冗長判定動作とアドレスデコード動作が並行になされ高速なアクセスが可能となる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置10の構成を示している回路図である。
【図２】図１のロウダコーダ200の構成を示している回路図である。
【図３】図１のロウダコーダ200の通常アクセス時の動作を示しているタイミングチャートである。
【図４】図１のロウダコーダ200の冗長アクセス時の動作を示しているタイミングチャートである。
【図５】本発明の実施例であり、半導体記憶装置のロウデゴーダ290の構成を示しているブロックである。
【図６】図４のロウデコーダ290の通常アクセス時の動作を示しているタイミングチャートである。
【図７】図４のロウデコーダ290の冗長アクセス時の動作を示しているタイミングチャートである。
【図８】本発明の変形例１のロウデコーダ290の構成を示している回路図である。
【図９】図６の変形例１の通常アクセス時の動作を示しているタイミングチャートである。
【図１０】図６の変形例１の冗長アクセス時の動作を示しているタイミングチャートである。
【図１１】本発明の変形例２ロウデコーダ290の構成を示している回路図である。
【符号の簡単な説明】
10 半導体記憶装置
100 カラムデコーダ
200 従来のロウデコーダ
201 デコーダ
202 レベルシフタ
205 冗長判定回路
207 メインワード活性化回路
208 デコーダ活性化回路
209 冗長デコーダ
211 変形例１のデコーダ
212 変形例１のレベルシフタ
213 駆動段
218 変形例１のデコーダ活性化回路
219 変形例１の冗長デコーダ
229 変形例２の冗長デコーダ
290 ロウデコーダ
300 メモリアレイ
310 カラムスイッチ
311 センスアンプ
313 ビット線対
314 インバータ
Claims (3)
- 行及び列に沿って配列された複数のメモリセルからなる半導体記憶装置であって、
前記行が、外部から指定されるアドレスに対応する行の複数と、前記アドレスに対応しない冗長行の少なくとも１つとからなり、欠陥メモリセルを含む行に対応する欠陥アドレスを保持する欠陥アドレス保持手段と、
前記アドレスの指定を契機として、前記アドレスが前記欠陥行アドレスに一致するか否かを判定する冗長判定手段と、
前記アドレスの指定を契機として、前記アドレスに対応する行を選択する指定行選択手段と、前記アドレスの指定を契機として、冗長行を選択する冗長行選択手段と、
前記メモリセルのアクセスを行単位に制御する行毎のワード線を待機状態又は活性化状態とするワード線活性化手段であり、前記アドレスの指定を契機として、前記ワード線の全てを待機状態とし、前記冗長判定手段による不一致判定結果及び前記指定行選択手段による行の選択の結果を待って前記選択される行に対応するワード線を活性化するワード線活性化手段と、
前記メモリセルのアクセスを行単位に制御する冗長行毎のワード線を待機状態又は活性化状態とする冗長ワード線活性化手段であり、前記アドレスの指定を契機として、前記ワード線の全てを待機状態とし、前記冗長判定手段による一致判定結果及び前記冗長行選択手段による冗長行の選択結果を待って前記選択される冗長行に対応するワード線を活性化する冗長ワード線活性化手段と、
前記アドレスの指定に応じてプリチャージ信号を生成するプリチャージ信号生成手段と、を含み、
前記指定行選択手段は、
前記行の各々に対応する複数の出力線と、
前記プリチャージ信号を入力して前記冗長判定手段における不一致判定結果に応じて選択的に前記プリチャージ信号を中継出力する手段と、
前記中継出力されたプリチャージ信号に応じて前記複数の出力線の全てをプリチャージして待機状態にする手段と、
前記アドレスの指定に対応する前記複数の出力線のうちの１つをディスチャージして活性化状態にする手段と、を含み、
前記冗長行選択手段は、
前記冗長行に対応する出力線と、
前記プリチャージ信号を入力して前記冗長判定手段における一致判定結果に応じて選択的に前記プリチャージ信号を出力する手段と、
前記出力されたプリチャージ信号に応じて前記出力線をプリチャージして待機状態にする手段と、
前記出力線のうちの１つをディスチャージして活性化状態にする手段と、
を含むことを特徴とする半導体記憶装置。 - 前記欠陥アドレス保持手段が、前記アドレスを構成するビット数に対応する数のヒューズを含むことを特徴とする請求項１記載の半導体記憶装置。
- 前記指定行選択手段が、駆動段（213）に接続される複数の駆動段入力用出力線（26）毎にデコーダ（211）及びレベルシフタ（212）からなる組み合せを含み、前記組み合せの各々は、
第１のトランジスタ（21）及び第２のトランジスタ（22）であり、それらのソースが共に電源の１端（Vpp）に接続され、それらのゲート及びドレインがクロスカップリングされる第１のトランジスタ（21）及び第２のトランジスタ（22）と、
１端が前記出力線（17）に接続されると共に前記第１のトランジスタ（21）のドレインに接続され、前記アドレスの指定に対応するデコーダである場合に、前記第１のトランジスタ（21）のドレインからの信号を選択的に他端（/XDE）に中継供給する開閉手段（11,12,13）と、
ゲートが前記開閉手段（11,12,13）の他端（/XDE）に接続され、ソースが前記電源の他端（接地）に接続され、ドレインが前記駆動段入力用出力線（26）に接続される第３のトランジスタ（24）と、
ゲートが前記第１のトランジスタ（21）のドレインに接続され、ソースが前記電源の他端（接地）に接続され、ドレインが前記第３のトランジスタ（24）のドレインと共に前記駆動段入力用出力線（26）に接続される第４のトランジスタ（27）と、
を含むことを特徴とする請求項１記載の半導体記憶装置。
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