JP3851856B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性の半導体記憶装置に係り、特に強誘電体キャパシタを用いたメモリセルのアレイに対するメモリセル/スペアメモリセルのワード線選択回路に関するもので、例えば強誘電体メモリ集積回路に使用されるものである。
【0002】
【従来の技術】
近年、不揮発性の半導体メモリの一つとして強誘電体キャパシタ(Ferroelectric Capacitor)を用いたメモリセルのアレイを有する強誘電体メモリ(FeRAM)が注目されている。このFeRAMは、書き換え回数が1012程度、読み出し/書き込み回数がDRAM程度、動作電圧が2.5〜5Vの低電圧である等の長所がある。
【0003】
図9は、1トランジスタ/1キャパシタ構成のFeRAMセルのアレイの一部を示す。このセルアレイは、DRAMのセルアレイと比べて、セル自体の構成が異なる以外は同じである。
【0004】
図9において、情報記憶用のメモリセルおよびスペアメモリセルは、それぞれ強誘電体膜を2つの電極で挟んだ構造の強誘電体キャパシタ7とセル選択用のトランジスタ(選択トランジスタ)8により構成されており、同じビット線BLに接続されている。
【0005】
この場合、メモリセルの強誘電体キャパシタ7の一方の電極はプレート電極PLに接続され、他方の電極は選択トランジスタ8を介してビット線BLに接続され、上記選択トランジスタ8のゲートにワード線WLが接続されている。
【0006】
これに対して、スペアメモリセルの強誘電体キャパシタ7の一方の電極はスペアプレート電極SPLに接続され、他方の電極は選択トランジスタ8を介してビット線BLに接続され、上記選択トランジスタ8のゲートにスペアワード線SWLが接続されている。
【0007】
図10は、TC並列ユニット直列接続型強誘電体メモリセルのアレイの一部を示す。このTC並列ユニット直列接続型強誘電体メモリセルセルの構成は、本願出願人が出願した特許文献1に記載されている。
【0008】
即ち、図10において、メモリセルおよびスペアメモリセルは、セルトランジスタ(T)8のソース・ゲート間に強誘電体キャパシタ(C)7が並列接続されたセルユニットが複数直列に接続された構成(TC並列ユニット直列接続型強誘電体メモリセル)のものである。
【0009】
この場合、メモリセルの一方の端子はプレート電極PLに接続され、他方の端子はブロック選択トランジスタ9を介してビット線BLに接続され、ブロック選択トランジスタ9のゲートにブロック選択線BSが接続され、各選択トランジスタ8のゲートにそれぞれ対応して相異なるワード線WLが接続されている。
【0010】
これに対して、スペアメモリセルの一方の端子はスペアプレート電極SPLに接続され、他方の端子はブロック選択トランジスタ9を介して前記ビット線BLに接続され、ブロック選択トランジスタ9のゲートにスペアブロック選択線SBSが接続され、複数のセルトランジスタ8のゲートにそれぞれ対応して相異なるスペアワード線SWLが接続されている。
【0011】
図24は、図9に示したセルアレイを有するFeRAMにおけるワード線選択系の回路およびセルアレイの従来例の一部を示すブロック図である。
【0012】
アドレス入力回路91は、アドレス信号が入力すると、これを波形整形して出力する機能を有する回路である。
【0013】
置換要否判定回路92は、メモリセルをスペアメモリセルに置換する場合のアドレスを例えばフューズ素子に記憶しておき、アドレス入力回路91から供給される入力アドレスを記憶アドレスと比較して置換の要否を判定し、判定結果に応じてワード線ドライバ93あるいはスペア用ワード線ドライバ94を選択するものである。
【0014】
上記ワード線ドライバ93の駆動出力は、セルアレイ95のメモリセルに接続されているワード線WLに供給され、前記スペア用ワード線ドライバ94の駆動出力は、スペア用のセルアレイ96のスペアメモリセルに接続されているスペアワード線SWLに供給される。
【0015】
なお、図示しないが、メモリセルに接続されているプレート線PLを駆動するためのプレート線ドライバと、スペアメモリセルに接続されているスペアプレート線SPLを駆動するためのスペアプレート線ドライバが設けられている。
【0016】
図25は、図24に示した従来例のワード線選択系の回路を用いて図9に示した1トランジスタ/1キャパシタ構成のFeRAMセルのアレイにおけるスペアワード線SWLを選択した場合の動作例を示す波形図である。
【0017】
時刻t1でアドレス信号が入力し、時刻t2で置換要否判定回路2でフューズ素子に記憶しているアドレスとの比較により、置換の必要があると判定(フューズ判定)される。この結果、選択されなかったワード線WLおよびプレート線PLの電位はそれぞれ“L”レベルに固定され、メモリセルのリード/ライト動作は行われない。
【0018】
これに対して、選択されたスペアワード線SWLが“H”レベルに駆動され、この後、スペアプレート線SPLが“H”レベルに駆動されることにより、スペアメモリセルのリード/ライト動作が行われる。
【0019】
図26は、図10に示したTC並列ユニット直列接続型強誘電体メモリセルのアレイを有するFeRAMにおけるワード線選択系の回路およびセルアレイの従来例を用いてスペアワード線SWLを選択した場合の動作例を示す波形図である。
【0020】
時刻t1でアドレス信号が入力し、時刻t2で置換要否判定回路2による判定が行われた結果、選択されなかったワード線WLの電位は“H”レベル、プレート線PLおよびブロック選択線BSの電位はそれぞれ“L”レベルに固定され、メモリセルのリード/ライト動作は行われない。
【0021】
これに対して、選択されたスペアワード線SWLが“L”レベルに駆動され、この後、ブロック選択線BSが“H”レベルに駆動されてスペアメモリセルがビット線BLに接続され、さらに、スペアプレート線SPLが“H”レベルに駆動されることにより、スペアメモリセルのリード/ライト動作が行われる。
【0022】
しかし、図24に示した従来例のワード線選択系の回路は、アドレス入力回路91にアドレス信号が入力した後、置換要否判定回路92で入力アドレスを記憶アドレスと比較した結果によって、セルアレイ95のメモリセル用ワード線WL/スペア用のセルアレイ96のスペアワード線SWLのいずれを選択するかを決めているので、アクセス時間に遅延が生じていた。
【0023】
【特許文献1】
特開平10−255483号公報
【0024】
【発明が解決しようとする課題】
上記したように従来のFeRAMのワード線選択回路は、アクセス時間が長くなるという問題があった。
【0025】
本発明は上記の問題点を解決すべくなされたもので、アクセス時間の短縮を実現し得る半導体記憶装置を提供することを目的とする。
【0026】
【課題を解決するための手段】
本発明の第1の半導体記憶装置は、強誘電体キャパシタを用いたメモリセルが複数配列されたメモリセルアレイと、前記メモリセルアレイのメモリセルに接続されているワード線と、前記ワード線を選択的に駆動するためのワード線ドライバと、前記メモリセルアレイの不良メモリセルを置換するための強誘電体キャパシタを用いたスペアメモリセルが複数配列されたスペアセルアレイと、前記スペアセルアレイのスペアメモリセルに接続されているスペアワード線と、前記スペアワード線を選択的に駆動するためのスペアワード線ドライバと、前記メモリセルの選択指定を行うためのアドレス信号が入力するアドレス入力回路と、前記アドレス入力回路に入力されたアドレスと予め記憶している不良アドレスとを比較し、比較結果に応じて前記ワード線ドライバまたはスペアワード線ドライバを選択するための出力信号を生成する判定回路とを具備し、前記ワード線ドライバおよびスペアワード線ドライバは、前記アドレス信号が入力した時のアドレス入力回路の出力により同時に選択されて前記ワード線およびスペアワード線をそれぞれ駆動開始した後に、前記判定回路の出力信号により駆動の中止または続行が選択されることを特徴とする。
【0027】
本発明の第2の半導体記憶装置は、それぞれ強誘電体キャパシタを用いたメモリセルが複数配列されたメモリセルアレイおよびスペアセルアレイと、前記メモリセルアレイの不良のメモリセルまたはそれを置換するための前記スペアセルアレイのスペアメモリセルにアクセスする際、上記不良のメモリセルに接続されているワード線およびスペアメモリセルに接続されているスペアワード線に対して同時に選択駆動を開始した後、一方の駆動を中止し、他方の駆動を続行するワード線ドライバおよびスペアワード線ドライバとを具備することを特徴とする。
【0028】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0029】
図1は、本発明に係るFeRAMの構成を概略的に示すブロック図である。
【0030】
メモリセルアレイ11は、強誘電体キャパシタとトランジスタとからなるメモリセルMが配列されて構成されており、ワード線WL、プレート線PLおよびビット線BLが配置されている。12はメモリセルアレイ11のワード線WLを選択駆動するロウデコーダ、13はプレート線PLを選択駆動するプレート線デコーダである。
【0031】
なお、前記メモリセルMは、図9に示したような1トランジスタ/1キャパシタ(強誘電体キャパシタ)構成のもの、または、図10に示したようなTC並列ユニット直列接続型強誘電体メモリセルであり、同一行のセルトランジスタに共通にワード線WLが設けられている。
【0032】
また、図示していないが、前記メモリセルアレイ11には、本来のメモリセルアレイとは別にスペア用のメモリセルアレイが含まれており、スペア用のメモリセルに対応してスペアワード線、スペアロウデコーダ、スペアプレート線PL、スペアプレート線デコーダが設けられている。
【0033】
ここで、メモリセルMおよびスペア用のメモリセルが1トランジスタ/1キャパシタ構成であって1本のワード線を単位としてスペアワード線に置換を行う場合には、1本のワード線に対応する1個のロウデコーダを単位としてスペアロウデコーダに置換するものとする。
【0034】
これに対して、メモリセルMおよびスペア用のメモリセルがTC並列ユニット直列接続型強誘電体メモリセルであって1つのメモリセルに属する複数のセルユニットに接続されている複数本(本例では8本)のワード線を単位としてスペアワード線に置換を行う場合には、8本のワード線に対応する8個のロウデコーダを単位としてスペアロウデコーダに置換するものとする。但し、本発明では、複数本のワード線を単位としてスペアワード線に置換を行うことに制限されるものではない。
【0035】
14はメモリセルアレイ11のビット線BLに読み出されたデータを検知・増幅するセンスアンプ回路、15はメモリセルアレイ11のカラムを選択するカラムゲート、16はカラムゲート15を選択するカラムデコーダである。17はセンスアンプ回路14とI/O端子との間でデータを入力するデータバッファである。
【0036】
メモリセルアレイ11の読み出し書き込みの制御を行う制御回路18は、ロウ系制御回路18−1、カラム系制御回路18−2およびリード/ライト制御回路18−3を有する。
【0037】
ロウ系制御回路18−1は、ロウアドレスを取り込んで、ロウデコーダ12やプレート線デコーダ13を制御する。カラム系制御回路18−2は、カラムアドレスを取り込んでカラムデコーダ16を制御する。リード/ライト制御回路18−3は、ビット線イコライズ信号EQL、センスアンプ活性化信号SAP,BSAN等を発生する。
【0038】
メモリチップ内には、外部電源電圧Vextが供給されて、内部電源電圧Vintを発生する内部電源回路19も設けられている。この内部電源回路19は、必要に応じて昇圧電圧を発生する昇圧回路を含むものであっても良い。
【0039】
チップ外部から供給されるチップイネーブル信号/CEは、メモリチップをアクティブ状態に設定するものである。即ち、通常は、外部電源が投入され、チップイネーブル信号/CEが“L”となることにより、制御回路18によりメモリセルアレイのアクセス可能な状態になる。
【0040】
但し、本例では、電源が投入され、チップイネーブル信号/CEが“L”になっても直ちにはメモリセルアレイ11に対するアクセスが開始されないようにしている。具体的には、チップイネーブル信号/CEの立ち下がりをカウントするカウンタ10が設けられており、このカウンタ10のカウント値がある定められた値になったことを検出してアクセス許可信号EN(EN0〜EN4)を発生するアクセス許可回路20が設けられている。このアクセス許可回路20により、電源投入後に所定の猶予期間を設定し、その猶予期間経過後に初めてメモリセルアレイ11に対するアクセスを可能としている。
【0041】
アクセス許可回路20は、内部電源回路19が出力する内部電源電圧Vintも監視している。これによりアクセス許可回路20は、内部電源電圧Vintがある定められたレベルに達した場合にアクセス許可信号ENを出力するようになっている。具体的に、アクセス許可回路20によるカウンタ10のカウント値の判定と、内部電源電圧Vintの判定とは、アクセス許可信号ENを発生するためのAND条件としてもよいし、或いはいずれか一方のみの判定を用いるようにしてもよい。
【0042】
アクセス許可信号ENとして、図の例では、ロウ系制御回路18−1に入る信号EN1、カラム系制御回路18−2に入る信号EN2、リード/ライト制御回路18−3に入る信号EN3、内部電源回路19に入る信号EN4および外部にフラグとして出力する信号EN0を示している。これらの信号EN0〜EN4は、一つの信号でもよいし、あるいは制御対象回路に応じて少しずつタイミングがずれた別々の信号としてもよい。
【0043】
図2は、図1中のメモリセルアレイ11における相補的な1対のビット線BL,BBL分を取り出して一例を示す回路図である。ここでは、メモリセルMi(i=0〜n)の一例として、1トランジスタTi/1キャパシタCi構成のものを図示している。
【0044】
トランジスタTiのゲートはワード線WLiに接続され、トランジスタTiのドレインはビット線BLに接続され、強誘電体キャパシタCiの一端(プレート電極)はプレート線PLiに接続されている。
【0045】
ビット線対BL,BBLは、セルアレイ内部と、ビット線イコライズ回路21およびビット線センスアンプ回路14の領域の間で、選択ゲート22となるNMOSトランジスタQN6,QN7により分離されている。
【0046】
センスアンプ回路14は、NMOSトランジスタQN1,QN2からなるNMOSフリップフロップと、PMOSトランジスタQP1,QP2からなるPMOSフリップフロップにより構成される。
【0047】
カラムゲート15は、ビット線BL,BBLとデータ線DQ,BDQとの間に挿入され、前記カラムデコーダ16により制御されるNMOSトランジスタQN4,QN5により構成される。
【0048】
イコライズ回路21は、ビット線BL,BBL間を短絡するイコライズ用NMOSトランジスタQN10と、各ビット線BL,BBLに一端が接続されたプリチャージ用NMOSトランジスタQN11,QN12を有する。これらのトランジスタのゲートは共通にイコライズ信号EQLにより制御される。
【0049】
ワード線WLiを駆動するワード線駆動回路23は、図1中のロウデコーダ12に含まれる。プレート線PLiを駆動するプレート線駆動回路24は、図1中のプレート線デコーダ13に含まれる。
【0050】
選択ゲート22を駆動する選択ゲート駆動回路25は、図1中のロウ系制御回路18−1に含まれるブロックデコーダにより選択的に活性化される。
【0051】
<第1の実施形態>
次に、第1の実施形態として、図1のFeRAMが図9を参照して前述したような1トランジスタ/1キャパシタ構成のFeRAMセルのアレイを有する場合について構成および動作を説明する。
【0052】
図3は、図1中のワード線選択系の回路およびメモリセルアレイの一部(スペア回路も含む)を取り出して構成を示すブロック図である。
【0053】
この回路は、図24を参照して前述した従来例のワード線選択系の回路と比べて、アドレス入力回路1の出力を、置換要否判定回路(フューズデータを用いる場合には、フューズ判定回路と称することもある)2のほかに、ワード線ドライバ3とスペア用ワード線ドライバ4にも直接に供給する点が異なる。
【0054】
即ち、図3において、1はアドレス入力回路、2は置換要否判定回路、3は複数のワード線ドライバ、4は複数のスペア用ワード線ドライバ、5はセルアレイ、6はスペア用のセルアレイである。セルアレイ5において、MCは1トランジスタ/1キャパシタ構成のセル、スペア用のセルアレイ6において、SMは1トランジスタ/1キャパシタ構成のスペアセルである。
【0055】
前記アドレス入力回路1は、アドレス信号が入力すると、これを波形整形して出力する機能と、後述するようなパルス信号を出力する機能を有する回路であり、そのアドレス信号出力を、前記置換要否判定回路2に供給するとともに、前記複数のワード線ドライバ3と複数のスペア用ワード線ドライバ4にも供給する。本例では、ロウリダンダンシを行うので、上記置換要否判定回路2はロウアドレス信号あるいはそれをプリデコードした信号を取り扱う。
【0056】
置換要否判定回路2は、メモリセルをスペアメモリセルに置換する場合のアドレス(本例ではロウアドレス)を例えばフューズ素子に記憶しておき、アドレス入力回路1から供給される入力アドレスを記憶アドレス(フューズデータ)と比較して置換の要否を判定し、判定結果に応じて前記複数のワード線ドライバ3あるいは複数のスペア用ワード線ドライバ4を選択的に駆動する。
【0057】
上記ワード線ドライバ3の駆動出力は、セルアレイ5のメモリセルに接続されているワード線WLに供給され、前記スペア用ワード線ドライバ4の駆動出力は、スペア用のセルアレイ6のスペアメモリセルに接続されているスペアワード線SWLに供給される。
【0058】
前記複数のワード線ドライバ3は、それぞれの出力が対応するワード線WLを介してセルアレイ5のメモリセルに供給され、前記複数のスペア用ワード線ドライバ4は、それぞれの出力が対応するスペアワード線SWLを介してスペア用のセルアレイ6のスペアメモリセルに供給される。
【0059】
上記複数のワード線ドライバ3および複数のスペア用ワード線ドライバ4は、アドレス信号が供給されると、デコードし、それぞれ対応するワード線WLおよびスペアワード線SWLの駆動を開始するものである。そして、前記置換要否判定回路2から置換を必要とする判定結果の信号が供給されると、前記ワード線WLの駆動を停止させ、前記スペアワード線SWLの駆動を継続させるように制御され、前記置換要否判定回路2から置換を必要としない判定結果の信号が供給されると、前記ワード線WLの駆動を継続させ、前記スペアワード線SWLの駆動を停止させるように制御される。
【0060】
次に、上記ワード線WLおよびスペアワード線SWLの駆動方式に関する動作例として2例を説明する。
【0061】
(第1の実施例)
図4は、第1の実施形態のFeRAMにおいてスペアワード線SWLが選択された場合の第1の動作例を示す波形図である。ここで、メモリセルに接続されているプレート線PLは、プレート線ドライバ(図示せず)により駆動され、スペアメモリセルに接続されているスペアプレート線SPLは、スペアプレート線ドライバ(図示せず)により駆動される。
【0062】
時刻t1でアドレス信号がアドレス入力回路1に入力すると、その出力がワード線ドライバ3とスペア用ワード線ドライバ4にも入力する。これにより、ワード線ドライバ3はワード線WLを“L”レベルから“H”レベルに上げ始め、スペア用ワード線ドライバ4はスペア用ワード線SWLを“L”レベルから“H”レベルに上げ始める。
【0063】
上記WLの電位およびSWLの電位がそれぞれある程度上がった時刻t5で、置換要否判定回路2でフューズ素子に記憶しているアドレスとの比較により、置換の必要があると判定(フューズ判定)される。この結果、選択されなかったワード線WLの電位は元の“L”レベルに下がり(戻り)始め、このワード線WLにゲートが接続されているセルトランジスタがオフ状態になる。また、セルアレイ5のプレート線PLの電位は“L”レベルに固定されるので、メモリセルのリード/ライト動作は行われない。
【0064】
これに対して、選択されたスペアワード線SWLはそのまま“H”レベルまで上がり、このスペアワード線WLにゲートが接続されているセルトランジスタがオン状態になり、それに接続されている強誘電体キャパシタ7が選択される。この後、スペアプレート線SPLが“H”レベルに駆動されることにより、リード動作またはライト動作が行われる。
【0065】
上記したように、本例によれば、アドレス入力回路1に入力した時にその出力がワード線ドライバ3とスペア用ワード線ドライバ4にも入力し、ワード線WLおよびスペアワード線SWLを同時に“H”レベルに上げ始める動作が、図25を参照して前述した従来例の動作と異なる。
【0066】
このような動作後に置換要否判定回路2の判定結果によりワード線ドライバ3あるいはスペア用ワード線ドライバ4が選択されてワード線WLあるいはスペアワード線SWLが駆動される時の動作が速くなり、従来例の動作よりもアクセス時間を短縮することができる。
【0067】
この場合、仮に、ワード線WLおよびスペアワード線SWLが同時に“H”レベルになって、メモリセルのセルトランジスタ8とスペアメモリセルのセルトランジスタ8がオン(選択)状態になっても、ビット線BLの電位とプレート線PLの電位、スペア用プレート線SPLの電位が同じならば、選択された強誘電体キャパシタ7の両端に電位差が生じず、記憶データの破壊は起こらない。
【0068】
(第2の実施例)
図5は、第1の実施形態のFeRAMにおいてスペアワード線SWLが選択された場合の第2の動作例を示す波形図である。
【0069】
第2の実施例は、図4を参照して前述した第1の実施例と比べて、アドレス信号がアドレス入力回路1に入力し、その出力がワード線ドライバ3とスペア用ワード線ドライバ4にも入力した時に、ワード線WLおよびスペアワード線SWLを同時に“H”レベルに上げ始め、“H”レベルの近く、あるいは、完全に“H”レベルになった後の時刻t6で置換要否判定回路2により判定が行われる点が異なり、その他は同じである。このような動作により、図25を参照して前述した従来例の動作よりもアクセス時間を短縮することができる。
【0070】
なお、上記動作に際して、プレート線PLまたはスペア用プレート線SPLが選択されて“H”レベルになる前に、選択されなかった方のワード線WLまたはスペアワード線SWLの電位を“L”レベルに戻すことによって、選択されなかった強誘電体キャパシタ7の両端間に電位差を生じさせないことを条件に、前記ワード線WLおよびスペアワード線SWLを完全に“H”レベルまで上げても、誤動作をまねくおそれはない。
【0071】
<第2の実施形態>
次に、第2の実施形態として、図1のFeRAMが図10を参照して前述したTC並列ユニット直列接続型強誘電体メモリセルのアレイを有する場合について構成および動作を説明する。
【0072】
図6は、図1中のワード線選択系の回路およびメモリセルアレイの一部(スペア回路も含む)を取り出して構成を示すブロック図である。
【0073】
図6において、1はアドレス入力回路、2は置換要否判定回路、3aはワード線ドライバ、4aはスペア用ワード線ドライバ、5aはセルアレイ、6aはスペア用のセルアレイである。セルアレイ5aにおいて、MCはTC並列ユニット直列接続型強誘電体メモリセル、スペア用のセルアレイ6aにおいて、SMはスペア用のTC並列ユニット直列接続型強誘電体メモリセルである。
【0074】
前記アドレス入力回路1は、アドレス信号が入力すると、これを波形整形して出力する機能と、後述するパルス信号を出力する機能を有する回路であり、その出力信号を、置換要否判定回路2のほかに、ワード線ドライバ3aとスペア用ワード線ドライバ4aにも供給する。
【0075】
置換要否判定回路2は、メモリセルをスペアメモリセルに置換する場合のアドレス(本例ではロウアドレス)を予め例えばフューズ素子に記憶しておき、アドレス入力回路1から供給される入力アドレスを記憶アドレス(フューズデータ)と比較して置換の要否を判定し、判定結果に応じてワード線ドライバ3aあるいはスペア用ワード線ドライバ4aを選択する。
【0076】
上記ワード線ドライバ3aの駆動出力は、セルアレイ5aのメモリセルに接続されているワード線WLに供給され、前記スペア用ワード線ドライバ4aの駆動出力は、スペア用のセルアレイ6aのスペアメモリセルに接続されているスペアワード線SWLに供給される。
【0077】
次に、上記ワード線WLおよびスペアワード線SWLの駆動方式に関する動作例として2例を説明する。
【0078】
(第3の実施例)
図7は、第2の実施形態のFeRAMにおいてスペアワード線SWLが選択された場合の第3の動作例を示す波形図である。
【0079】
時刻t1でアドレス信号がアドレス入力回路1に入力すると、その出力がワード線ドライバ3aとスペア用ワード線ドライバ4aにも入力する。これにより、ワード線ドライバ3aは選択したワード線WLを“H”レベルから“L”レベルに下げ始め、スペア用ワード線ドライバ4aは選択したスペア用ワード線SWLを“H”レベルから“L”レベルに下げ始める。
【0080】
上記WLの電位およびSWLの電位がそれぞれある程度下がった時刻t3で、置換要否判定回路2によるアドレス比較により、置換の必要があると判定される。この結果、前記ワード線WLの電位は元の“H”レベルに上がり(戻り)始め、このワード線WLにゲートが接続されているセルトランジスタがオン状態になる。また、セルアレイ5のブロック選択線BLおよびプレート線PLの電位はそれぞれ“L”レベルに固定されるので、メモリセルのリード/ライト動作は行われない。
【0081】
これに対して、置換されたスペアワード線SWLはそのまま“L”レベルまで下がり、このスペアワード線WLにゲートが接続されているセルトランジスタがオフ状態になり、それに並列接続されている強誘電体キャパシタ7が選択される。この後、スペアブロック選択線SBSが“H”レベルに駆動されてスペアメモリセルがビット線BLに接続され、さらに、スペアプレート線SPLが“H”レベルに駆動されることにより、リード動作またはライト動作が行われる。
【0082】
上記したように、本例によれば、アドレス入力回路1に入力した時にその出力がワード線ドライバ3aとスペア用ワード線ドライバ4aにも入力し、ワード線WLおよびスペアワード線SWLを同時に“L”レベルに下げ始める動作が、図26を参照して前述した従来例の動作と異なる。
【0083】
このようにワード線WLおよびスペアワード線SWLを同時にアクティブ状態にした動作後に置換要否判定回路2の判定結果によりワード線ドライバ3aあるいはスペア用ワード線ドライバ4aが選択される。したがって、ワード線WLあるいはスペアワード線SWLが駆動される時の動作が速くなり、従来例の動作よりもアクセス時間を短縮することができる。
【0084】
この場合、ブロック選択線BSおよびスペア用ブロック選択線SBSがそれぞれ“L”レベル(ブロック選択トランジスタ9およびスペアブロック選択トランジスタ9がそれぞれオフ)であり、メモリセルおよびスペアメモリセルがそれぞれビット線BLから遮断されている。
【0085】
したがって、この状態において、仮に、ワード線WLおよびスペアワード線SWLが同時に“L”レベルになって、メモリセルのセルトランジスタ8およびスペアメモリセルのセルトランジスタ8が同時にオフ(選択)状態になっても、選択された強誘電体キャパシタ7の両端に電位差が生じないので、記憶データの破壊は起こらない。
【0086】
なお、上記動作を行わせるために、前記ワード線ドライバ3aおよびスペアワード線ドライバ4aにより駆動開始された前記ワード線およびスペアワード線の電位が活性レベルに達する前に、前記置換要否判定回路2の出力により前記ワード線ドライバ3aおよびスペアワード線ドライバ4aによる駆動の中止または続行を選択するように構成されている。
【0087】
(第4の実施例)
図8は、第2の実施形態のFeRAMにおいてスペアワード線SWLが選択された場合の第4の動作例を示す波形図である。
【0088】
第4の実施例は、図7を参照して前述した第3の実施例と比べて、アドレス信号がアドレス入力回路1に入力し、その出力がワード線ドライバ3aとスペア用ワード線ドライバ4aにも入力した時に、選択したワード線WLおよびスペアワード線SWLを同時に“L”レベルに下げ始め、“L”レベルの近く、あるいは、完全に“L”レベルになった後の時刻t4で置換要否判定回路2により判定が行われる点が異なり、その他は同じである。このような動作により、図26を参照して前述した従来例の動作よりもアクセス時間を短縮することができる。
【0089】
上記動作を行わせるために、前記ワード線ドライバ3aおよびスペアワード線ドライバ4aにより駆動開始された前記ワード線およびスペアワード線の電位が活性レベルに達した後に、前記置換要否判定回路2の出力により前記ワード線ドライバ3aおよびスペアワード線ドライバ4aによる駆動の中止または続行を選択するように構成されている。
【0090】
なお、上記動作に際して、ブロック選択線BSまたはスペアブロック選択線SBSが選択されて“H”レベルになる前に、選択されなかった方のワード線WLまたはスペアワード線SWLの電位を“H”レベルに戻すことによって、選択されなかった強誘電体キャパシタ7の両端間に電位差を生じさせないことを条件に、前記ワード線WLおよびスペアワード線SWLを完全に“L”レベルまで下げても、誤動作をまねくおそれはない。
【0091】
次に、前述した第1の実施形態における図3中のワード線ドライバ3およびスペアワード線ドライバ4の具体的回路の複数例および第2の実施形態における図6中のワード線ドライバ3aおよびスペアワード線ドライバ4aの具体的回路の複数例を説明する。
【0092】
図11(a)は、第1の実施形態における第1実施例の動作(図4)を実現させるための図3中のワード線ドライバ3およびスペアワード線ドライバ4の第1の具体例のうち、代表的にワード線ドライバ3を示す回路図である。
【0093】
図11(a)に示すワード線ドライバは、ナンド回路NANDとアンド回路AND から構成される。上記NANDには、アドレス入力回路1の出力信号Aとフューズ判定回路2の出力信号Fが入力し、このNANDの出力は前記AND に入力する。このANDには前記NANDの出力の他に、相補的なワード線ドライバ選択信号WS1 〜WSn 、/WS1〜/WSn(2n本)の内のn本が入力し、ワード線WLを駆動する。
【0094】
このワード線ドライバは、n本のワード線ドライバ選択信号入力が全て“H”になった場合に選択されるものであり、NANDの出力と同じ論理値をAND から出力する。なお、ワード線WLを駆動するAND は負荷が大きいので、出力波形の立ち上がりおよび立ち下がりが遅くなる。
【0095】
図11(b)および(c)は、それぞれ対応して図11(a)の回路が選択される場合および非選択の場合においてアドレス入力回路1の出力信号(パルス信号)Aにより駆動された後にフューズ判定回路2の出力信号Fにより制御される動作例を示すタイミング波形図(入出力信号および内部ノードの動作波形図)である。
【0096】
時刻T1−T2の期間は、アドレス入力回路1の出力Aは“H”であり、フューズ判定回路2の出力Fも“H”であり、NANDの出力は“L”であり、ワード線ドライバの出力は“L”である。
【0097】
時刻T2−T3の期間は、アドレス入力回路1の出力Aが“L”になり、フューズ判定回路2の出力Fも“L”になり、NANDの出力は“H”になり、ワード線ドライバの出力は“H”になり始める。
【0098】
時刻T3−T4の期間は、選択された回路では、図11(b)に示すように、アドレス入力回路1の出力Aが“H”になり、フューズ判定回路2の出力Fは“L”であり、NANDの出力は“H”であり、ワード線ドライバの出力は“H”になり、ワード線WLが選択状態になる。これに対して、非選択された回路では、図11(c)に示すように、アドレス入力回路1の出力Aが“H”になり、フューズ判定回路2の出力Fも“H”になり、NANDの出力は“L”になり、ワード線ドライバの出力は“L”に戻され、ワード線WLが非選択状態になる。
【0099】
時刻T4以降は、アドレス入力回路1の出力Aが“H”であり、フューズ判定回路2の出力Fも“H”であり、NANDの出力は“L”であり、ワード線ドライバの出力は“L”である。
【0100】
図12(a)は、図4の動作を実現させるための図3中のワード線ドライバ3およびスペアワード線ドライバ4の第2の具体例(代表的にワード線ドライバ3)を示す回路図である。
【0101】
図12(a)に示す回路は、図11(a)に示した前述の回路と比べて、入力段のNANDに代えてノア回路NOR が用いられている点が異なり、その他は同じである。
【0102】
即ち、このワード線ドライバは、NOR とAND から構成される。上記NOR には、アドレス入力回路1の出力信号Aとフューズ判定回路2の出力信号Fが入力し、このNOR の出力は前記AND に入力する。このAND には前記NOR の出力の他に、相補的なワード線ドライバ選択信号WS1 〜WSn 、/WS1〜/WSn(2n本)の内のn本が入力する。
【0103】
このワード線ドライバは、n本のワード線ドライバ選択信号入力が全て“H”になった場合に選択されるものであり、NOR 回路の出力と同じ論理値をAND 回路から出力する。
【0104】
図12(b)および(c)は、それぞれ対応して図12(a)に示した回路が選択される場合および非選択の場合においてアドレス入力回路1の出力信号Aにより駆動された後にフューズ判定回路2の出力信号Fにより制御される動作例を示すタイミング波形図(入出力信号および内部ノードの動作波形図)である。
【0105】
時刻T1−T2の期間は、アドレス入力回路1の出力Aは“H”であり、フューズ判定回路2の出力Fも“H”であり、NOR の出力は“L”であり、ワード線ドライバの出力は“L”である。
【0106】
時刻T2−T3の期間は、アドレス入力回路1の出力Aが“L”になり、フューズ判定回路2の出力Fも“L”になり、NOR の出力は“H”になり、ワード線ドライバの出力は“H”になり始める。
【0107】
時刻T3−T4の期間は、選択された回路では、図12(b)に示すように、アドレス入力回路1の出力Aは“L”であり、フューズ判定回路2の出力Fも“L”であり、NOR の出力は“H”であり、ワード線ドライバの出力は“H”になり、ワード線WLが選択状態になる。これに対して、非選択回路では、図12(c)に示すように、アドレス入力回路1の出力Aは“L”であり、フューズ判定回路2の出力Fが“H”になり、NOR の出力は“L”になり、ワード線ドライバの出力は“L”に戻され、ワード線WLが非選択状態になる。
【0108】
時刻T4以降は、アドレス入力回路1の出力Aが“H”になり、フューズ判定回路2の出力Fも“H”であり、NOR の出力は“L”であり、ワード線ドライバの出力は“L”である。
【0109】
図13(a)は、図4の動作を実現させるための図3中のワード線ドライバ3およびスペアワード線ドライバ4の第3の具体例(代表的にワード線ドライバ3)を示す回路図である。
【0110】
図13(a)に示す回路は、図11(a)に示した前述の回路と比べて、入力段のNANDに代えて排他的論理否定回路EXNOR が用いられている点が異なり、その他は同じである。
【0111】
即ち、このワード線ドライバは、EXNOR とAND から構成される。上記EXNOR には、アドレス入力回路1の出力信号Aとフューズ判定回路2の出力信号Fが入力し、このEXNOR の出力は前記AND に入力する。このAND には前記EXNOR の出力の他に、相補的なワード線ドライバ選択信号WS1 〜WSn 、/WS1〜/WSn(2n本)の内のn本が入力する。
【0112】
このワード線ドライバは、n本のワード線ドライバ選択信号入力が全て“H”になった場合に選択されるものであり、EXNOR の出力と同じ論理値をAND から出力する。
【0113】
図13(b)および(c)は、それぞれ対応して図13(a)に示した回路が選択される場合および非選択の場合においてアドレス入力回路1の出力信号Aにより駆動された後にフューズ判定回路2の出力信号Fにより制御される動作例を示すタイミング波形図(入出力信号および内部ノードの動作波形図)である。
【0114】
時刻T1−T2の期間は、アドレス入力回路1の出力Aは“H”であり、フューズ判定回路2の出力Fは“H”であり、EXNOR の出力は“L”であり、ワード線ドライバの出力は“L”である。
【0115】
時刻T2−T3の期間は、アドレス入力回路1の出力Aが“L”になり、フューズ判定回路2の出力Fは“L”であり、EXNOR の出力は“H”になり、ワード線ドライバの出力は“H”になり始める。
【0116】
時刻T3−T4の期間は、選択された回路では、図13(b)に示すように、アドレス入力回路1の出力Aは“H”であり、フューズ判定回路2の出力Fは“H”になり、EXNOR の出力は“H”であり、ワード線ドライバの出力は“H”になり、ワード線WLが選択状態になる。これに対して、非選択回路では、図13(c)に示すように、アドレス入力回路1の出力Aは“H”になり、フューズ判定回路2の出力Fは“L”であり、EXNOR の出力は“L”になり、ワード線ドライバの出力は“L”に戻され、ワード線WLが非選択状態になる。
【0117】
時刻T4以降は、アドレス入力回路1の出力Aが“H”であり、フューズ判定回路2の出力Fは“L”であり、EXNOR の出力は“L”であり、ワード線ドライバの出力は“L”である。
【0118】
図14(a)は、図4の動作を実現させるための図3中のワード線ドライバ3およびスペアワード線ドライバ4の第4の具体例(代表的にワード線ドライバ3)を示す回路図である。
【0119】
図14(a)に示す回路は、図11(a)に示した前述の回路と比べて、入力段のNANDに代えて排他的論理和回路EXORが用いられている点が異なり、その他は同じである。
【0120】
即ち、このワード線ドライバは、EXORとAND から構成される。上記EXORには、アドレス入力回路1の出力信号Aとフューズ判定回路2の出力信号Fが入力し、このEXORの出力は前記AND に入力する。このAND には前記EXORの出力の他に、相補的なワード線ドライバ選択信号WS1 〜WSn 、/WS1〜/WSn(2n本)の内のn本が入力する。
【0121】
このワード線ドライバは、n本のワード線ドライバ選択信号入力が全て“H”になった場合に選択されるものであり、EXORの出力と同じ論理値をAND から出力する。
【0122】
図14(b)および(c)は、それぞれ対応して図14(a)に示した回路が選択される場合および非選択の場合においてアドレス入力回路1の出力信号Aにより駆動された後にフューズ判定回路2の出力信号Fにより制御される動作例を示すタイミング波形図(入出力信号および内部ノードの動作波形図)である。
【0123】
時刻T1−T2の期間は、アドレス入力回路1の出力Aは“H”であり、フューズ判定回路2の出力Fは“H”であり、EXORの出力は“L”であり、ワード線ドライバの出力は“L”である。
【0124】
時刻T2−T3の期間は、アドレス入力回路1の出力Aが“L”になり、フューズ判定回路2の出力Fは“H”であり、EXORの出力は“H”になり、ワード線ドライバの出力は“H”になり始める。
【0125】
時刻T3−T4の期間は、選択された回路では、図14(b)に示すように、アドレス入力回路1の出力Aは“H”になり、フューズ判定回路2の出力Fは“L”になり、EXORの出力は“H”であり、ワード線ドライバの出力は“H”になり、ワード線WLが選択状態になる。これに対して、非選択回路では、図14(c)に示すように、アドレス入力回路1の出力Aは“H”になり、フューズ判定回路2の出力Fは“H”であり、EXORの出力は“L”になり、ワード線ドライバの出力は“L”に戻され、ワード線WLが非選択状態になる。
【0126】
時刻T4以降は、アドレス入力回路1の出力Aが“H”であり、フューズ判定回路2の出力Fも“H”であり、EXORの出力は“L”であり、ワード線ドライバの出力は“L”である。
【0127】
図15(a)は、図4の動作を実現させるための図3中のワード線ドライバ3およびスペアワード線ドライバ4の第5の具体例(代表的にワード線ドライバ3)を示す回路図である。
【0128】
図15(a)に示す回路は、図11(a)に示した前述の回路と比べて、入力段のNANDに代えてアンド回路AND が用いられている点が異なり、その他は同じである。
【0129】
即ち、このワード線ドライバは、入力段のAND-1 と出力段のAND から構成される。上記入力段のAND-1 には、アドレス入力回路1の出力信号Aとフューズ判定回路2の出力信号Fが入力し、このAND の出力は前記出力段のAND に入力する。このAND には前記入力段のAND の出力の他に、相補的なワード線ドライバ選択信号WS1 〜WSn 、/WS1〜/WSn(2n本)の内のn本が入力する。
【0130】
このワード線ドライバは、n本のワード線ドライバ選択信号入力が全て“H”になった場合に選択されるものであり、入力段のAND-1 の出力と同じ論理値を出力段のAND から出力する。
【0131】
図15(b)および(c)は、それぞれ対応して図15(a)の回路が選択される場合および非選択の場合においてアドレス入力回路1の出力信号Aにより駆動された後にフューズ判定回路2の出力信号Fにより制御される動作例を示すタイミング波形図(入出力信号および内部ノードの動作波形図)である。
【0132】
時刻T1−T2の期間は、アドレス入力回路1の出力Aは“L”であり、フューズ判定回路2の出力Fも“L”であり、入力段のAND-1 の出力は“L”であり、ワード線ドライバの出力は“L”である。
【0133】
時刻T2−T3の期間は、アドレス入力回路1の出力Aが“H”になり、フューズ判定回路2の出力Fも“H”になり、入力段のAND の出力は“H”になり、ワード線ドライバの出力は“H”になり始める。
【0134】
時刻T3−T4の期間は、選択された回路では、図15(b)に示すように、アドレス入力回路1の出力Aは“H”であり、フューズ判定回路2の出力Fも“H”であり、入力段のAND-1 の出力は“H”であり、ワード線ドライバの出力は“H”になり、ワード線WLが選択状態になる。これに対して、非選択回路では、図15(c)に示すように、アドレス入力回路1の出力Aは“H”であり、フューズ判定回路2の出力Fは“L”になり、入力段のAND-1 の出力は“L”になり、ワード線ドライバの出力は“L”に戻され、ワード線WLが非選択状態になる。
【0135】
時刻T4以降は、アドレス入力回路1の出力Aが“L”になり、フューズ判定回路2の出力Fも“L”であり、入力段のAND-1 の出力は“L”であり、ワード線ドライバの出力は“L”である。
【0136】
図16(a)は、図4の動作を実現させるための図3中のワード線ドライバ3およびスペアワード線ドライバ4の第6の具体例(代表的にワード線ドライバ3)を示す回路図である。
【0137】
図16(a)に示す回路は、図11(a)に示した前述の回路と比べて、入力段のNANDに代えてオア(論理和)回路ORが用いられている点が異なり、その他は同じである。
【0138】
即ち、このワード線ドライバは、ORとAND から構成される。上記ORには、アドレス入力回路1の出力信号Aとフューズ判定回路2の出力信号Fが入力し、このOR回路の出力は前記AND に入力する。このAND には前記ORの出力の他に、相補的なワード線ドライバ選択信号WS1 〜WSn 、/WS1〜/WSn(2n本)の内のn本が入力する。
【0139】
このワード線ドライバは、n本のワード線ドライバ選択信号入力が全て“H”になった場合に選択されるものであり、ORの出力と同じ論理値をAND から出力する。
【0140】
図16(b)および(c)は、それぞれ対応して図16(a)の回路が選択される場合および非選択の場合においてアドレス入力回路1の出力信号Aにより駆動された後にフューズ判定回路2の出力信号Fにより制御される動作例を示すタイミング波形図(入出力信号および内部ノードの動作波形図)である。
【0141】
時刻T1−T2の期間は、アドレス入力回路1の出力Aは“L”であり、フューズ判定回路2の出力Fも“L”であり、ORの出力は“L”であり、ワード線ドライバの出力は“L”である。
【0142】
時刻T2−T3の期間は、アドレス入力回路1の出力Aが“H”になり、フューズ判定回路2の出力Fも“H”になり、ORの出力は“H”になり、ワード線ドライバの出力は“H”になり始める。
【0143】
時刻T3−T4の期間は、選択された回路では、図16(b)に示すように、アドレス入力回路1の出力Aは“L”になり、フューズ判定回路2の出力Fは“H”であり、ORの出力は“H”であり、ワード線ドライバの出力は“H”になり、ワード線WLが選択状態になる。これに対して、非選択回路では、図16(c)に示すように、アドレス入力回路1の出力Aは“L”になり、フューズ判定回路2の出力Fも“L”になり、ORの出力は“L”になり、ワード線ドライバの出力は“L”に戻され、ワード線WLが非選択状態になる。
【0144】
時刻T4以降は、アドレス入力回路1の出力Aは“L”であり、フューズ判定回路2の出力Fも“L”であり、ORの出力は“L”であり、ワード線ドライバの出力は“L”である。
【0145】
図17(a)は、第2の実施形態における第3実施例の動作(図7)を実現させるための図6中のワード線ドライバ3aおよびスペアワード線ドライバ4aの第1の具体例(代表的にワード線ドライバ3a)を示す回路図である。
【0146】
図17(a)に示すワード線ドライバは、入力段のナンド回路NAND-1と出力段のナンド回路NANDから構成される。上記入力段のNAND-1には、アドレス入力回路1の出力信号Aとフューズ判定回路2の出力信号Fが入力し、このNAND-1の出力は前記出力段のNANDに入力する。このNANDには前記入力段のNAND-1の出力の他に、相補的なワード線ドライバ選択信号WS1 〜WSn 、/WS1〜/WSn(2n本)の内のn本が入力し、ワード線WLを駆動する。
【0147】
このワード線ドライバは、n本のワード線ドライバ選択信号入力が全て“H”になった場合に選択されるものであり、入力段のNAND-1の出力の反転信号を出力段のNANDから出力する。なお、ワード線WLを駆動する出力段のNANDは負荷が大きいので、出力波形の立ち上がりおよび立ち下がりが遅くなる。
【0148】
図17(b)および(c)は、それぞれ対応して図17(a)の回路が選択される場合および非選択の場合においてアドレス入力回路1の出力信号Aにより駆動された後にフューズ判定回路2の出力信号Fにより制御される動作例を示すタイミング波形図(入出力信号および内部ノードの動作波形図)である。
【0149】
時刻T1−T2の期間は、アドレス入力回路1の出力Aは“H”であり、フューズ判定回路2の出力Fも“H”であり、入力段のNAND-1の出力は“L”であり、ワード線ドライバの出力は“H”である。
【0150】
時刻T2−T3の期間は、アドレス入力回路1の出力Aが“L”になり、フューズ判定回路2の出力Fも“L”になり、入力段のNAND-1の出力は“H”になり、ワード線ドライバの出力は“L”になり始める。
【0151】
時刻T3−T4の期間は、選択された回路では、図17(b)に示すように、アドレス入力回路1の出力Aが“H”になり、フューズ判定回路2の出力Fは“H”であり、入力段のNAND-1の出力は“H”であり、ワード線ドライバの出力は“L”になり、ワード線WLが選択状態になる。これに対して、非選択された回路では、図17(c)に示すように、アドレス入力回路1の出力Aが“H”になり、フューズ判定回路2の出力Fも“H”になり、入力段のNAND-1の出力は“H”になり、ワード線ドライバの出力は“H”に戻され、ワード線WLが非選択状態になる。
【0152】
時刻T4以降は、アドレス入力回路1の出力Aが“H”であり、フューズ判定回路2の出力Fも“H”であり、入力段のNAND-1の出力は“L”であり、ワード線ドライバの出力は“H”である。
【0153】
図18(a)は、図7の動作を実現させるための図6中のワード線ドライバ3aおよびスペアワード線ドライバ4aの第2の具体例(代表的にワード線ドライバ3a)を示す回路図である。
【0154】
図18(a)に示す回路は、図17(a)に示した前述の回路と比べて、入力段のNAND-1に代えてノア回路NOR が用いられている点が異なり、その他は同じである。
【0155】
即ち、このワード線ドライバは、NOR とNANDから構成される。上記NOR には、アドレス入力回路1の出力信号Aとフューズ判定回路2の出力信号Fが入力し、このNOR の出力は前記NANDに入力する。このNANDには前記NOR の出力の他に、相補的なワード線ドライバ選択信号WS1 〜WSn 、/WS1〜/WSn(2n本)の内のn本が入力する。
【0156】
このワード線ドライバは、n本のワード線ドライバ選択信号入力が全て“H”になった場合に選択されるものであり、NOR の出力の反転信号をNANDから出力する。
【0157】
図18(b)および(c)は、それぞれ対応して図18(a)の回路が選択される場合および非選択の場合においてアドレス入力回路1の出力信号Aにより駆動された後にフューズ判定回路2の出力信号Fにより制御される動作例を示すタイミング波形図(入出力信号および内部ノードの動作波形図)である。
【0158】
時刻T1−T2の期間は、アドレス入力回路1の出力Aは“H”であり、フューズ判定回路2の出力Fも“H”であり、NOR の出力は“L”であり、ワード線ドライバの出力は“H”である。
【0159】
時刻T2−T3の期間は、アドレス入力回路1の出力Aが“L”になり、フューズ判定回路2の出力Fも“L”になり、NOR の出力は“H”になり、ワード線ドライバの出力は“L”になり始める。
【0160】
時刻T3−T4の期間は、選択された回路では、図18(b)に示すように、アドレス入力回路1の出力Aは“L”であり、フューズ判定回路2の出力Fも“L”であり、NOR の出力は“H”であり、ワード線ドライバの出力は“L”になり、ワード線WLが選択状態になる。これに対して、非選択された回路では、図18(c)に示すように、アドレス入力回路1の出力Aは“L”であり、フューズ判定回路2の出力Fが“H”になり、NOR の出力は“L”になり、ワード線ドライバの出力は“H”に戻され、ワード線WLが非選択状態になる。
【0161】
時刻T4以降は、アドレス入力回路1の出力Aが“H”であり、フューズ判定回路2の出力Fも“H”であり、NOR の出力は“L”であり、ワード線ドライバの出力は“H”である。
【0162】
図19(a)は、図7の動作を実現させるための図6中のワード線ドライバ3aおよびスペアワード線ドライバ4aの第3の具体例(代表的にワード線ドライバ3a)を示す回路図である。
【0163】
図19(a)に示す回路は、図17(a)に示した前述の回路と比べて、入力段のNAND-1に代えて排他的論理否定回路EXNOR が用いられている点が異なり、その他は同じである。
【0164】
即ち、このワード線ドライバは、EXNOR とNANDから構成される。上記EXNOR には、アドレス入力回路1の出力信号Aとフューズ判定回路2の出力信号Fが入力し、このEXNOR の出力は前記NANDに入力する。このNANDには前記EXNOR の出力の他に、相補的なワード線ドライバ選択信号WS1 〜WSn 、/WS1〜/WSn(2n本)の内のn本が入力する。
【0165】
このワード線ドライバは、n本のワード線ドライバ選択信号入力が全て“H”になった場合に選択されるものであり、EXNOR の出力の反転信号をNANDから出力する。
【0166】
図19(b)および(c)は、それぞれ対応して図19(a)の回路が選択される場合および非選択の場合においてアドレス入力回路1の出力信号Aにより駆動された後にフューズ判定回路2の出力信号Fにより制御される動作例を示すタイミング波形図(入出力信号および内部ノードの動作波形図)である。
【0167】
時刻T1−T2の期間は、アドレス入力回路1の出力Aは“H”であり、フューズ判定回路2の出力Fは“L”であり、EXNOR の出力は“L”であり、ワード線ドライバの出力は“H”である。
【0168】
時刻T2−T3の期間は、アドレス入力回路1の出力Aが“L”になり、フューズ判定回路2の出力Fは“L”であり、EXNOR の出力は“H”になり、ワード線ドライバの出力は“L”になり始める。
【0169】
時刻T3−T4の期間は、選択された回路では、図19(b)に示すように、アドレス入力回路1の出力Aは“H”になり、フューズ判定回路2の出力Fも“H”になり、EXNOR の出力は“H”であり、ワード線ドライバの出力は“L”になり、ワード線WLが選択状態になる。これに対して、非選択された回路では、図19(c)に示すように、アドレス入力回路1の出力Aは“H”になり、フューズ判定回路2の出力Fは“L”であり、EXNOR の出力は“L”になり、ワード線ドライバの出力は“H”に戻され、ワード線WLが非選択状態になる。
【0170】
時刻T4以降は、アドレス入力回路1の出力Aが“H”であり、フューズ判定回路2の出力Fは“L”であり、EXNOR の出力は“L”であり、ワード線ドライバの出力は“H”である。
【0171】
図20(a)は、図7の動作を実現させるための図6中のワード線ドライバ3aおよびスペアワード線ドライバ4aの第4の具体例(代表的にワード線ドライバ3a)を示す回路図である。
【0172】
図20(a)に示す回路は、図17(a)に示した前述の回路と比べて、入力段のNAND-1に代えて排他的論理和回路EXORが用いられている点が異なり、その他は同じである。
【0173】
即ち、このワード線ドライバは、EXORとNANDから構成される。上記EXORには、アドレス入力回路1の出力信号Aとフューズ判定回路2の出力信号Fが入力し、このEXORの出力は前記NANDに入力する。このNANDには前記EXORの出力の他に、相補的なワード線ドライバ選択信号WS1 〜WSn 、/WS1〜/WSn(2n本)の内のn本が入力する。
【0174】
このワード線ドライバは、n本のワード線ドライバ選択信号入力が全て“H”になった場合に選択されるものであり、EXORの出力の反転信号をNANDから出力する。
【0175】
図20(b)および(c)は、それぞれ対応して図20(a)の回路が選択される場合および非選択の場合においてアドレス入力回路1の出力信号Aにより駆動された後にフューズ判定回路2の出力信号Fにより制御される動作例を示すタイミング波形図(入出力信号および内部ノードの動作波形図)である。
【0176】
時刻T1−T2の期間は、アドレス入力回路1の出力Aは“H”であり、フューズ判定回路2の出力Fも“H”であり、EXORの出力は“L”であり、ワード線ドライバの出力は“H”である。
【0177】
時刻T2−T3の期間は、アドレス入力回路1の出力Aが“L”になり、フューズ判定回路2の出力Fは“H”であり、EXORの出力は“H”になり、ワード線ドライバの出力は“L”になり始める。
【0178】
時刻T3−T4の期間は、選択された回路では、図20(b)に示すように、アドレス入力回路1の出力Aは“H”になり、フューズ判定回路2の出力Fは“L”になり、EXORの出力は“H”であり、ワード線ドライバの出力は“L”になり、ワード線WLが選択状態になる。これに対して、非選択された回路では、図20(c)に示すように、アドレス入力回路1の出力Aは“H”になり、フューズ判定回路2の出力Fは“H”であり、EXORの出力は“L”になり、ワード線ドライバの出力は“H”に戻され、ワード線WLが非選択状態になる。
【0179】
時刻T4以降は、アドレス入力回路1の出力Aが“H”であり、フューズ判定回路2の出力Fは“H”であり、EXORの出力は“L”であり、ワード線ドライバの出力は“H”である。
【0180】
図21(a)は、図7の動作を実現させるための図6中のワード線ドライバ3aおよびスペアワード線ドライバ4aの第5の具体例(代表的にワード線ドライバ3a)を示す回路図である。
【0181】
図21(a)に示す回路は、図17(a)に示した前述の回路と比べて、入力段のNAND-1に代えてアンド回路AND が用いられている点が異なり、その他は同じである。
【0182】
即ち、このワード線ドライバは、AND とNANDから構成される。上記AND には、アドレス入力回路1の出力信号Aとフューズ判定回路2の出力信号Fが入力し、このAND の出力は前記NANDに入力する。このNANDには前記AND の出力の他に、相補的なワード線ドライバ選択信号WS1 〜WSn 、/WS1〜/WSn(2n本)の内のn本が入力する。
【0183】
このワード線ドライバは、n本のワード線ドライバ選択信号入力が全て“H”になった場合に選択されるものであり、AND の出力の反転信号をNANDから出力する。
【0184】
図21(b)および(c)は、それぞれ対応して図21(a)の回路が選択される場合および非選択の場合においてアドレス入力回路1の出力信号Aにより駆動された後にフューズ判定回路2の出力信号Fにより制御される動作例を示すタイミング波形図(入出力信号および内部ノードの動作波形図)である。
【0185】
時刻T1−T2の期間は、アドレス入力回路1の出力Aは“L”であり、フューズ判定回路2の出力Fも“L”であり、AND の出力は“L”であり、ワード線ドライバの出力は“H”である。
【0186】
時刻T2−T3の期間は、アドレス入力回路1の出力Aが“H”になり、フューズ判定回路2の出力Fも“H”になり、AND の出力は“H”になり、ワード線ドライバの出力は“L”になり始める。
【0187】
時刻T3−T4の期間は、選択された回路では、図21(b)に示すように、アドレス入力回路1の出力Aは“H”であり、フューズ判定回路2の出力Fも“H”であり、AND の出力は“H”であり、ワード線ドライバの出力は“L”になり、ワード線WLが選択状態になる。これに対して、非選択された回路では、図21(c)に示すように、アドレス入力回路1の出力Aは“H”であり、フューズ判定回路2の出力Fは“L”になり、AND の出力は“L”になり、ワード線ドライバの出力は“H”に戻され、ワード線WLが非選択状態になる。
【0188】
時刻T4以降は、アドレス入力回路1の出力Aが“L”であり、フューズ判定回路2の出力Fも“L”であり、AND の出力は“L”であり、ワード線ドライバの出力は“H”である。
【0189】
図22(a)は、図7の動作を実現させるための図6中のワード線ドライバ3aおよびスペアワード線ドライバ4aの第6の具体例(代表的にワード線ドライバ3a)を示す回路図である。
【0190】
図22(a)に示す回路は、図17(a)に示した前述の回路と比べて、入力段のNAND-1に代えてオア回路ORが用いられている点が異なり、その他は同じである。
【0191】
即ち、このワード線ドライバは、ORとNANDから構成される。上記ORには、アドレス入力回路1の出力信号Aとフューズ判定回路2の出力信号Fが入力し、このORの出力は前記NANDに入力する。このNANDには前記ORの出力の他に、相補的なワード線ドライバ選択信号WS1 〜WSn 、/WS1〜/WSn(2n本)の内のn本が入力する。
【0192】
このワード線ドライバは、n本のワード線ドライバ選択信号入力が全て“H”になった場合に選択されるものであり、ORの出力の反転信号をNANDから出力する。
【0193】
図22(b)および(c)は、それぞれ対応して図22(a)の回路が選択される場合および非選択の場合においてアドレス入力回路1の出力信号Aにより駆動された後にフューズ判定回路2の出力信号Fにより制御される動作例を示すタイミング波形図(入出力信号および内部ノードの動作波形図)である。
【0194】
時刻T1−T2の期間は、アドレス入力回路1の出力Aは“L”であり、フューズ判定回路2の出力Fも“L”であり、ORの出力は“L”であり、ワード線ドライバの出力は“H”である。
【0195】
時刻T2−T3の期間は、アドレス入力回路1の出力Aが“H”になり、フューズ判定回路2の出力Fも“H”になり、ORの出力は“H”になり、ワード線ドライバの出力は“L”になり始める。
【0196】
時刻T3−T4の期間は、選択された回路では、図22(b)に示すように、アドレス入力回路1の出力Aは“L”になり、フューズ判定回路2の出力Fは“H”であり、ORの出力は“H”であり、ワード線ドライバの出力は“L”になり、ワード線WLが選択状態になる。これに対して、非選択された回路では、図22(c)に示すように、アドレス入力回路1の出力Aは“L”になり、フューズ判定回路2の出力Fも“L”になり、ORの出力は“L”になり、ワード線ドライバの出力は“H”に戻され、ワード線WLが非選択状態になる。
【0197】
時刻T4以降は、アドレス入力回路1の出力Aが“L”であり、フューズ判定回路2の出力Fも“L”であり、ORの出力は“L”であり、ワード線ドライバの出力は“H”である。
【0198】
なお、図11(a)乃至図22(a)では、それぞれワード線ドライバを示したが、この各ワード線ドライバに対応するスペアワード線ドライバは、各ワード線ドライバと同じ構成を有するが、それぞれの入力信号A、F、ワード線ドライバ選択信号WS1 〜WSn 、/WS1〜/WSn(2n本)の内のn本の入力に代えて、それらに対応するスペアワード線系の入力信号A´、F´、スペアワード線ドライバ選択信号SWS1〜SWSn、/SWS1 〜/SWSn (2n本)の内のn本が入力する点が異なる。
【0199】
図23(a)は、第1の実施形態における第2実施例の動作(図5)、あるいは、第2の実施形態における第4実施例の動作(図8)を実現させるために用いられる回路の一具体例を示す回路図である。
【0200】
この回路は、図3中のアドレス入力回路1の出力信号A、あるいは、図6中のアドレス入力回路1の出力信号A´のパルス幅(T2-T3 間)を長くし、特定のパルス幅の信号A"を生成するものである。
【0201】
この回路は、オア回路ORと遅延回路DELAY から構成される。アドレス入力回路1の出力信号AはORとDELAY に入力する。このDELAY の出力はORに入力する。
【0202】
信号Aが入力した時、信号AがDELAY によって遅延された信号N1と信号Aの論理和をORでとることにより、信号Aよりもパルス幅が長い信号A"を生成することができる。
【0203】
図23(b)は、同図(a)の回路の動作例を示すタイミング波形図である。
【0204】
信号AあるいはA´のパルス幅(T2-T3 間)を十分長くすることで、非選択のワード線WLまたはスペアワード線SWL を一度選択状態にしてから非選択状態に戻すことができ、第2実施例の動作(図5)あるいは第4実施例の動作(図8)を実現させることができる。
【0205】
なお、本発明は、上記FeRAM集積回路に限らず、FeRAMを搭載した半導体記憶装置(ロジック混載タイプも含む)に一般的に適用可能である。
【0206】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、FeRAMのアクセス時間を短縮することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るFeRAMの全体構成を概略的に示すブロック図。
【図2】図1中のメモリセルアレイ1における1ビット線対BL,BBL分を取り出して一例を示す回路図。
【図3】第1の実施形態に係るFeRAMにおけるワード線選択系の回路およびメモリセルアレイの一部を取り出して構成を示すブロック図。
【図4】第1の実施形態のFeRAMにおいてスペアワード線SWLが選択された場合の第1の動作例を示す波形図。
【図5】第1の実施形態のFeRAMにおいてスペアワード線SWLが選択された場合の第2の動作例を示す波形図。
【図6】第2の実施形態に係るFeRAMにおけるワード線選択系の回路およびメモリセルアレイの一部を取り出して構成を示すブロック図。
【図7】第2の実施形態のFeRAMにおいてスペアワード線SWLが選択された場合の第3の動作例を示す波形図。
【図8】第2の実施形態のFeRAMにおいてスペアワード線SWLが選択された場合の第4の動作例を示す波形図。
【図9】FeRAMにおける1トランジスタ/1キャパシタ構成のFeRAMセルのアレイの一部を示す回路図。
【図10】FeRAMにおけるTC並列ユニット直列接続型強誘電体メモリセルのアレイの一部を示す回路図。
【図11】図4の動作を実現させるための図3中のワード線ドライバ3の第1の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図12】図4の動作を実現させるための図3中のワード線ドライバ3の第2の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図13】図4の動作を実現させるための図3中のワード線ドライバ3の第3の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図14】図4の動作を実現させるための図3中のワード線ドライバ3の第4の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図15】図4の動作を実現させるための図3中のワード線ドライバ3の第5の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図16】図4の動作を実現させるための図3中のワード線ドライバ3の第6の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図17】図7の動作を実現させるための図6中のワード線ドライバ3aの第1の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図18】図7の動作を実現させるための図6中のワード線ドライバ3aの第2の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図19】図7の動作を実現させるための図6中のワード線ドライバ3aの第3の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図20】図7の動作を実現させるための図6中のワード線ドライバ3aの第4の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図21】図7の動作を実現させるための図6中のワード線ドライバ3aの第5の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図22】図7の動作を実現させるための図6中のワード線ドライバ3aの第6の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図23】図5の動作あるいは図8の動作を実現させるために用いられる回路の一具体例を示す回路図とその動作例を示すタイミング波形図。
【図24】図9に示したセルアレイを有するFeRAMにおけるワード線選択系の回路およびセルアレイの従来例の一部を示すブロック図。
【図25】図24に示した従来例のワード線選択系の回路を用いて図9に示した1トランジスタ/1キャパシタ構成のFeRAMセルのアレイにおいてスペアワード線SWLを選択した場合の動作例を示す波形図。
【図26】図10に示したTC並列ユニット直列接続型強誘電体メモリセルのアレイを有するFeRAMにおける従来例のワード線選択系の回路を用いてスペアワード線SWLを選択した場合の動作例を示す波形図。
【符号の説明】
1…アドレス入力回路、
2…置換要否判定回路、
3…ワード線ドライバ、
4…スペア用ワード線ドライバ、
5…セルアレイ、
6…スペア用のセルアレイ、
7…強誘電体キャパシタ、
8…セルトランジスタ、
BL‥‥ビット線、
WL‥‥ワード線、
PL‥‥プレート線、
SWL‥‥スペア用ワード線、
SPL‥‥スペア用プレート線。
Claims (4)
- メモリセルが複数配列されたメモリセルアレイと、
前記メモリセルアレイのメモリセルに接続されているワード線と、
前記ワード線を選択的に駆動するためのワード線ドライバと、
前記メモリセルアレイの不良メモリセルを置換するためのスペアメモリセルが複数配列されたスペアセルアレイと、
前記スペアセルアレイのスペアメモリセルに接続されているスペアワード線と、
前記スペアワード線を選択的に駆動するためのスペアワード線ドライバと、
前記メモリセルの選択指定を行うためのアドレス信号が入力するアドレス入力回路と、
前記アドレス入力回路に入力されたアドレスと予め記憶している不良アドレスとを比較し、比較結果に応じて前記ワード線ドライバまたはスペアワード線ドライバを選択するための出力信号を生成する判定回路
とを具備し、
前記メモリセルおよびスペアメモリセルは、前記ワード線あるいはスペアワード線にゲートが接続されたセルトランジスタと当該セルトランジスタのソース・ドレイン間に並列接続された強誘電体キャパシタとからなるセルユニットが複数直列に接続されたTC並列ユニット直列接続型強誘電体メモリセルであり、前記メモリセルおよびスペアメモリセルの一端側にブロック選択トランジスタを介してビット線が接続され、他端側にプレート線が接続されており、
前記ワード線ドライバおよびスペアワード線ドライバは、前記アドレス信号が入力した時の前記アドレス入力回路の出力により同時に選択されて前記ワード線およびスペアワード線をそれぞれ駆動開始した後に、前記判定回路の出力信号により駆動の中止または続行が選択され、
前記ワード線ドライバは、前記アドレス入力回路から出力するパルス信号Aおよびワード線ドライバ用の前記判定回路から出力する出力信号Fが入力し、両入力信号の論理処理を行う第1論理回路と、複数本のワード線選択信号および前記第1論理回路の出力信号が入力し、前記第1論理回路の出力信号とは逆の論理レベルの信号を出力する第2論理回路とからなり、
前記スペアワード線ドライバは、前記ワード線ドライバと同じ構成を有し、前記入力信号A、F、複数本のワード線ドライバ選択信号入力に代えて、それらに対応するスペアワード線系の入力信号A´、F´、複数本のスペアワード線ドライバ選択信号が入力し、
前記パルス信号Aの幅を前記第2論理回路の出力信号波形の立ち上がり時間より短くすることにより、前記ワード線およびスペアワード線は、前記ワード線ドライバおよびスペアワード線ドライバにより駆動開始されてその電位が活性レベルに達する前に、前記ワード線ドライバおよびスペアワード線ドライバによる駆動の中止または続行が選択されることを特徴とする半導体記憶装置。 - メモリセルが複数配列されたメモリセルアレイと、
前記メモリセルアレイのメモリセルに接続されているワード線と、
前記ワード線を選択的に駆動するためのワード線ドライバと、
前記メモリセルアレイの不良メモリセルを置換するためのスペアメモリセルが複数配列されたスペアセルアレイと、
前記スペアセルアレイのスペアメモリセルに接続されているスペアワード線と、
前記スペアワード線を選択的に駆動するためのスペアワード線ドライバと、
前記メモリセルの選択指定を行うためのアドレス信号が入力するアドレス入力回路と、
前記アドレス入力回路に入力されたアドレスと予め記憶している不良アドレスとを比較し、比較結果に応じて前記ワード線ドライバまたはスペアワード線ドライバを選択するための出力信号を生成する判定回路
とを具備し、
前記メモリセルおよびスペアメモリセルは、前記ワード線あるいはスペアワード線にゲートが接続されたセルトランジスタと当該セルトランジスタのソース・ドレイン間に並列 接続された強誘電体キャパシタとからなるセルユニットが複数直列に接続されたTC並列ユニット直列接続型強誘電体メモリセルであり、前記メモリセルおよびスペアメモリセルの一端側にブロック選択トランジスタを介してビット線が接続され、他端側にプレート線が接続されており、
前記ワード線ドライバおよびスペアワード線ドライバは、前記アドレス信号が入力した時の前記アドレス入力回路の出力により同時に選択されて前記ワード線およびスペアワード線をそれぞれ駆動開始した後に、前記判定回路の出力信号により駆動の中止または続行が選択され、
前記ワード線ドライバは、前記アドレス入力回路から出力するパルス信号Aおよびワード線ドライバ用の前記判定回路から出力する出力信号Fが入力し、両入力信号の論理処理を行う第1論理回路と、複数本のワード線選択信号および前記第1論理回路の出力信号が入力し、前記第1論理回路の出力信号とは逆の論理レベルの信号を出力する第2論理回路とからなり、
前記スペアワード線ドライバは、前記ワード線ドライバと同じ構成を有し、前記入力信号A、F、複数本のワード線ドライバ選択信号入力に代えて、それらに対応するスペアワード線系の入力信号A´、F´、複数本のスペアワード線ドライバ選択信号が入力し、
前記パルス信号Aの幅を前記第2論理回路の出力信号波形の立ち上がり時間以上とすることにより、前記ワード線およびスペアワード線は、前記ワード線ドライバおよびスペアワード線ドライバにより駆動開始されてその電位が活性レベルに達した後に、前記ワード線ドライバおよびスペアワード線ドライバによる駆動の中止または続行が選択されることを特徴とする半導体記憶装置。 - メモリセルが複数配列されたメモリセルアレイと、
前記メモリセルアレイのメモリセルに接続されているワード線と、
前記ワード線を選択的に駆動するためのワード線ドライバと、
前記メモリセルアレイの不良メモリセルを置換するためのスペアメモリセルが複数配列されたスペアセルアレイと、
前記スペアセルアレイのスペアメモリセルに接続されているスペアワード線と、
前記スペアワード線を選択的に駆動するためのスペアワード線ドライバと、
前記メモリセルの選択指定を行うためのアドレス信号が入力するアドレス入力回路と、
前記アドレス入力回路に入力されたアドレスと予め記憶している不良アドレスとを比較し、比較結果に応じて前記ワード線ドライバまたはスペアワード線ドライバを選択するための出力信号を生成する判定回路
とを具備し、
前記メモリセルおよびスペアメモリセルは、前記ワード線あるいはスペアワード線にゲートが接続されたセルトランジスタと当該セルトランジスタの一端側に接続された強誘電体キャパシタとからなり、前記メモリセルおよびスペアメモリセルの一端側にビット線が接続され、他端側にプレート線が接続されており、
前記ワード線ドライバおよびスペアワード線ドライバは、前記アドレス信号が入力した時の前記アドレス入力回路の出力により同時に選択されて前記ワード線およびスペアワード線をそれぞれ駆動開始した後に、前記判定回路の出力信号により駆動の中止または続行が選択され、
前記ワード線ドライバは、前記アドレス入力回路から出力するパルス信号Aおよびワード線ドライバ用の前記判定回路から出力する出力信号Fが入力し、両入力信号の論理処理を行う第1論理回路と、複数本のワード線選択信号および前記第1論理回路の出力信号が入力し、前記第1論理回路の出力信号と同じ論理レベルの信号を出力する第2論理回路とからなり、
前記スペアワード線ドライバは、前記ワード線ドライバと同じ構成を有し、前記入力信号A、F、複数本のワード線ドライバ選択信号入力に代えて、それらに対応するスペアワード線系の入力信号A´、F´、複数本のスペアワード線ドライバ選択信号が入力し、
前記パルス信号Aの幅を前記第2論理回路の出力信号波形の立ち上がり時間より短くす ることにより、前記ワード線およびスペアワード線は、前記ワード線ドライバおよびスペアワード線ドライバにより駆動開始されてその電位が活性レベルに達する前に、前記ワード線ドライバおよびスペアワード線ドライバによる駆動の中止または続行が選択されることを特徴とする半導体記憶装置。 - メモリセルが複数配列されたメモリセルアレイと、
前記メモリセルアレイのメモリセルに接続されているワード線と、
前記ワード線を選択的に駆動するためのワード線ドライバと、
前記メモリセルアレイの不良メモリセルを置換するためのスペアメモリセルが複数配列されたスペアセルアレイと、
前記スペアセルアレイのスペアメモリセルに接続されているスペアワード線と、
前記スペアワード線を選択的に駆動するためのスペアワード線ドライバと、
前記メモリセルの選択指定を行うためのアドレス信号が入力するアドレス入力回路と、
前記アドレス入力回路に入力されたアドレスと予め記憶している不良アドレスとを比較し、比較結果に応じて前記ワード線ドライバまたはスペアワード線ドライバを選択するための出力信号を生成する判定回路
とを具備し、
前記メモリセルおよびスペアメモリセルは、前記ワード線あるいはスペアワード線にゲートが接続されたセルトランジスタと当該セルトランジスタの一端側に接続された強誘電体キャパシタとからなり、前記メモリセルおよびスペアメモリセルの一端側にビット線が接続され、他端側にプレート線が接続されており、
前記ワード線ドライバおよびスペアワード線ドライバは、前記アドレス信号が入力した時の前記アドレス入力回路の出力により同時に選択されて前記ワード線およびスペアワード線をそれぞれ駆動開始した後に、前記判定回路の出力信号により駆動の中止または続行が選択され、
前記ワード線ドライバは、前記アドレス入力回路から出力するパルス信号Aおよびワード線ドライバ用の前記判定回路から出力する出力信号Fが入力し、両入力信号の論理処理を行う第1論理回路と、複数本のワード線選択信号および前記第1論理回路の出力信号が入力し、前記第1論理回路の出力信号と同じ論理レベルの信号を出力する第2論理回路とからなり、
前記スペアワード線ドライバは、前記ワード線ドライバと同じ構成を有し、前記入力信号A、F、複数本のワード線ドライバ選択信号入力に代えて、それらに対応するスペアワード線系の入力信号A´、F´、複数本のスペアワード線ドライバ選択信号が入力し、
前記パルス信号Aの幅を前記第2論理回路の出力信号波形の立ち上がり時間以上とすることにより、前記ワード線およびスペアワード線は、前記ワード線ドライバおよびスペアワード線ドライバにより駆動開始されてその電位が活性レベルに達した後に、前記ワード線ドライバおよびスペアワード線ドライバによる駆動の中止または続行が選択されることを特徴とする半導体記憶装置。
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