JP4062247B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、メモリアレイ内の欠陥メモリへのアクセスを予め設けた冗長メモリへのアクセスに切り替える機能を有する半導体記憶装置に関するものである。
近年、半導体微細加工技術の進展に伴って、半導体メモリの大容量化が著しい進展を見せている。しかしその一方で、微細なメモリセルから発生する信号は非常に微弱となっており、製造工程のばらつきに伴う統計的なセル欠陥の発生確率が高まっている。
メモリセルの欠陥救済は、その救済単位ごとに欠陥のアドレス等を記載した欠陥マップを参照して行われるのが一般的である。従来、欠陥マップはヒューズ等を用いてプログラムされており、ワード線やビット線といった大きなグループを救済単位として、冗長セルとの置換が行われていた。しかし、上述のような統計的セル欠陥はランダムに小単位で多数発生するので、このように救済単位の大きい方法ではあまりにも多数のヒューズと冗長セルを用意せねばならず、対応しきれない。
このような問題に対し、救済単位を単ビットやバイト、ワードレベルに小型化するとともに、欠陥マップをチップ内に搭載された不揮発性メモリ等に保存し、それを用いて小さな単位で大量の欠陥を救済する提案がなされている。
例えば、データ用セルアレイ、冗長用セルアレイ、欠陥アドレス記憶部を個別に設け、行、列双方のアドレスを該欠陥アドレス記憶部に格納し、データ用セルアレイ中の欠陥をビット単位で冗長用セルアレイ中のメモリセルと置換する手法がある。この手法では、欠陥アドレス記憶部に記憶された複数の欠陥アドレスのどれかが入力アドレスと一致すると、一致した欠陥アドレスに対応する冗長セルが選択され、欠陥セルに変わってアクセスされる。
しかしながら、このようにメモリ全域に対して共通の欠陥マップを用意し、ランダムな欠陥を救済しようとすると、入力アドレスに対して欠陥アドレス記憶部に記憶される全てのアドレスをスキャンして、一致するアドレスを検索せねばならない。欠陥が少ない場合にはさしたる問題にはならないが、欠陥が多量に発生すると多数の欠陥アドレスのそれぞれについて比較回路を搭載する必要が生ずるので、膨大な比較回路が必要となり、回路占有面積と比較検索時間の両面で好ましくない。
これに対して、メモリ領域をアドレスに従って区分けし、各々の区分けごとにランダムな欠陥を救済するための欠陥マップを設ける手法も提案されている。各欠陥マップには、対応する区域内に限定された欠陥箇所の特定用情報が記載される。この手法によれば、入力アドレスから選択区域に対応する欠陥マップをあらかじめデコーダ等で選択することにより、検索対象となる欠陥マップを小規模化できるので、比較回路の数や検索時間を削減することができる。
例えば、外部から入力されるアドレスをインデックス部とタグ部に変換し、該インデックス部を用いて上記区分けを行う手法がある。この手法では、本体のメモリとは別に欠陥救済用メモリを設け、後者に欠陥マップ用および冗長用のメモリセルを設ける。外部からアドレスが入力されると、これをインデックス部とタグ部に変換し、インデックス部に対応する欠陥マップを欠陥救済用メモリからデコーダで選択して読み出す。そして、該読み出した欠陥マップとタグ部とを比較参照することにより欠陥箇所を特定する。
また、下記の特許文献１には、アレイ内の同一行上にデータ用セルの他、冗長セルと欠陥マップ格納用セルとをセットで設置する構成が提案されている。本文献では、アレイ内の一行を上記区分けや上記インデックス部に対応するメモリ領域と見なすことができる。入力されるアドレスの行アドレスに従ってメモリの行選択がなされると、同時にその行に対応した欠陥マップが選択出力され、行内の欠陥箇所が特定される。これにより、ランダムな欠陥救済を行ごとに行うことが可能になる。
特開平１１−１２０７８８号公報
上述のような区分けを伴う小単位の欠陥の救済方法は、基本概念としては有効だが、実際のメモリチップに適用する場合、以下のような不利益がある。
例えば、入力アドレスをインデックス部とタグ部に変換する手法においては、その変換は、「救済効率を最適化するように行う」としているのみである。即ちインデックス部は欠陥救済用メモリに対してはワード線選択用のアドレスに対応するが、その本体メモリ側のアレイ構成への物理的対応は任意の状態に留められている。
その結果、本体メモリと欠陥救済用メモリへのアクセスは互いに関連、同期することなく、全く独立に行われることになる。従って外部からデータアクセスがある都度に、欠陥救済用メモリ側ではそのアドレスをインデックスに変換し、ワード線をデコーダで選択し直して、センス回路へデータを読み出さねばならない。
一方本体メモリに関しては、例えばそれがＤＲＡＭの場合、ランダムアクセスは比較的低速であるものの、ワード線を立ち上げた後になされるＣＡＳ（column address strobe）のランダムアクセスやバーストアクセスは極めて高速である。また、比較的低速なフラッシュメモリ等においても同様な高速アクセスが可能である。一般に、行アドレスを選択して同一ワード線上のデータ群をラッチに並列に出力し、その後、列アドレスに従って、ラッチのデータ群に対して高速なアクセスを実施する手法は、多くのメモリにおいて用いられている。
したがって、このような高速アクセスモードを使用した場合、本体メモリ側ではワード線のアクセスが行われない。その一方で欠陥救済用メモリ側においては、インデックス変換、行選択、欠陥マップ読み出し、そしてアドレスとマップの一致判定が通常の手順で実施される。この結果、欠陥救済用メモリからの出力とそれに続く比較判定が、本体メモリのアクセスに間に合わなくなるという不利益を生じる。
一方、特許文献１の手法は、行アドレスとインデックス部とが直接対応しているので、行アドレスが与えられると、この行に含まれるデータ用メモリセル、欠陥マップ格納用セル、冗長セルが同時にアクセス可能になる。したがって、上述した高速アクセスモードにも対応し易い。
しかしながら、本文献による手法ではワード線に冗長セット（欠陥マップ格納用セルと冗長セルの組）が直接割り当てられるため、欠陥の救済に寄与しない無駄な冗長セットが多くなり、救済効率が低くなるという不利益がある。また、面積的制約から、本手法によって各ワード線に割り当て可能な冗長セットは１〜２セット程度と予想されるため、同一のワード線上にそれ以上の欠陥セルが含まれると救済が不可能になるという不利益もある。
さらに上述のような手法により出荷前に不良を救済する場合、欠陥箇所を特定する欠陥マップ等のデータの書き込みが非常に煩雑である。
すなわち、多量の不良箇所をまず種々のパタンを用いたファンクションテストで検出し、そのデータを一旦外部に集積、保存し、しかる後に改めて各々の記憶装置に対応した欠陥マップ格納用デバイスにそれらを書き込まねばならない。このような欠陥救済工程には膨大な時間とコストを必要とする。また、欠陥マップを同一のチップに格納する場合、マップの書き込みは通常データの書き込みとは全く異なる。したがって、欠陥マップ用のデータ入力ピンを特別に設けて、特殊な転送モードを設定する必要も生ずる。
また、上述したメモリ欠陥の救済方法では、出荷後に経時的なデバイスの劣化等により発生する欠陥には対応できないという不利益もある。
本発明はかかる事情に鑑みてなされたものであり、その目的は、メモリの欠陥救済に伴うアクセス速度の低下を抑えつつ、限られた冗長メモリを使って効率的に欠陥救済を行うことができる半導体記憶装置を提供することにある。
本発明の第１の発明は、第１のメモリアレイと、上記第１のメモリアレイを複数のワード線ごとに区分する複数のメモリ領域のそれぞれに対応して、その領域内における欠陥メモリアドレスを、一のワード線に対応する領域に記憶する第２のメモリアレイと、上記第１のメモリアレイ内のメモリをアクセス対象とするメモリアドレスが入力された場合にアクセス可能となる冗長メモリと、上記アクセス対象の上記メモリに対応する上記欠陥メモリアドレスを、上記第２のメモリアレイから読み出す制御手段と、上記入力されたメモリアドレスと、該メモリアドレスに応じて読み出される上記欠陥メモリアドレスとを比較し、該比較の結果に基づいて、上記入力されたメモリアドレスが上記欠陥メモリのアドレスか否かを判定し、欠陥メモリのアドレスと判定した場合、該欠陥メモリへのアクセスを、上記入力されたメモリアドレスに応じてアクセス可能となる上記冗長メモリへのアクセスに切り替えるアクセス切り替え手段と、を有する。
本発明では好適に、上記第１のメモリアレイは、入力される上記メモリアドレス内の行アドレスの一部に基づいて、上記メモリ領域を区分する上記複数のワード線が特定される。
さらに好適に、上記欠陥メモリアドレスは、上記行アドレスの一部を含む。
上記第１の発明によると、第１のメモリアレイが、１つまたは複数のワード線ごとに複数のメモリ領域に区分され、その各領域内における上記欠陥メモリアドレスが第２のメモリアレイに記憶される。そして、上記第１のメモリアレイにアクセスするためのメモリアドレスが入力されると、そのアクセス対象のメモリが含まれるメモリ領域の欠陥メモリアドレスが、上記第２のメモリアレイから読み出される。
このように、メモリ領域内に存在する欠陥メモリのアドレスを第２のメモリアレイに格納することにより、ワード線ごとに欠陥メモリアドレスが固定的に割り当てられる場合に比べて、１つの欠陥メモリアドレスによる欠陥メモリの特定可能範囲が広くなり、欠陥の救済効率が高くなる。
また、上記第１のメモリアレイのメモリ領域はワード線ごとに区分された領域であるため、上記第１のメモリアレイにおける任意の選択ワード線上の領域に対応する欠陥メモリアドレスは、必ず上記第２のメモリアレイにおいて該選択ワード線に対応する一本のワード線上にのみ存在することになる。したがって、例えば、上記第１のメモリアレイにおいてワード線が一旦選択された後で、列選択のみを行う高速アクセスモードに入った場合、それに対応する欠陥メモリアドレスは既に上記第２のメモリアレイから読み出されており、上記第２のメモリアレイのワード線選択を改めて行う必要は無い。このように、本発明では、上記第２のメモリアレイへのアクセスが、メモリ全体のアクセス速度を阻害することは無い。
また、入力されるメモリアドレスからワード線の選択に関連する部分を直接用いて、上記第２のメモリアレイ上のメモリにアクセスし、そのデータを読み出すことができる。そのため、通常のアクセスモードにおいても、入力されるメモリアドレスに変換等の処理を加える場合に比べて、上記第２のメモリアレイからの欠陥メモリアドレスの読み出しが高速化される。
上記第１の発明は、上記メモリ領域ごとに、その領域内のメモリをアクセス対象とするメモリアドレスが入力された場合にアクセス可能となる冗長メモリを有しても良い。そして、上記制御手段は、上記メモリアドレスが入力された場合、上記第１のメモリアレイ、上記第２のメモリアレイ、および上記冗長メモリに対するデータの読み出し処理を並行して実行しても良い。
これにより、通常最もアクセス時間を用するメモリからの読み出し処理が並行に実行されるため、アクセス速度が高速化される。
また、上記第１の発明は、入力される上記メモリアドレスとこれに応じて読み出される上記欠陥メモリアドレスとの比較に基づいて、該メモリアドレスが欠陥メモリのアドレスか否かを判定し、欠陥メモリのアドレスと判定した場合、該欠陥メモリへのアクセスを、該メモリアドレスに応じてアクセス可能となる冗長メモリへのアクセスに切り替えるアクセス切り替え手段を有しても良い。
上記冗長メモリは、上記第２のメモリアレイに含まれていても良い。
この場合、上記第２のメモリアレイは、少なくとも上記欠陥メモリアドレスを記憶するためのメモリと上記冗長メモリとを一組とするメモリ群を、対応するメモリ領域ごとに所定数ずつ有しても良く、上記メモリアドレスが入力された場合、そのアクセス対象のメモリが含まれるメモリ領域に対応した上記所定数のメモリ群から上記欠陥メモリアドレスを出力するとともに、該メモリ群に含まれる上記所定数の冗長メモリがアクセス可能となっても良い。
上記アクセス切り替え手段は、入力される上記メモリアドレスとこれに応じて出力される上記所定数の欠陥メモリアドレスとの比較に基づいて、該メモリアドレスが欠陥メモリのアドレスか否かを判定し、欠陥メモリのアドレスと判定した場合、該欠陥メモリへのアクセスを、該欠陥メモリのアドレスを出力するメモリと同一のメモリ群に含まれる冗長メモリへのアクセスに切り替えても良い。
上記冗長メモリは、上記第１のメモリアレイに含まれていても良い。
この場合、入力される上記メモリアドレスに応じて一のメモリがアクセス対象になるときに、該メモリと共通のワード線に接続される冗長メモリがアクセス可能となっても良い。
上記第２のメモリアレイは、上記メモリ領域ごとに１つまたは複数の欠陥メモリアドレスを記憶可能でも良い。
上記アクセス切り替え手段は、入力される上記メモリアドレスとこれに応じて出力される上記１つまたは複数の欠陥メモリアドレスとの比較に基づいて、該メモリアドレスが欠陥メモリのアドレスか否かを判定し、欠陥メモリのアドレスと判定した場合、該欠陥メモリへのアクセスを、該欠陥メモリと共通のワード線に接続される冗長メモリへのアクセスに切り替えても良い。
上記の構成によると、欠陥を有さないメモリセルとこれを代替する冗長メモリとが共通のメモリアレイに含まれるため、両者のアクセス速度の違いが少なくなる。
また、上記第１の発明は、上記メモリ領域を更に区分する複数の小メモリ領域のそれぞれに対応する冗長メモリを有しても良い。
この場合、入力される上記メモリアドレスに応じて一の小メモリ領域のメモリがアクセス対象になるときに、該小メモリ領域に対応する冗長メモリがアクセス可能となっても良い。
また、この場合、上記アクセス切り替え手段は、入力される上記メモリアドレスを、欠陥メモリを含む小メモリ領域のアドレスと判定した場合、該小メモリ領域中の欠陥メモリへのアクセスを、該小メモリ領域に対応する冗長メモリへのアクセスに切り替えても良い。
上記の構成によると、小メモリ領域に含まれるメモリの欠陥が一括して救済される。したがって、小メモリ領域に含まれる一連のメモリに順次アクセスする場合でも、アクセスの度に欠陥救済を行う必要がなくなり、アクセス速度が高速化される。
本発明の第２の発明は、与えられる情報に基づいて欠陥メモリを特定し、該特定した欠陥メモリへのアクセスを予め備えた冗長メモリへのアクセスに切り替えることが可能な半導体記憶装置であって、第１のメモリアレイと、上記第１のメモリアレイを区分する複数のメモリ領域のそれぞれに対応して、その領域内における欠陥メモリを特定するための情報を記憶する第２のメモリアレイと、上記アクセス切り替え処理を経て読み出されたデータの誤りに応じて上記第１のメモリアレイの欠陥メモリを検出する欠陥検出手段と、上記欠陥検出手段の検出結果に基づいて、上記第２のメモリアレイに記憶される情報を更新する制御手段とを有する。
上記第２の発明によると、上記アクセス切り替え処理を経て読み出されたデータの誤りに応じて上記第１のメモリアレイの欠陥メモリが検出され、該検出結果に基づいて上記第２のメモリアレイに記憶される欠陥メモリ特定用の情報が更新される。これにより、例えば経時的なデバイスの劣化等により発生する新たなメモリ欠陥の救済が可能になる。
本発明の第３の発明は、メモリアレイと、上記メモリアレイ上のメモリを代替可能な少なくとも１つの冗長メモリと、上記メモリアレイに含まれる欠陥メモリを特定するための情報を記憶する記憶手段とを有し、上記記憶手段に記憶される情報に基づいて欠陥メモリを特定し、該特定した欠陥メモリへのアクセスを上記冗長メモリへのアクセスに切り替えることが可能な半導体記憶装置であって、上記メモリアレイからの読み出しデータと入力されるデータとを比較し、該比較結果に基づいて上記メモリアレイに含まれる欠陥メモリを検出する欠陥検出手段と、欠陥検出動作の開始を指示する所定の信号が入力された場合、上記メモリアレイ上の各メモリに記憶されるデータを所定の順序で読み出し、上記欠陥検出手段の検出結果に基づいて、上記記憶手段に記憶される情報を更新する制御手段とを有する。
上記第３の発明によると、欠陥検出動作の開始を指示する所定の信号が入力された場合、上記制御手段によって上記メモリアレイ上の各メモリに記憶されるデータが所定の順序で読み出され、該読み出しデータと入力されるデータとが上記欠陥検査手段において順次比較され、該比較結果に基づいて上記メモリアレイに含まれる欠陥メモリが検出される。上記制御手段では、この検出結果に基づいて、上記記憶手段に記憶される欠陥メモリ特定用の情報が更新される。
したがって、上記所定の信号を与えた後に比較用のデータを順次入力する簡易な操作で、欠陥メモリの検出と記憶手段の記憶更新が可能になる。
本発明によれば、メモリの欠陥救済に伴うアクセス速度の低下を抑えつつ、限られた冗長メモリを使って効率的に欠陥救済を行うことができる。
以下、本発明の実施形態について、図面を参照して説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
図１に例示する半導体記憶装置は、第１のメモリアレイ１および第２のメモリアレイ２と、行デコーダ３および７と、列選択部５と、センスアンプ４および８と、比較判定部９と、セレクタ６と、制御部１５とを有する。
第１のメモリアレイ１は、第１の発明における第１のメモリアレイの一実施形態である。
第２のメモリアレイ２は、第１の発明における第２のメモリアレイの一実施形態である。
比較判定部９およびセレクタ６を含むユニットは、第１の発明におけるアクセス切り替え手段の一実施形態である。
制御部１５は、第１の発明における制御手段の一実施形態である。
第１のメモリアレイ１は、通常使用されるメモリを含む本半導体記憶装置のメインの記憶部である。図１の例では、１２ビットの行アドレスＡＤＲおよび８ビットの列アドレスＡＤＣによって指示される２１２×２８個のアドレスにそれぞれ１６ビットのメモリを有する。したがって、本例における第１のメモリアレイ１は、２１２×２８×１６＝１６Ｍビットの記憶容量を有する。
行デコーダ３は、入力される１２ビットの行アドレスＡＤＲに応じて、第１のメモリアレイ１におけるアクセス対象のワード線を選択する。
行デコーダ７は、入力される１２ビットの行アドレスＡＤＲのうちの８ビットのアドレスに応じて、第２のメモリアレイ２におけるアクセス対象のワード線を選択する。
センスアンプ４は、第１のメモリアレイ１の各ビット線を介してメモリセルからのデータの読み出しや書き込みを行う。
センスアンプ８は、第２のメモリアレイ２の各ビット線を介してメモリセルからのデータの読み出しや書き込みを行う。
列選択部５は、センスアンプ４を介してアクセスされる第１のメモリアレイ１の１行分のメモリから、入力される８ビットの列アドレスＡＤＣに応じて１ワード（１６ビット）分のメモリを選択する
第２のメモリアレイ２は、第１のメモリアレイ１中に存在する欠陥メモリを代替するための冗長メモリと、その欠陥メモリを特定するアドレス（欠陥メモリアドレス）を記憶するためのメモリと、該欠陥メモリアドレスが有効であるか否かを示すフラグデータを記憶するためのメモリとを一組とするメモリ群（以降、冗長セットと呼ぶ）を複数有する。
例えば、第２のメモリアレイ２は、１２ビットの行アドレスＡＤＲのうちの８ビットのアドレスによって指示される２８本のワード線を有しており、その各ワード線に上述した冗長セットをそれぞれ有している。
したがって、１２ビットの行アドレスＡＤＲのうち、行デコーダ７に入力される８ビットのアドレスが等しいならば、残りの４ビットが異なっていても、行デコーダ７では同一のワード線が選択される。言い換えると、第２のメモリアレイ２における一本のワード線１２と、第１のメモリアレイ１における１６本のワード線群１１とが一対一に対応しており、行デコーダ３においてワード線群の何れかのワード線が選択される場合、このワード線群に対応する共通のワード線が行デコーダ７において選択され、その冗長セットがアクセス可能になる。
このように、第２のメモリアレイ２は、第１のメモリアレイ１を１６本のワード線ごとに区分する複数のメモリ領域のそれぞれに対応する冗長セットを有している。
図２は、第２のメモリアレイ２の冗長セットの構成例を図解した図である。
例えば図２に示すように、冗長セットは、欠陥メモリアドレス２１を記憶する１２ビットのメモリと、フラグデータ２４を記憶する３ビットのメモリと、１ワード（１６ビット）の冗長メモリとを有する。
欠陥メモリアドレス２１は、上述したワード線群１１に対応するメモリ領域中の欠陥メモリを特定するためのアドレスであり、２つのアドレス２２および２３を含んでいる。
アドレス２２は、行アドレスＡＤＲ中において行デコーダ７に入力される８ビットのアドレスを除いた４ビットのアドレスである。このアドレス２２によって、ワード線群１１における１６本のワード線のうちの一本を特定する。
アドレス２３は、８ビットの列アドレスであり、これによって１本のワード線上における１ワードのメモリが特定される。
フラグデータ２４は、この冗長セットの欠陥メモリアドレス２１が有効か否かを示す。すなわち、このデータフラグ２４が有効な場合、欠陥メモリアドレス２１に救済すべき欠陥メモリが存在し、データフラグ２４が有効でない、該アドレスに救済すべき欠陥メモリが存在しないことが示される。
また、図２に示すように、フラグデータ２４は、３ビットのメモリセルにそれぞれ格納されており、この３ビットのうちの２ビット以上が‘１’の場合、後述の比較判定部９においてフラグデータ２４は有効と見なされる。
通常、有効／無効のみを示すフラグデータは１ビットで足りる。しかしながら、仮にフラグデータの格納メモリに欠陥が発生すると致命的な誤動作が引き起こされる懸念がある。そこで、本例では、フラグデータ２４を３ビットとして多数決により有効／無効の判定を行う。これにより、フラグデータの判定ミスによる誤動作の発生確率を抑えることができる。
欠陥メモリアドレス２１およびフラグデータ２４は電源のオンオフに関わらず常に保持する必要があるため、第２のメモリアレイ２は強誘電体メモリ等の不揮発性メモリであることが望ましい。第２のメモリアレイ２を揮発性メモリで構成する場合には、例えば、チップの内外に別途設けた不揮発性メモリからこれらのデータをロードしても良い。
比較判定部９は、行アドレスＡＤＲに応じてセンスアンプ８から一斉に読み出される冗長セットの各データのうち、行アドレスＡＤＲ中において行デコーダ７に入力される８ビットのアドレスを除いた４ビットのアドレスと冗長セットのアドレス２２とを比較するとともに、８ビットの列アドレスＡＤＣと冗長セットのアドレス２３とを比較する。また、３ビットのフラグデータ２４のうちの２ビット以上が‘１’になるか否か、すなわち、フラグデータ２４が有効状態か否かの判定も行う。
そして、比較判定部９は、これらのアドレスが両方一致し、かつ、フラグデータ２４が有効状態の場合、入力アドレス（ＡＤＲ，ＡＤＣ）を欠陥メモリのアドレスと判定する。逆に、アドレスが両方一致しない場合や、フラグデータ２４が有効状態でない場合、入力アドレス（ＡＤＲ，ＡＤＣ）を欠陥メモリでない正常なメモリのアドレスと判定する。
セレクタ６は、列選択部５を介して入出力される第１のメモリアレイ１のデータ、または、センスアンプ８を介して入出力される冗長メモリのデータ２５を、比較判定部９の判定結果に応じて選択する。
すなわち、入力アドレスが欠陥メモリのアドレスと判定された場合、冗長メモリのデータ２５が伝送されるセンスアンプ８の入出力線をデータバスＤＩＯに接続する。入力アドレスが正常メモリのアドレスと判定された場合は、第１のメモリアレイ１の列選択部５の入出力線をデータバスＤＩＯに接続する。
制御部１５は、半導体記憶装置の全体的な動作に関わる様々な制御を行う。
たとえば、行アドレスＡＤＲおよび列アドレスＡＤＣが入力され、データの書き込みまたは読み出しを指示する所定の制御信号が入力された場合、行デコーダ３，７におけるワード線の選択や、センスアンプ４，８におけるビット線からデータ読み出し動作などを、適切なタイミングで実行させるための制御を行う。
ここで、上述した構成を有する図１に示す半導体記憶装置の動作について、図３に示すフローチャートを参照して説明する。
（ステップＳＴ１０およびＳＴ１１）
データの書き込みまたは読み出しを指示する所定の制御信号とともに行アドレスＡＤＲおよび列アドレスＡＤＣが入力されると、制御部１５の制御に基づき、行デコーダ３および７におけるワード線の選択動作が並行して実行される。
（ステップＳＴ１２およびＳＴ１３）
各ワード線上のデータはビット線に読み出され、センスアンプ４および８により増幅されて、その値がラッチされる。これにより、第１のメモリアレイ１からは行アドレスＡＤＲに対応するワード線上の各メモリセルのデータが、第２のメモリアレイ２からはこれに対応する冗長セットのデータがそれぞれ取得される。
一般に、半導体メモリへのアクセスでは、このデータセンシング工程に最も長い時間を要するが、図１に示す半導体記憶装置によれば、入力アドレスに特別な変換を行うことなく、第１のメモリアレイ１と第２のメモリアレイ２とにおけるデータセンシング工程の動作を同期，並列化させることできる。そのため、欠陥救済に伴うアクセス時間の遅れが最小限に抑えられる。
（ステップＳＴ１４およびＳＴ１５）
第１のメモリアレイ１から取得されるデータは列選択部５に入力され、該データの中から列アドレスＡＤＣに応じた１ワードのデータが選択される。
一方、第２のメモリアレイ２から取得されるデータのうち、欠陥メモリアドレス２１とフラグデータ２４は比較判定部９に入力される。そして、欠陥メモリアドレス２１におけるアドレス２３は列アドレスＡＤＣと比較され、アドレス２２は行アドレスＡＤＲの一部（４ビット）と比較される。また、フラグデータ２４は、その３ビットデータに含まれる‘１’のビットの数に応じて、有効状態であるか否かを判定される。
（ステップＳＴ１６）
第２のメモリアレイ２から取得した欠陥メモリのアドレス２２，２３と入力アドレスとが一致し、かつフラグデータ２４が有効状態の場合、入力アドレスは欠陥メモリのアドレスと判定される。この場合、欠陥メモリへのアクセスが冗長メモリへのアクセスに切り替えられるように、セレクタ６においてセンスアンプ８の入出力線がデータバスＤＩＯに接続される。一方、入力アドレスが正常メモリのアドレスと判定された場合は、この正常メモリがアクセスされるように、セレクタ６において列選択部５の入出力線がデータバスＤＩＯに接続される。
（ステップＳＴ１７）
セレクタ６の接続が確定したところで、第１のメモリアレイ１または第２のメモリアレイ２のメモリに対する読み出しや書き込みが行われる。
以上説明したように、図１に示す半導体記憶装置によれば、第１のメモリアレイ１が、１６本のワード線ごとに複数のメモリ領域に区分され、その各領域内における欠陥メモリアドレスが第２のメモリアレイ２に記憶される。そして、第１のメモリアレイ１にアクセスするためのメモリアドレスが入力されると、そのアクセス対象のメモリが含まれるメモリ領域の欠陥メモリアドレスが、第２のメモリアレイ１から読み出される。
このように、ワード線の１６本分のメモリ領域内に存在する欠陥メモリのアドレスを第２のメモリアレイ２に格納することから、例えば特許文献１に記載されるように１つの欠陥メモリアドレスでワード線の１本分のメモリ領域しかカバーできない場合に比べて、より広い範囲の欠陥メモリのアドレスを記憶できる。そのため、ランダムに発生する欠陥を効率的に救済することが可能になる。
また、第１のメモリアレイ１の上述したメモリ領域はワード線ごとに区分された領域であるため、入力アドレスにおいてワード線の選択に関連する行アドレスＡＤＲの一部を直接用いて、第２のメモリアレイ２上のメモリにアクセスし、その冗長セットからデータを読み出すことが可能である。そのため、入力アドレスに変換等の処理を加える場合に比べて、第２のメモリアレイ２から欠陥メモリアドレス等のデータを高速に読み出すことが可能になり、欠陥救済に伴うアクセス速度の低下を抑えることができる。
しかも、第１のメモリアレイにアクセスするためのアドレス（ＡＤＲ，ＡＤＣ）が入力された場合、図３に示すように、第１のメモリアレイ１および第２のメモリアレイ２に対するデータの読み出し処理が並行して実行される。
このように、最もアクセス時間を要するメモリからの読み出し処理が並行に実行されるため、欠陥救済に伴うアクセス速度の低下をより効果的に抑えることができる。
ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、強誘電体メモリ、磁性メモリ等、多くの半導体メモリではデータセンシング工程（図３のステップＳＴ１２，ＳＴ１３）まで行った後、列アドレスのみを内部カウンターや外部入力で変更しながら、以降のアクセスを繰り返す高速なアクセスモードを持っている。図１に示す半導体記憶装置によれば、第２のメモリアレイ２における冗長セットの選択およびデータセンシングと、第１のメモリアレイ１における行選択およびデータセンシングとを並行に実行させるため、両者のデータセンシングを同様なタイミングで完了させることが可能である。すなわち、データセンシング後の工程を繰り返す段階において、冗長セットのデータセンシングを繰り返す必要がないため、上述のような高速アクセスモードにおいても、アクセス速度の低下を抑えつつ欠陥救済を実現することができる。
ところで、大容量のメモリには、ビット線の負荷や消費電力を低減させるため、メモリ内を複数のアレイに細かく分割するものがある。このような構成の半導体メモリでは、まずアレイの選択が行われ、その後にアレイ内のワード線の選択が行われるが、このアレイ選択に用いられるアドレスは本発明における行アドレスの一部と見なすことができる。
また、ワード線方向にアレイを分割する方式のメモリでは、複数アレイのワード線がそれぞれ一対一に対応して同期して立ち上がる。このようなメモリの場合には択一的に行選択が行われる点で、単一のアレイと本質的に同じである。
こうしたアレイ分割方式のメモリは、第１のメモリアレイ１および第２のメモリアレイ２の何れにも適用可能である。本実施形態の半導体記憶装置は、そのようなアレイ分割に関わらず、上述と同様に動作し、同様な効果を奏することが可能である。
また、同一の半導体チップ上に複数のバンクを設け、それぞれのバンクで異なる行アドレスに対応するワード線を並列に立ち上げるメモリも存在するが、このようなメモリの場合には、それぞれのバンクごとに上述と同様な第１のメモリアレイおよび第２のメモリアレイをセットで設けるのが妥当であろう。
また、上述のような２つのメモリアレイの密接な連携は、多数の信号を低負荷で自由に交換できる同一の半導体チップ内で行うのが望ましい。しかし近年はＳＩＰ（system in package）と称される技術が進展しており、パッケージ内の複数の半導体チップにおいても低負荷、高速、多量の信号交換が可能になりつつある。したがって、このような技術を用いれば、２つのメモリアレイは別の半導体チップで同一パッケージ内に収納することも可能であろう。
＜第２の実施形態＞
次に、本発明の第２の実施形態について述べる。
図１に示す半導体記憶装置では、第１のメモリアレイ１の各メモリ領域（１６本のワード線群１１のメモリ領域）内の欠陥救済に利用できる冗長セットは、それぞれ１つである。これに対し、本実施形態に係る半導体記憶装置では、１つのメモリ領域に対してＮ個（Ｎは２以上の自然数を示す）の冗長セットが欠陥救済に利用可能である。
本実施形態に係る半導体記憶装置は、図１に示す半導体記憶装置と同様に、第１のメモリアレイ１および第２のメモリアレイ２と、行デコーダ３および７と、列選択部５と、センスアンプ４および８と、セレクタ６と、制御部１５とを有する。
ただし、本実施形態において、第２のメモリアレイ２の各ワード線には、図２に示す構成の冗長セットがＮ個ずつ接続されている。行デコーダ７によって１つのワード線が選択されると、センスアンプ８からはＮ個の冗長セットのデータがそれぞれ読み出される。
以降の説明では、これらＮ個の冗長セットをそれぞれ第１冗長セット〜第Ｎ冗長セットと呼んで区別する。
また、図４に示すように、本実施形態に係る半導体記憶装置は、Ｎ個の比較判定部９＿１〜９＿Ｎと、これらの比較判定部から出力される後述の判定信号の論理和を演算するＯＲ回路９４とを有する。
比較判定部９＿ｉ（ｉは、１からＮまでの整数を示す）は、比較部９０＿ｉと、フラグ判定部９１＿ｉと、ＡＮＤ回路９２＿ｉと、パスゲート９３＿ｉとを有する。
比較部９０＿ｉは、行アドレスＡＤＲの４ビット分のアドレスおよび列アドレスＡＤＣ（以降、これらのアドレスをアドレスＡＤ１と表記する）を入力し、該アドレスＡＤ１と、第ｉ冗長セットから読み出される欠陥メモリアドレス２１＿ｉとを比較する。そして、両者が一致した場合に‘１’、一致しない場合に‘０’の信号を出力する。
フラグ判定部９１＿ｉは、第ｉ冗長セットから読み出される３ビットのフラグデータ２４＿ｉを入力し、この３ビット中に‘１’のビットが２以上含まれる場合に‘１’、そうでない場合に‘０’の信号を出力する。
ＡＮＤ回路９２＿ｉは、比較部９０＿ｉおよびフラグ判定部９１＿ｉの出力信号の論理積を演算し、この演算結果を、入力アドレス（ＡＤＲ，ＡＤＣ）が欠陥メモリのアドレスか否かを示す判定信号として出力する。すなわち、この判定信号が‘１’の場合、入力アドレスは欠陥メモリのアドレスであり、判定信号が‘０’の場合、入力アドレスは正常メモリのアドレスである。
したがって、ＡＮＤ回路９２＿１〜９２＿Ｎの全判定信号の論理和であるＯＲ回路９４の出力信号は、入力アドレスが欠陥メモリのアドレスの場合に‘１’、正常メモリのアドレスの場合に‘０’となる。ＯＲ回路９４の出力信号は、判定信号線Ｌ１に出力される。
パスゲート９３＿ｉは、一方の端子が第ｉ冗長セットの冗長メモリにつながるセンスアンプ８の入出力線に接続されており、他方の端子が共通線Ｌ２を介してセレクタ６に接続されている。そして、この２つの端子は、ＡＮＤ回路９２＿ｉの判定信号が‘１’の場合に導通し、判定信号が‘０’の場合に遮断する。
セレクタ６は、判定信号線Ｌ１に出力されるＯＲ回路９４の出力信号が‘１’の場合、パスゲート９３＿１〜９３＿Ｎにつながる共通線Ｌ２とデータバスＤＩＯとを接続する。出力信号が‘０’の場合は、列選択部５の入出力線Ｌ３とデータバスＤＩＯとを接続する。
次に、上述した構成を有する本実施形態に係る半導体記憶装置の動作を説明する。
本実施形態に係る半導体記憶装置の全体的な動作は、図３に示すフローチャートと同様である。図１に示す半導体記憶装置と異なる点は、ステップＳＴ１５における欠陥判定動作と、ステップＳＴ１６におけるアクセス切り替え動作が、Ｎ個の冗長セットのデータに基づいて行われる点にある。
すなわち、入力アドレス（ＡＤＲ，ＡＤＣ）の一部であるアドレスＡＤ１は、Ｎ個の冗長セットより出力されるＮ個の欠陥メモリアドレスとそれぞれ比較される。そして、アドレスＡＤ１が例えば欠陥メモリアドレス２１＿ｉに一致するとともにこれに対応するフラグデータ２４＿ｉが有効状態である場合、ＡＮＤ回路９２＿ｉの判定信号が‘１’となり、パスゲート９３＿ｉが導通するとともに、ＯＲ回路９４の出力信号が‘１’になる。
ここで、Ｎ個の冗長セットに格納される欠陥メモリアドレスが全て異なるアドレスであるものとすると、ＡＮＤ回路９２＿１〜９２＿Ｎの判定信号のうち‘１’になるのはＡＮＤ回路９２＿ｉの出力信号のみであり、パスゲート９３＿１〜９３＿Ｎのうち導通するのはパスゲート９３＿ｉのみである。
したがって、行デコーダ７によって選択されるワード線上のＮ個の冗長メモリのうち、アドレスＡＤ１と一致する有効な欠陥メモリアドレスが読み出されたメモリと同一の冗長セットに含まれる冗長メモリのみが、データバスＤＩＯよりアクセス可能になる。
以上説明したように、本実施形態に係る半導体記憶装置では、第２のメモリアレイ１において、第１のメモリアレイ１のメモリ領域（１６本のワード線群１１のメモリ領域）ごとに、対応するＮ個ずつの冗長セットが設けられている。第１のメモリアレイ１にアクセスするためのアドレス（ＡＤＲ、ＡＤＣ）が入力されると、そのアクセス対象のメモリが含まれるメモリ領域に対応したＮ個の冗長セットが選択され、その各冗長セットから欠陥メモリアドレスとフラグデータが読み出されるとともに、各冗長セットに含まれる冗長メモリがそれぞれアクセス可能な状態になる。比較判定部９＿１〜９＿Ｎでは、冗長セットより読み出される欠陥メモリアドレス２１＿１〜２１＿ＮとアドレスＡＤ１とがそれぞれ比較され、また、冗長セットより読み出されるフラグデータ２４＿１〜２４＿Ｎが有効であるか否かの判定がそれぞれ行われる。このアドレス比較およびフラグ判定の結果に基づいて、比較判定部９＿１〜９＿Ｎの何れかにおいて入力アドレスが欠陥メモリのアドレスと判定された場合、該欠陥メモリへのアクセスが、該欠陥メモリのアドレスが読み出されたメモリと同一の冗長セットに含まれる冗長メモリへのアクセスに切り替えられる。
したがって、第１のメモリアレイ１の１つのメモリ領域内において複数の欠陥メモリを救済することが可能になる。
＜第３の実施形態＞
次に、本発明の第３の実施形態について述べる。
上述した第１および第２の実施形態に係る半導体記憶装置では、１ワード（１６ビット）のメモリ中に欠陥を有したメモリセルが１ビットでも含まれる場合、その１ワードの全メモリセルが１ワードの冗長メモリに置き換えられる。一方、次に述べる図５に示す半導体記憶装置では、冗長セットに格納されるアドレスによって１ワード中の欠陥を有するメモリセルが更に指定され、この欠陥メモリセルが１ビットの冗長メモリセルに置き換えられる。
図５は、本発明の第３の実施形態に係る半導体記憶装置の構成の一例を示すブロック図であり、図１と同一の符号は同一の構成要素を示す。
すなわち、図５に例示する半導体記憶装置は、図１に示す半導体記憶装置と同様に、第１のメモリアレイ１と、行デコーダ３および７と、センスアンプ４と、列選択部５と、比較判定部９と、制御部１５とを有する。また、図１に示す半導体記憶装置と異なる構成要素として、第２のメモリアレイ２Ａと、センスアンプ８Ａと、セレクタ６Ａと、デコーダ１０とを有する。
第２のメモリアレイ２Ａは、第１のメモリアレイ１と比較して、冗長セットの構成が異なる。
図６は、第２のメモリアレイ２Ａの冗長セットの構成例を図解した図である。
例えば図６に示すように、第２のメモリアレイ２Ａの冗長セットは、既に述べた図２と同様に欠陥メモリアドレス２１およびフラグデータ２４用のメモリを有するとともに、欠陥セルアドレス２６を記憶するための４ビットのメモリと、１ビットの冗長メモリとを有する。
欠陥セルアドレス２６は、欠陥メモリアドレス２１の指示対象のメモリを構成する１６ビットのメモリセルの何れが欠陥を持つかを指示する。
したがって、欠陥メモリアドレス２１で指示される１ワード中の、欠陥セルアドレス２６で指示される１ビットの欠陥メモリセルが、冗長セットの１ビットの冗長メモリに置き換えられる。
センスアンプ８Ａは、図６に示す冗長セットに対してデータの読み出しや書き込みを行う。センスアンプ８と比較して、入出力データのビット数が異なる。
セレクタ６Ａは、デコーダ１０より供給されるデコード信号に応じて、列選択部５の１６ビットの入出力線のうちの指示された何れか１つに替えて、１ビットの冗長メモリにつながるセンスアンプ８Ａの１ビットの入出力線をデータバスＤＩＯの対応するビットに接続するとともに、残りの１５ビットの入出力線をデータバスＤＩＯの対応するビットに接続する。あるいは、列選択部５の１６ビットの入出力線を全てデータバスＤＩＯの対応するビットに接続する。
デコーダ１０は、比較判定部９において入力アドレスが欠陥メモリのアドレスと判定された場合、冗長セットより出力される４ビットの欠陥セルアドレス２６に基づいて、列選択部５の１６ビットの入出力線のうち何れか１つを冗長メモリ用の入出力線に切り替えるデコード信号を生成する。入力アドレスが正常メモリのアドレスと判定された場合は、該１６ビットの入出力線を全てデータバスＤＩＯに接続するデコード信号を生成する。
上述した構成を有する図５に示す半導体記憶装置の全体動作は、既に述べた図３に示すフローチャートと同様である。図１に示す半導体記憶装置と異なる点は、ステップＳＴ１６のアクセス切り替え動作において、１６ビットの欠陥メモリのうち欠陥セルアドレス２６によって指示される１ビットの欠陥メモリセルへのアクセスが、１ビットの冗長メモリへのアクセスに切り替えられる点にある。
メモリセルごとにランダムに発生する欠陥の場合、このようにメモリセル単位の救済でも１６ビット単位と変わらない確率で欠陥を救済することができる。しかも、冗長セットのビット長を短くすることができるため、第２のメモリアレイやそのセンスアンプの回路規模を小さくすることができる。
＜第４の実施形態＞
次に、本発明の第４の実施形態について述べる。
図５に示す半導体記憶装置では、第１のメモリアレイ１の各メモリ領域内の欠陥救済に利用できる冗長セットは、それぞれ１つである。これに対し、本実施形態に係る半導体記憶装置では、１つのメモリ領域に対してＮ個の冗長セットが欠陥救済に利用可能である。
本実施形態に係る半導体記憶装置は、図５に示す半導体記憶装置と同様に、第１のメモリアレイ１および第２のメモリアレイ２Ａと、行デコーダ３および７と、列選択部５と、センスアンプ４および８Ａと、セレクタ６Ａと、制御部１５とを有する。
ただし、本実施形態において、第２のメモリアレイ２Ａの各ワード線には、図６に示す構成の冗長セットがＮ個ずつ接続されている。行デコーダ７によって１つのワード線が選択されると、センスアンプ８ＡからはＮ個の冗長セット（第１冗長セット〜第Ｎ冗長セット）のデータがそれぞれ読み出される。
また、図７に示すように、本実施形態に係る半導体記憶装置は、Ｎ個の比較判定部９Ａ＿１〜９Ａ＿Ｎと、これらの比較判定部から出力される判定信号の論理和を演算するＯＲ回路９４とを有する。
比較判定部９Ａ＿ｉは、図４に示す比較判定部９＿ｉと同様に、比較部９０＿ｉと、フラグ判定部９１＿ｉと、ＡＮＤ回路９２＿ｉとを有する。また、比較判定部９＿ｉと異なる構成要素として、パスゲート９５＿ｉおよび９６＿ｉを有する。
パスゲート９５＿ｉは、一方の端子が第ｉ冗長セットの欠陥セルアドレス２６＿ｉが伝送される入出力線に接続されており、他方の端子が共通線Ｌ４を介してデコーダ１０の欠陥セルアドレス入力端子に接続されている。そして、この２つの端子は、ＡＮＤ回路９２＿ｉの判定信号が‘１’の場合に導通し、判定信号が‘０’の場合に遮断する。
パスゲート９６＿ｉは、一方の端子が第ｉ冗長セットの１ビット冗長メモリにつながるセンスアンプ８の入出力線に接続されており、他方の端子が共通線Ｌ５を介してセレクタ６Ａに接続されている。そして、この２つの端子は、ＡＮＤ回路９２＿ｉの判定信号が‘１’の場合に導通し、判定信号が‘０’の場合に遮断する。
セレクタ６Ａは、例えば図７に示すように、１６ビットの各ビットに対応するセレクタ６＿０〜６＿１５を有する。
セレクタ６＿ｋ（ｋは、０から１５までの整数を示す）は、デコーダ１０よりセレクタ６＿ｋ用に供給されるデコード信号に応じて、パスゲート９６＿１〜９６＿Ｎにつながる共通線Ｌ５、または、列選択部５の入出力線Ｌ６の第ｋビット信号線の何れか一方を選択し、データバスＤＩＯの第ｋビット信号線と接続する。
次に、上述した構成を有する本実施形態に係る半導体記憶装置の動作を説明する。
本実施形態に係る半導体記憶装置の全体的な動作は、図５に示す半導体記憶装置と同様であり、これと異なる点は、欠陥判定動作およびアクセス切り替え動作がＮ個の冗長セットのデータに基づいて行われる点にある。
すなわち、入力アドレス（ＡＤＲ，ＡＤＣ）の一部であるアドレスＡＤ１は、Ｎ個の冗長セットより出力されるＮ個の欠陥メモリアドレスとそれぞれ比較される。そして、アドレスＡＤ１が例えば２１＿ｉに一致するとともにこれに対応するフラグデータ２４＿ｉが有効状態であるとすると、ＡＮＤ回路９２＿ｉの判定信号が‘１’となり、パスゲート９５＿ｉおよび９６＿ｉが導通するとともに、ＯＲ回路９４の出力信号が‘１’になる。
ここで、Ｎ個の冗長セットに格納される欠陥メモリアドレスが全て異なるものとすると、パスゲート９５＿１〜９５＿Ｎのうち導通するのはパスゲート９５＿ｉのみであり、パスゲート９６＿１〜９６＿Ｎのうち導通するのはパスゲート９６＿ｉのみである。
そのため、デコーダ１０には第ｉ冗長セットの欠陥セルアドレス２６＿ｉが入力され、セレクタ６＿０〜６＿１５につながる共通線Ｌ５には第ｉ冗長セットの冗長メモリのデータ入出力線が接続される。そして、欠陥セルアドレス２６＿ｉに応じたデコード信号がデコーダ１０において生成されて、セレクタ６＿０〜６＿１５の選択状態がそれぞれ設定されると、データバスＤＩＯの何れかのビットの信号線が第ｉ冗長セットの冗長メモリのデータ入出力線に接続され、他のビットの信号線が列選択部５の対応するビットの入出力線にそれぞれ接続される。
以上説明したように、本実施形態に係る半導体記憶装置によれば、入力アドレスが欠陥メモリのアドレスと判定された場合は、該欠陥メモリ中の、欠陥セルアドレスにおいて指示されるメモリセルへのアクセスが、冗長メモリへのアクセスに切り替えられる。そして、このアクセス切り替え先の冗長メモリとしては、行デコーダ７によって選択されるワード線上のＮ個の冗長メモリのうち、アドレスＡＤ１と一致する有効な欠陥メモリアドレスが読み出されたメモリと同一の冗長セットに含まれる冗長メモリが選択される。
したがって、第１のメモリアレイ１の１つのメモリ領域内において複数の欠陥メモリを救済することが可能になるとともに、ビット単位の欠陥救済を行うことから、冗長セットのビット長が短くなり、第２のメモリアレイやそのセンスアンプの回路規模を小さくすることができる。
＜第５の実施形態＞
次に、本発明の第５の実施形態について述べる。
図１や図５に示す半導体記憶装置では、冗長メモリを通常使用される第１のメモリアレイとは別の第２のメモリアレイ内に設けていた。そのため、これらの冗長メモリは第１のメモリアレイにおけるメモリと同じタイミングでアクセスすることが困難である。
例えば、冗長セットから読み出した欠陥メモリアドレスに従って冗長メモリをアクセス可能状態に設定し、その後冗長メモリに対して書き込みを行う場合、第２のメモリアレイ上の冗長メモリと第１のメモリアレイ上のメモリとでは、書き込みに際して駆動する信号経路の負荷や抵抗が全く異なるため、両者の書き込み速度は異なる可能性がある。冗長メモリへの書き込み速度が第１のメモリアレイへの書き込み速度に比べて高速であれば問題ないが、その保証は全く無いため、冗長セルへの書き込み速度がメモリ全体のアクセス速度を制限してしまう可能性がある。特に、第２のメモリアレイ自体の書き込み速度が第１のメモリアレイより劣っていると、この問題は確実に発生する。
このような問題は第２のメモリアレイの構成にも制約をもたらす。例えば、第１のメモリアレイがＤＲＡＭであった場合、それより書き込み速度が劣る強誘電体メモリやフラッシュメモリ等を第２のメモリアレイとして利用できないことになる。
次に述べる図８に示す半導体記憶装置では、冗長セルを第１のメモリセル上に設けることにより、通常使用されるメモリと冗長メモリとの間における上記のようなアクセス速度の違いが解消される。
図８は、本発明の第５の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
図８に例示する半導体記憶装置は、第１のメモリアレイ１Ｂおよび第２のメモリアレイ２Ｂと、行デコーダ３および７と、列選択部５Ｂと、センスアンプ４Ｂおよび８Ｂと、セレクタ６Ｂと、比較判定部９と、デコーダ１０と、制御部１５とを有する。
ただし、図１、図５、図８の同一符号は同一の構成要素を示す。すなわち、行デコーダ３および７、比較判定部９、デコーダ１０、制御部１５については図１、図５を参照して既に説明したものと同様である。したがって、以下ではそれらの説明を割愛し、他の構成要素について説明する。
第１のメモリアレイ１Ｂは、本半導体記憶装置におけるメインの記憶部であり、１２ビットの行アドレスＡＤＲおよび８ビットの列アドレスＡＤＣによって指示される（２１２）×（２８）個のアドレスにそれぞれ１６ビットのメモリおよび１ビットの冗長メモリを有する。つまり、入力アドレスの指示対象となる１ワードのメモリごとに、対応する１ビットの冗長メモリを有している。
したがって、本例における第１のメモリアレイ１Ｂは、（２１２）×（２８）×１７＝１７Ｍビットの記憶容量を有し、上述した第１のメモリアレイ１より冗長メモリの１Ｍビット分だけ記憶容量が多い。
センスアンプ４Ｂは、第１のメモリアレイ１Ｂの各ビット線を介してメモリセルからのデータの読み出しや書き込みを行う。
センスアンプ８Ｂは、第２のメモリアレイ２Ｂの各ビット線を介してメモリセルからのデータの読み出しや書き込みを行う。
センスアンプ４Ｂおよび８Ｂは、上述したセンスアンプ４および８と比較して入出力されるデータのビット数が異なる。
列選択部５Ｂは、センスアンプ４Ｂを介してアクセスされる第１のメモリアレイ１Ｂの１行分のメモリから、入力される８ビットの列アドレスＡＤＣに応じて１７ビットのメモリ（通常使用される１ワードのメモリ＋１ビット冗長メモリのセット）を選択する。
第２のメモリアレイ２Ｂは、第１のメモリアレイ１Ｂを１６本のワード線ごとに区分する複数のメモリ領域の各領域内における欠陥メモリアドレスを記憶するためのメモリと、該欠陥メモリアドレスが有効であるか否かを示すフラグデータを記憶するためのメモリと、該欠陥メモリアドレスの指示対象のメモリを構成する複数のメモリセルの何れが欠陥を持つかを指示する欠陥セルアドレスを記憶するためのメモリとを一組とする冗長セットを複数有する。
例えば、第２のメモリアレイ２Ｂは、１２ビットの行アドレスＡＤＲのうちの８ビットのアドレスによって指示される２８本のワード線を有しており、その各ワード線に上述した冗長セットをそれぞれ有している。
したがって、第２のメモリアレイ２Ｂにおける一本のワード線１２と、第１のメモリアレイ１Ｂにおける１６本のワード線群１１とが一対一に対応しており、行デコーダ３においてワード線群の何れかのワード線が選択される場合、このワード線群に対応する共通のワード線が行デコーダ７において選択され、その冗長セットがアクセス可能になる。
すなわち、第２のメモリアレイ２Ｂは、第１のメモリアレイ１Ｂを１６本のワード線ごとに区分する複数のメモリ領域のそれぞれに対応する冗長セットを有している。
図９は、第２のメモリアレイ２Ｂの冗長セットの構成例を図解した図である。
例えば図９に示すように、第２のメモリアレイ２Ｂの冗長セットは、欠陥メモリアドレス２１を記憶する１２ビットのメモリと、フラグデータ２４を記憶する３ビットのメモリと、欠陥セルアドレス２６を記憶する４ビットのメモリとを有する。この構成は、図６に示す冗長セットにおいて１ビット冗長メモリを除いたものと等しい。
欠陥メモリアドレス２１やフラグデータ２４、欠陥セルアドレス２６は電源のオンオフに関わらず常に保持する必要があるため、第２のメモリアレイ２Ｂは強誘電体メモリ等の不揮発性メモリであることが望ましい。第２のメモリアレイ２Ｂを揮発性メモリで構成する場合には、例えば、チップの内外に別途設けた不揮発性メモリからこれらのデータをロードしても良い。
セレクタ６Ｂは、デコーダ１０より供給されるデコード信号に応じて、通常使用される１６ビットのメモリにつながる列選択部５の１６ビットの入出力線のうちの指示された何れか１つに替えて、１ビットの冗長メモリにつながる列選択部５の１ビットの入出力線をデータバスＤＩＯの対応するビットに接続するとともに、残りの１５ビットの入出力線をデータバスＤＩＯの対応するビットに接続する。あるいは、列選択部５の１６ビットの入出力線を全てデータバスＤＩＯの対応するビットに接続する。
ここで、上述した構成を有する図８に示す半導体記憶装置の動作について、図１０に示すフローチャートを参照して説明する。
（ステップＳＴ２０およびＳＴ２１）
データの書き込みまたは読み出しを指示する所定の制御信号が入力されると、制御部１５の制御に基づき、行デコーダ３および７におけるワード線の選択動作が並行して実行される。
（ステップＳＴ２２およびＳＴ２３）
各ワード線上のデータはビット線に読み出され、センスアンプ４Ｂおよび８Ｂにより増幅されて、その値がラッチされる。これにより、第１のメモリアレイ１Ｂからは行アドレスＡＤＲに対応するワード線上の各メモリセルのデータが、第２のメモリアレイ２Ｂからはこれに対応する冗長セットのデータがそれぞれ取得される。
通常の半導体メモリへのアクセスでは、このデータセンシング工程に最も長い時間を要するが、図８に示す半導体記憶装置によれば、入力アドレスに特別な変換を行うことなく、第１のメモリアレイ１Ｂと第２のメモリアレイ２Ｂとにおけるデータセンシング工程の動作を同期，並列化させることできる。そのため、欠陥救済に伴うアクセス時間の遅れが最小限に抑えられる。
（ステップＳＴ２４およびＳＴ２５）
第１のメモリアレイ１Ｂから取得されるデータは列選択部５Ｂに入力され、該データの中から列アドレスＡＤＣに応じた（１ワード＋１冗長ビット）のデータが選択される。
一方、第２のメモリアレイ２Ｂから取得されるデータのうち、欠陥メモリアドレス２１とフラグデータ２４は比較判定部９に入力される。そして、欠陥メモリのアドレス２３は列アドレスＡＤＣと比較され、アドレス２２は行アドレスＡＤＲの一部（４ビット）と比較される。また、フラグデータ２４は、その３ビットデータに含まれる‘１’のビットの数に応じて、有効状態であるか否かを判定される。
（ステップＳＴ２６）
第２のメモリアレイ２から取得した欠陥メモリのアドレス２２，２３と入力アドレスとが一致し、さらにフラグデータ２４が有効状態の場合、入力アドレスは欠陥メモリのアドレスと判定される。この場合、冗長セットより出力される欠陥セルアドレス２６に基づいて、列選択部５の通常使用メモリ用の１６ビット入出力線のうち１ビットが、同じ列選択部５の冗長メモリ用の１ビット入出力線に切り替えられる。
一方、入力アドレスが正常メモリのアドレスと判定された場合は、該１６ビットの通常使用メモリ用入出力線が全てデータバスＤＩＯに接続される。
（ステップＳＴ２７）
セレクタ６Ｂの接続が確定したところで、第１のメモリアレイ１Ｂの通常使用メモリまたは冗長メモリに対する読み出しや書き込みが行われる。
以上説明したように、図８に示す半導体記憶装置によれば、冗長メモリが第１のメモリアレイ１Ｂに含まれており、入力アドレス（ＡＤＲ，ＡＤＣ）に応じて第１のメモリアレイ１Ｂにおける一のメモリがアクセス対象になると、該メモリと共通のワード線に接続される冗長メモリがアクセス可能となる。そして、この入力アドレスが比較判定部９において有効な欠陥メモリのアドレスと判定された場合、該欠陥メモリ中、欠陥セルアドレス２６によって特定される欠陥メモリセルへのアクセスが、該欠陥メモリセルと共通のワード線に接続される１ビットの冗長メモリへのアクセスに切り替えられる。
このように、通常使用されるメモリと冗長メモリとが同一のメモリアレイ上に設けられることにより、アクセス速度の違いが微小になるため、アクセス先が冗長メモリへ切り替えらた際のアクセス速度低下の問題を解消することができる。また、こうした問題が解消されることから、第１のメモリアレイ１Ｂおよび第２のメモリアレイ２Ｂに用いるメモリの種類の制約を無くすことができる。
その他、冗長セットに広範囲の欠陥メモリアドレスが記憶される点や、入力アドレスに特別な変換処理を加えることなく冗長セットへのアクセスが行われる点、２つのメモリアレイ１Ｂおよび２Ｂに対するデータの読み出し処理が並行して実行される点、１ワードのメモリ中の１ビットの欠陥メモリセルへのアクセスが冗長メモリへのアクセスに切り替えられる点などについては、既に述べた図１、図５に示す半導体記憶装置と同様であり、これと同様な効果を奏することが可能である。
また、第１のメモリアレイ１Ｂ、第２のメモリアレイ２Ｂにアレイ分割方式や複数バンク方式のメモリを適用できる点についても、既に述べた半導体記憶装置と同様である。
＜第６の実施形態＞
次に、本発明の第６の実施形態について述べる。
図８に示す半導体記憶装置では、第１のメモリアレイ１Ｂの各メモリ領域内の欠陥救済に利用できる冗長セットは、それぞれ１つである。これに対し、本実施形態に係る半導体記憶装置では、１つのメモリ領域に対してＮ個の冗長セットが欠陥救済に利用可能である。
本実施形態に係る半導体記憶装置は、図８に示す半導体記憶装置と同様に、第１のメモリアレイ１Ｂおよび第２のメモリアレイ２Ｂと、行デコーダ３および７と、列選択部５Ｂと、センスアンプ４Ｂおよび８Ｂと、セレクタ６Ｂと、デコーダ１０と、制御部１５とを有する。
また、図１１に示すように、本実施形態に係る半導体記憶装置は、Ｎ個の比較判定部９Ｂ＿１〜９Ｂ＿Ｎと、これらの比較判定部から出力される判定信号の論理和を演算するＯＲ回路９４とを有する。
比較判定部９Ｂ＿ｉは、図７に示す比較判定部９Ａ＿ｉと同様に、比較部９０＿ｉと、フラグ判定部９１＿ｉと、ＡＮＤ回路９２＿ｉと、パスゲート９５＿ｉとを有しており、比較判定部９Ａ＿ｉとの違いは、パスゲート９６＿ｉを含まない点にある。
パスゲート９５＿ｉは、一方の端子が第ｉ冗長セットの欠陥セルアドレス２６＿ｉが伝送される入出力線に接続されており、他方の端子が共通線Ｌ４を介してデコーダ１０の欠陥セルアドレス用入力端子に接続されている。そして、この２つの端子は、ＡＮＤ回路９２＿ｉの判定信号が‘１’の場合に導通し、判定信号が‘０’の場合に遮断する。
セレクタ６Ｂは、図７に示すセレクタ６Ａと同様に、１６ビットの各ビットに対応するセレクタ６＿０〜６＿１５を有しており、セレクタ６Ａとの違いは、冗長メモリ側の接続にある。すなわち、図１１に示すように、セレクタ６Ｂでは、セレクタ６＿０〜６＿１５の冗長メモリ側の端子に、列選択部５Ｂの冗長メモリ用の入出力線Ｌ７が接続されている。
上述した構成を有する本実施形態に係る半導体記憶装置の動作は、アクセス先の冗長メモリが第２のメモリアレイ２Ｂである点を除いて、第４の実施形態において述べた半導体記憶装置とほぼ同様である。
すなわち、入力アドレスが欠陥メモリのアドレスと判定された場合、該欠陥メモリ中の、欠陥セルアドレスにおいて指示されるメモリセルへのアクセスが、第１のメモリアレイ１Ｂに含まれる冗長メモリへのアクセスに切り替えられる。そして、このアクセス切り替え先の冗長メモリとしては、行デコーダ３によって選択されるワード線上のＮ個の冗長メモリのうち、入力アドレスの指示対象のメモリと対をなす冗長メモリが列選択部５Ｂによって選択される。
したがって、第１のメモリアレイ１Ｂの１つのメモリ領域内において複数の欠陥メモリを救済することが可能になり、点欠陥が多いメモリでも救済の確率を高めて歩留まりを向上させることができる。
＜第７の実施形態＞
次に、本発明の第７の実施形態について述べる。
上述した図１、図５、図８の半導体記憶装置では、第１のメモリアレイにおいてワード線を選択し、さらに列選択を行ったところでセレクタにより通常使用メモリと冗長メモリとの切り替えを行っている。またこの切り替えではワード単位での一括か、１ビットのみの切り替えを行っている。しかしながら、本発明はこのような構成に制約されるものではなく、多くのバリエーションが存在し得る。
次に述べる図１２に示す半導体記憶装置では、通常使用メモリと冗長メモリとの切り替えを行うセレクタの前段と後段において、列選択動作が２段階に行われる。
図１２は、本発明の第７の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
図１２に例示する半導体記憶装置は、第１のメモリアレイ１Ｃおよび第２のメモリアレイ２Ｃと、行デコーダ３および７と、列選択部５Ｃおよび１３と、センスアンプ４Ｃおよび８Ｃと、セレクタ６Ｃと、比較判定部９Ｃと、デコーダ１０Ｃと、制御部１５とを有する。
ただし、図１、図１２の同一符号は同一の構成要素を示す。すなわち、行デコーダ３および７、制御部１５については図１を参照して既に説明したものと同じである。したがって、以下ではそれらの説明を割愛し、他の構成要素について説明する。
第１のメモリアレイ１Ｃは、本半導体記憶装置におけるメインの記憶部であり、１２ビットの行アドレスＡＤＲおよび８ビットの列アドレスＡＤＣによって指示される２１２×２８個のアドレスにそれぞれ１ワード（１６ビット）のメモリを有する。また、連続した４ワードのメモリ領域を小メモリ領域とすると、この小メモリ領域ごとに２ビットの冗長メモリが設けられている。すなわち、１６本のワード線を単位とするメモリ領域が更に４ワードごとの小メモリ領域に区分され、その小メモリ領域ごとに２ビットの冗長メモリが設けられている。
したがって、第１のメモリアレイ１Ｃにおいて通常使用メモリの記憶容量は第１のメモリアレイ１と同じ１６Ｍビットであり、冗長メモリの記憶容量は２１２×２6×２＝５１２Ｋビットである。
センスアンプ４Ｃは、第１のメモリアレイ１Ｃの各ビット線を介してメモリセルからのデータの読み出しや書き込みを行う。
センスアンプ８Ｃは、第２のメモリアレイ２Ｃの各ビット線を介してメモリセルからのデータの読み出しや書き込みを行う。
センスアンプ４Ｃおよび８Ｃは、上述したセンスアンプ４および８と比較して入出力されるデータのビット数が異なる。
列選択部５Ｃは、センスアンプ４Ｃを介してアクセスされる第１のメモリアレイ１Ｃの１行分のメモリから、入力される８ビットの列アドレスＡＤＣに応じて６６ビットのメモリ（通常使用される４ワードのメモリ＋２ビット冗長メモリのセット）を選択する。
第２のメモリアレイ２Ｃは、第１のメモリアレイ１Ｃを区分する複数のメモリ領域（１６本のワード線の領域）の各領域内において欠陥メモリを含む小メモリ領域（４ワードの領域）のアドレスを記憶するためのメモリと、該小メモリ領域アドレスが有効であるか否かを示すフラグデータを記憶するためのメモリと、該小メモリ領域アドレスの指示対象の小メモリ領域を構成する複数のメモリセルの何れが欠陥を持つかを指示する欠陥セルアドレスを記憶するためのメモリと、該欠陥メモリセルを代替する冗長メモリを指示する冗長メモリ指示データを記憶するためのメモリを一組とする冗長セットを複数有する。
例えば、第２のメモリアレイ２Ｃは、１２ビットの行アドレスＡＤＲのうちの８ビットのアドレスによって指示される２８本のワード線を有しており、その各ワード線に上述した冗長セットをそれぞれ有している。
したがって、第２のメモリアレイ２Ｃにおけ一本のワード線１２と、第１のメモリアレイ１Ｃにおける１６本のワード線群１１とが一対一に対応しており、行デコーダ３においてワード線群の何れかのワード線が選択される場合、このワード線群に対応する共通のワード線が行デコーダ７において選択され、その冗長セットがアクセス可能になる。
すなわち、第２のメモリアレイ２Ｃは、第１のメモリアレイ１Ｃを１６本のワード線ごとに区分する複数のメモリ領域のそれぞれに対応する冗長セットを有している。
図１３は、第２のメモリアレイ２Ｃの冗長セットの構成例を図解した図である。
例えば図１３に示すように、第２のメモリアレイ２Ｃの冗長セットは、欠陥メモリを含む小メモリ領域（以降、欠陥小メモリ領域と表記する）のアドレス２１Ｃを記憶する１０ビットのメモリと、フラグデータ２４を記憶する３ビットのメモリと、小メモリ領域中の欠陥セルアドレス２６Ｃを記憶する６ビットのメモリと、冗長メモリ指示データを記憶する１ビットのメモリとを有する。
小メモリ領域のアドレス２１Ｃは、上述したワード線群１１に対応するメモリ領域中において、欠陥小メモリ領域を特定するためのアドレスであり、２つのアドレス２２および２３を含んでいる。
アドレス２２は、既に述べたように、行アドレスＡＤＲ中において行デコーダ７に入力される８ビットのアドレスを除いた４ビットのアドレスである。これにより、ワード線群１１における１６本のワード線のうちの１本が特定される。
アドレス２３Ｃは、８ビットの列アドレス中の６ビットのアドレスであり、これによって、メモリ領域内における４ワードの小メモリ領域が特定される。
欠陥セルアドレス２６Ｃは、４ワード（６４ビット）の欠陥小メモリ領域内における１ビットの欠陥メモリセルを特定するアドレスである。
冗長メモリ指示データ２７は、小メモリ領域ごとに設けられる２ビットの冗長メモリのうちの何れを欠陥メモリセルの代替に使用するかを指示するためのデータである。
比較判定部９Ｃは、行アドレスＡＤＲに応じてセンスアンプ８Ｃから一斉に読み出される冗長セットの各データのうち、行アドレスＡＤＲ中において行デコーダ７に入力される８ビットのアドレスを除いた４ビットのアドレスと冗長セットのアドレス２２とを比較するとともに、８ビットの列アドレスＡＤＣのうちの６ビットのアドレスと冗長セットのアドレス２３Ｃとを比較する。また、３ビットのフラグデータ２４のうちの２ビット以上が‘１’になる否か、すなわち、フラグデータ２４が有効状態か否かの判定も行う。
そして、比較判定部９Ｃは、これらのアドレスが両方一致し、かつ、フラグデータ２４が有効状態の場合、入力アドレス（ＡＤＲ，ＡＤＣ）を欠陥小メモリ領域のアドレスと判定する。逆に、アドレスが両方一致しない場合や、フラグデータ２４が有効状態でない場合、入力アドレス（ＡＤＲ，ＡＤＣ）は欠陥小メモリ領域のアドレスでないと判定する。
デコーダ１０Ｃは、比較判定部９Ｃにおいて入力アドレスが欠陥小メモリ領域のアドレスと判定された場合、冗長セットより出力される６ビットの欠陥セルアドレス２６Ｃに基づいて、列選択部５Ｃの通常使用メモリ用の入出力線（６４ビット）のうち何れか１ビットが冗長セル指示データ２７で指示される冗長メモリ用の入出力線に切り替えるようにデコード信号を生成する。入力アドレスが正常メモリのアドレスと判定された場合は、該通常使用メモリ用の入出力線が全て信号線Ｄ６４に接続されるようにデコード信号を生成する。
セレクタ６Ｃは、デコーダ１０Ｃより供給されるデコード信号に応じて、通常使用される６４ビットの小メモリ領域につながる列選択部５の６４ビットの入出力線のうち指示された１ビットの入出力線に替えて、冗長メモリ指示データ２７で指示される冗長メモリにつながる列選択部５Ｃの入出力線を６４ビットの信号線Ｄ６４の対応するビットに接続するとともに、残りの６３ビットの入出力線を信号線Ｄ６４の対応するビットに接続する。あるいは、列選択部５Ｃの６４ビットの入出力線を全て信号線Ｄ６４の対応するビットに接続する。
列選択部１３は、セレクタ６Ｃにつながる６４ビットの信号線Ｄ６４の中から、比較判定部９Ｃに入力される列アドレスＡＤＣの６ビットを除く残りの２ビットのアドレスに基づいて１６ビットの信号線を選択し、データバスＤＩＯに接続する。
次に、上述した構成を有する図１２に示す半導体記憶装置の動作を説明する。
データの書き込みまたは読み出しを指示する所定の制御信号が入力されると、制御部１５の制御に基づいて、行デコーダ３および７におけるワード線の選択動作が並行に実行され、第１のメモリアレイ１Ｃの１行分のメモリがセンスアンプ４Ｃを介しアクセス可能になり、これ対応する第２のメモリアレイ２Ｃの冗長セット（図１３）がセンスアンプ８Ｃを介してアクセス可能になる。
列選択部５Ｃでは、アクセス可能になった第１のメモリアレイ１Ｃの１行分のメモリから、列アドレスＡＤＣの６ビット分のアドレスに応じて６６ビットのメモリ（６４ビットの小メモリ領域＋２ビットの冗長メモリのセット）が選択される。
一方、第２のメモリアレイ２Ｃにおいてアクセス可能となった冗長セットのうち、欠陥小メモリ領域のアドレス２１Ｃとフラグデータ２４は比較判定部９Ｃに入力される。そして、このアドレス２１Ｃにおけるアドレス２３Ｃは列アドレスＡＤＣの一部（６ビット）と比較され、アドレス２２は行アドレスＡＤＲの一部（４ビット）と比較される。また、フラグデータ２４は、その３ビットデータに含まれる‘１’のビットの数に応じて、有効状態であるか否かを判定される。
第２のメモリアレイ２Ｃから取得した欠陥メモリのアドレス２２，２３Ｃと入力アドレスとが一致し、さらにフラグデータ２４が有効状態の場合、入力アドレスは欠陥小メモリ領域のアドレスと判定される。この場合、欠陥小メモリ領域中の欠陥セルアドレス２６Ｃで指示されるメモリへのアクセスが冗長メモリ指示データ２７で指示される冗長メモリへのアクセスに切り替えられるように、セレクタ６Ｃにおいて列選択部５Ｃの通常使用メモリ用の入出力線の一部が、同じ列選択部５Ｃの冗長メモリ用の入出力線に切り替えられて６４ビットの信号線Ｄ６４に接続される。一方、入力アドレスが欠陥小メモリ領域のアドレスでないと判定された場合は、この正常なメモリがアクセスされるように、列選択部５の通常使用メモリ用の入出力線が全て信号線Ｄ６４に接続される。
また、列選択部１３では、セレクタ６Ｃにつながる６４ビットの信号線Ｄ６４のうち、列アドレスＡＤＣの残りの一部（２ビット）に基づいて１６ビットの信号線が選択され、データバスＤＩＯに接続される。
セレクタ６Ｃおよび列選択部１３の接続が確定したところで、第１のメモリアレイ１Ｃの通常使用メモリまたは冗長メモリに対する読み出しや書き込みが行われる。
以上説明したように、図１２に示す半導体記憶装置では、第１のメモリアレイ１Ｃを１６本のワード線ごとに区分したメモリ領域が、更に４ワードごとの小メモリ領域に区分され、この各小メモリ領域に対して２ビットずつの冗長メモリがそれぞれ設けられている。第１のメモリアレイ１Ｃにアクセスするためのアドレスが入力されると、該入力アドレスに応じて一の小メモリ領域のメモリがアクセス対象になるとともに、この小メモリ領域に対応する冗長メモリがアクセス可能になる。また、比較判定部９Ｃにおいては、該入力アドレスに応じて第２のメモリアレイ２Ｃから読み出される冗長セットのデータに基づいて、該入力アドレスが欠陥小メモリ領域のアドレスか否かの判定が行われる。欠陥小メモリ領域のアドレスと判定された場合、該小メモリ領域中の欠陥メモリへのアクセスが、該小メモリ領域に対応する冗長メモリへのアクセスに切り替えられるようにセレクタ６Ｃの接続が設定される。
このように、４ワードの小メモリ領域に含まれるメモリの欠陥を一括して救済することができるため、小メモリ領域に含まれる一連のメモリに順次アクセスする場合でも、アクセスの度に欠陥救済を行う必要がなくなり、アクセス速度を高速化することができる。
半導体メモリの高速アクセスモードでは、例えば列アドレスを指定した後、この列アドレスに続く２〜４ワードのメモリから連続的にデータを読み出すモード（バーストモード）がある。本例のように、あらかじめ広い範囲の欠陥を一括して救済することができれば、このような高速モードに遅れなしで対応することができる。
＜第８の実施形態＞
次に、本発明の第８の実施形態について述べる。
図１２に示す半導体記憶装置では、第１のメモリアレイ１Ｃの各メモリ領域内の欠陥救済に利用できる冗長セットは、それぞれ１つである。これに対し、本実施形態に係る半導体記憶装置では、１つのメモリ領域に対してＮ個の冗長セットが欠陥救済に利用可能である。
本実施形態に係る半導体記憶装置は、図１２に示す半導体記憶装置と同様に、第１のメモリアレイ１Ｃおよび第２のメモリアレイ２Ｃと、行デコーダ３および７と、列選択部５Ｃおよび１３と、センスアンプ４Ｃおよび８Ｃと、セレクタ６Ｃと、制御部１５とを有する。
ただし、本実施形態において、第２のメモリアレイ２Ｃの各ワード線には、図１３に示す構成の冗長セットがＮ個ずつ接続されている。行デコーダ７によって１つのワード線が選択されると、センスアンプ８ＣからはＮ個の冗長セット（第１冗長セット〜第Ｎ冗長セット）のデータがそれぞれ読み出される。
また、図１４に示すように、本実施形態に係る半導体記憶装置は、Ｎ個の比較判定部９Ｃ＿１〜９Ｃ＿Ｎと、これらの比較判定部から出力される２系統の判定信号の論理和をそれぞれ演算するＯＲ回路９４＿１および９４＿２と、２系統のデコーダ１０Ｃ＿１および１０Ｃ＿２とを有する。
比較判定部９Ｃ＿ｉは、比較部９０Ｃ＿ｉと、フラグ判定部９１＿ｉと、ＡＮＤ回路９２＿ｉ，９８＿ｉ，９９＿ｉと、パスゲート９７＿ｉとを有する。
比較部９０Ｃ＿ｉは、行アドレスＡＤＲの４ビット分のアドレスおよび列アドレスＡＤＣの６ビット分のアドレス（以降、これらのアドレスをアドレスＡＤ２と表記する）を入力し、該入力アドレスＡＤ２と、第ｉ冗長セットから読み出される欠陥小メモリ領域アドレス２１Ｃ＿ｉとを比較する。そして、両者が一致した場合に‘１’、一致しない場合に‘０’の信号を出力する。
フラグ判定部９１＿ｉおよびＡＮＤ回路９２＿ｉは、既に述べた比較部９０＿ｉと同様の働きを有する。
すなわち、フラグ判定部９１＿ｉは、第ｉ冗長セットのフラグデータ２４＿ｉが有効状態の場合に‘１’、そうでない場合に‘０’を出力する。
ＡＮＤ回路９２＿ｉは、比較部９０Ｃ＿ｉおよびフラグ判定部９１＿ｉの出力信号の論理積を判定信号として出力する。この判定信号が‘１’の場合、入力アドレスは欠陥小メモリ領域のアドレスであり、判定信号が‘０’の場合、入力アドレスは正常な小メモリ領域のアドレスである。
パスゲート９７＿ｉは、３つの端子（第１端子〜第３端子）を有しており、これらの接続関係をＡＮＤ回路９２＿ｉの判定信号に応じて切り替える。
第１端子は、第ｉ冗長セットの欠陥セルアドレス２６Ｃ＿ｉの入出力線に接続され、第２端子は、共通線Ｌ９を介してデコーダ１０Ｃ＿１の欠陥セルアドレス入力端子に接続され、第３端子は、共通線Ｌ１１を介してデコーダ１０Ｃ＿２の欠陥セルアドレス入力端子に接続されている。ＡＮＤ回路９２＿ｉの判定信号が‘１’の場合、第１端子および第２端子が導通し、第１端子および第３端子が遮断する。判定信号が‘０’の場合は、第１端子および第３端子が導通し、第１端子および第２端子が遮断する。
ＡＮＤ回路９８＿ｉは、ＡＮＤ回路９２＿ｉの判定信号と、第ｉ冗長セットより読み出される冗長メモリ指示データ２７＿ｉとの論理積を第１判定信号として出力する。
ＡＮＤ回路９９＿ｉは、ＡＮＤ回路９２＿ｉの判定信号と、冗長メモリ指示データ２７＿ｉを論理反転した信号との論理積を第２判定信号として出力する。
したがって、冗長メモリ指示データ２７＿ｉが‘１’の場合、第１判定信号がＡＮＤ回路９２＿ｉの判定信号と等しくなり、第２判定信号が‘０’になる。冗長メモリ指示データ２７＿ｉが‘０’の場合は、第２判定信号がＡＮＤ回路９２＿ｉの判定信号と等しくなり、第１判定信号が‘０’になる。
ＯＲ回路９４＿１は、比較判定部９Ｃ＿１〜９Ｃ＿Ｎより出力される第１判定信号の論理和を第１判定信号線Ｌ８に出力する。
ＯＲ回路９４＿２は、比較判定部９Ｃ＿１〜９Ｃ＿Ｎより出力される第２判定信号の論理和を第２判定信号線Ｌ１０に出力する。
セレクタ６Ｃは、列選択部５Ｃの通常使用メモリ用の６４ビット入出力線Ｌ１４における各ビットに対応した、６４個のセレクタ６Ｃ＿０〜６Ｃ＿６３を有する。
セレクタ６Ｃ＿ｎ（ｎは、０から６３までの整数を示す）は、デコーダ１０Ｃ＿１および１０Ｃ＿２よりセレクタ６Ｃ＿ｎ用に供給されるデコード信号に応じて、列選択部５Ｃの第１冗長メモリ用の入出力線Ｌ１２、列選択部５Ｃの第２冗長メモリ用の入出力線Ｌ１３、または、列選択部５Ｃの通常使用メモリ用の入出力線Ｌ１４の第ｎビット信号線の何れかを選択し、信号線Ｄ６４の第ｎビット信号線と接続する。
デコーダ１０Ｃ＿１は、第１判定信号線Ｌ８の信号と、共通線Ｌ９を介してパスゲート９７＿１〜９７＿Ｎの第２端子より出力される欠陥セルアドレスとを入力し、これに応じてセレクタ６Ｃ＿１〜６Ｃ＿Ｎの接続状態を設定する。
すなわち、第１判定信号線Ｌ８の信号が‘１’の場合、共通線Ｌ９を介して入力される欠陥セルアドレスに応じて、信号線Ｄ６４の何れかのビットが第１冗長メモリ用の入出力線Ｌ１２に接続され、信号線Ｄ６４の残りのビットが通常使用メモリ用の入出力線Ｌ１４（デコーダ１０Ｃ＿２のデコード信号によっては第２冗長メモリ用の入出力線Ｌ１３）の対応するビットに接続されるようにデコード信号を生成する。
また、第１判定信号線Ｌ８の信号が‘０’の場合は、信号線Ｄ６４の全ビットが通常使用メモリ用の入出力線Ｌ１４（デコーダ１０Ｃ＿２のデコード信号によっては第２冗長メモリ用の入出力線Ｌ１３）の対応するビットに接続されるようにデコード信号を生成する。
デコーダ１０Ｃ＿２は、第２判定信号線Ｌ１０の信号と、共通線Ｌ１１を介してパスゲート９７＿１〜９７＿Ｎの第３端子より出力される欠陥セルアドレスとを入力し、これに応じてセレクタ６Ｃ＿１〜６Ｃ＿Ｎの接続状態を設定する。
すなわち、第２判定信号線Ｌ１０の信号が‘１’の場合、共通線Ｌ１１を介して入力される欠陥セルアドレスに応じて、信号線Ｄ６４の何れかのビットが第２冗長メモリ用の入出力線Ｌ１３に接続され、信号線Ｄ６４の残りのビットが通常使用メモリ用の入出力線Ｌ１４（デコーダ１０Ｃ＿１のデコード信号によっては第１冗長メモリ用の入出力線Ｌ１２）の対応するビットに接続されるようにデコード信号を生成する。
また、第２判定信号線Ｌ１０の信号が‘０’の場合は、信号線Ｄ６４の全ビットが通常使用メモリ用の入出力線Ｌ１４（デコーダ１０Ｃ＿１のデコード信号によっては第１冗長メモリ用の入出力線Ｌ１２）の対応するビットに接続されるようにデコード信号を生成する。
次に、上述した構成を有する本実施形態に係る半導体記憶装置の動作を説明する。
書き込み／読み出しアクセスを指示する制御信号とともにメモリアドレス（ＡＤＲ，ＡＤＣ）が入力されると、行デコーダ３および７のワード線の選択動作が並行に実行され、第１のメモリアレイ１Ｃの１行分のメモリとこれ対応する第２のメモリアレイ２ＣのＮ個の冗長セットとが各センスアンプを介してアクセス可能になる。
列選択部５Ｃでは、アクセス可能な第１のメモリアレイ１Ｃの１行分のメモリから、列アドレスＡＤＣの６ビット分のアドレスに応じて６６ビットのメモリ（６４ビットの小メモリ領域＋２ビットの冗長メモリのセット）が選択される。
比較判定部９Ｃ＿１〜９Ｃ＿Ｎでは、冗長セットから読み出される欠陥小メモリ領域アドレス２１Ｃ＿１〜２１Ｃ＿Ｎと入力アドレスＡＤ２との比較、ならび冗長セットから読み出されるフラグデータ２４＿１〜２４＿Ｎの判定がそれぞれ行われ、その結果に基づいて、入力アドレスが欠陥小メモリ領域のアドレスか否かが判定される。
比較判定部９Ｃ＿１〜９Ｃ＿Ｎの判定結果は、冗長メモリ指示データ２７＿１〜２７＿Ｎの値、すなわち欠陥メモリセルの救済に２つの冗長メモリ（第１冗長メモリ、第２冗長メモリ）の何れを用いるかに応じて、２つの系統の何れかに振り分けられる。
例えば、比較判定部９Ｃ＿ｉに入力される冗長メモリ指示データ２７＿ｉが‘１’に設定されている場合、その判定結果に基づく欠陥メモリセルの救済には第１冗長メモリが使用される。この場合、ＡＮＤ回路９２＿ｉの判定信号は、ＡＮＤ回路９８＿ｉからＯＲ回路９４＿１、共通線Ｌ８を介して、デコーダ１０Ｃ＿１に入力される。また、欠陥セルアドレス２６Ｃ＿ｉは、パスゲート９７＿ｉの第２端子および共通線Ｌ９を介してデコーダ１０Ｃ＿１に入力される。そして、この場合にＡＮＤ回路９２＿ｉの判定信号が‘１’であれば、欠陥セルアドレス２６Ｃ＿ｉに基づいて、セレクタ６Ｃ＿１〜６Ｃ＿６３の何れかが信号線Ｄ６４と第１冗長メモリ用の入出力線Ｌ１２とを接続するように設定される。
逆に、比較判定部９Ｃ＿ｉに入力される冗長メモリ指示データ２７＿ｉが‘０’に設定されている場合、その判定結果に基づく欠陥メモリセルの救済には第２冗長メモリが使用される。この場合、ＡＮＤ回路９２＿ｉの判定信号は、ＡＮＤ回路９９＿ｉからＯＲ回路９４＿２、共通線Ｌ１０を介して、デコーダ１０Ｃ＿２に入力される。また、欠陥セルアドレス２６Ｃ＿ｉは、パスゲート９７＿ｉの第３端子および共通線Ｌ９を介してデコーダ１０Ｃ＿２に入力される。そして、この場合にＡＮＤ回路９２＿ｉの判定信号が‘１’であれば、欠陥セルアドレス２６Ｃ＿ｉに基づいて、セレクタ６Ｃ＿１〜６Ｃ＿６３の何れかが信号線Ｄ６４と第２冗長メモリ用の入出力線Ｌ１３とを接続するように設定される。
列選択部１３では、列アドレスＡＤＣの２ビットのアドレスに基づいて、セレクタ６Ｃの選択結果から１６ビットの信号線が選択され、データバスＤＩＯに接続される。
セレクタ６Ｃおよび列選択部１３の接続が確定したところで、第１のメモリアレイ１Ｃの通常使用メモリまたは冗長メモリに対する読み出しや書き込みが行われる。
以上説明したように、本実施形態に係る半導体記憶装置によれば、図１２に示す半導体記憶装置と同様な効果を奏することが可能であるとともに、第１のメモリアレイ１Ｃの１つのメモリ領域内において複数の欠陥メモリを救済することが可能になり、点欠陥が多いメモリでも救済の確率を高めて歩留まりを向上させることができる。
＜第９の実施形態＞
次に、本発明の第９の実施形態について述べる。
本実施形態に係る半導体記憶装置では、第１のメモリアレイの欠陥メモリの検出が行われ、この検出結果に応じて、第２のメモリアレイに格納される欠陥メモリ特定用の情報が更新される。
図１５は、本発明の第９の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
図１５に示す半導体記憶装置は、第１のメモリアレイ４０と、第２のメモリアレイ４１と、アドレスレジスタ４２と、レジスタ４３と、アクセス切替部４４と、欠陥検出部４５と、制御部４６とを有する。
第１のメモリアレイ４０は、第２の発明における第１のメモリアレイの一実施形態である。
第２のメモリアレイ４１は、第２の発明における第２のメモリアレイの一実施形態である。
欠陥検出部４５は、第２の発明における欠陥検出手段の一実施形態である。
制御部４６は、第２の発明における制御手段の一実施形態である。
第１のメモリアレイ４０は、通常使用されるメモリを含む本半導体記憶装置のメインの記憶部である。
第２のメモリアレイ４１は、第１のメモリアレイを区分する４つのメモリ領域（Ｒ１〜Ｒ４）のそれぞれについて、その領域内の欠陥メモリを特定するための情報を記憶する。図１５の例では、メモリ領域Ｒ１〜Ｒ４に関する欠陥メモリ特定用情報を記憶するためのメモリ領域Ｍ１〜Ｍ４を有している。
なお、第１のメモリアレイは、例えば上述した各実施形態のように、行アドレスの一部などを使用して複数のメモリ領域に区分される。
アドレスレジスタ４２は、第１のメモリアレイ４０に対してアクセスが行われる際に、そのアクセス対象のメモリのアドレスを保持する。
レジスタ４３は、第２のメモリアレイ４１から読み出される１メモリ領域（Ｍ１〜Ｍ４）分の欠陥メモリ特定用情報を保持する。第２のメモリアレイ４１にラッチ型センスアンプが使われている場合には、それをレジスタ４３として使用しても良い。
アクセス切替部４４は、レジスタ４３に保持される欠陥メモリ特定用情報に基づいて欠陥メモリを特定し、該特定した欠陥メモリへのアクセスを図示しない冗長メモリへのアクセスに切り替える。すなわち、欠陥メモリを非選択にするとともに冗長メモリを選択して欠陥を救済する。この欠陥メモリ救済手順は、例えば上述した各実施形態と同様な方法で実現される。
欠陥検出部４５は、例えば別途入力されるエラー検出用の確認データとの比較に基づいて、アクセス切替部４４のアクセス切り替え処理を経て読み出されたデータに含まれるエラーを検出する。エラーを検出した場合、例えばそのエラーを検出したメモリセルの位置に関する情報等を制御部４６に出力する。
制御部４６は、第１のメモリアレイ４０や第２のメモリアレイ４１に対するデータの読み出し、書き込みに関する制御や、欠陥検出部４５の検出結果に基づいて第２のメモリアレイ４１の情報を更新する処理など、全体的な動作に関わる種々の制御、処理を行う。
次に、上述した構成を有する図１５に示す半導体記憶装置の動作を説明する。
アドレスレジスタ４２に保持されるアドレスに従って第１のメモリアレイ４０にアクセスが行われる場合、制御部４６によって、そのアクセス対象のメモリが含まれるメモリ領域（Ｒ１〜Ｒ４）に対応した第２のメモリアレイ４１のメモリ領域（Ｍ１〜Ｍ４）から欠陥メモリ特定用情報が読み出され、レジスタ４３に保持される。
例えば、第１のメモリアレイ４０の領域Ｒ２の領域４７から１ワードのデータが読み出される場合、メモリ領域Ｒ２に対応する第２のメモリアレイ４１のメモリ領域Ｍ２から欠陥メモリ特定用情報が読み出され、レジスタ４３に保持される。
欠陥検出部４５においてメモリの欠陥が検出され、そのメモリセルの位置情報等を受けた場合、制御部４６によってアドレスレジスタ４２から欠陥メモリのアドレスが取得され、該取得されたアドレスならびに欠陥検出部４５からの位置情報に基づいて、メモリ領域Ｒ２の欠陥メモリ特定情報が生成される。そして、この生成された情報を元に、レジスタ４３に保持された情報が更新される。
例えば、レジスタ４３に格納された各冗長セットのフラグデータが検査され、フラグデータが無効状態（未使用）の冗長セットがあれば、その冗長セットに対応したレジスタに欠陥メモリ特定用情報が書き込まれるとともに、そのフラグデータが無効状態から有効状態（使用）へ変更される。
レジスタ４３の更新が行われた場合、制御部４６によって、その更新後の全データが第２のメモリアレイ４１の対応するメモリ領域に書き戻される。
以上説明したように、図１５に示す半導体記憶装置によれば、アクセス切り替え処理を経て読み出されたデータの誤りに応じて第１のメモリアレイ４０の欠陥メモリが検出され、この検出結果に基づいて第２のメモリアレイ４１に記憶される欠陥メモリ特定用の情報が更新される。
このように、装置の内部で自動的に欠陥を検出し、その部分の欠陥メモリ特定用情報を更新して欠陥の救済を行うことができるため、例えば製品の出荷後に経時的なデバイスの劣化等により発生する新たなメモリ欠陥を容易に救済することが可能になる。
欠陥検出部４５におけるデータのエラーの検出は、第１のメモリアレイ４０のデータにパリティーデータ等のエラー検出用コードを添付し、それを利用して行っても良い。このようなエラー検出と上述した欠陥メモリ特定用情報の更新を例えばデータが読み出されるたびに行えば、経時劣化等によって出荷後に発生したメモリ欠陥を、ユーザーに負担をかけることなく自動的に救済することが可能になる。
例えば第１のメモリアレイ４０において読み出されるデータを（６４＋７）ビットとし、７ビットをパリティーとして使用すると、欠陥検出部４５では１ビットのエラーを検出し訂正することができる。仮に１ビットのエラー訂正を行っている状態でさらにメモリの欠陥が発生すると、パリティーのみでエラー訂正を行う従来の方法ではこの欠陥を救済することができない。一方、上記のように、検出したエラー箇所を冗長ビットとの置き換えで自動救済すれば、再度欠陥が発生しても、再びパリティーでエラーを訂正できるため、欠陥の救済が可能になる。この場合、冗長メモリと欠陥メモリ特定用情報のメモリに空きがある限り繰り返し欠陥を救済することができる。
また、上述した欠陥メモリ特定用情報を自動的に救済する機能は、特に点欠陥を多量に救済する場合に、非常に有用である。例えば出荷前において、本機能を利用して欠陥メモリ特定用情報を生成することにより、欠陥の検出、救済にかかる時間とコストを大幅に低減することができる。
従来の最も単純な欠陥検出・救済手順は、フラッシュメモリにおける書き込みベリファイ等で用いられる手順を応用したものであり、以下の通りである。
（１） データ書き込み時においてまず入力データをレジスタに一旦保存する。
（２） メモリアレイへの書き込み後、直ちに同じ箇所の読み出しを行う。
（３） 入力データと出力データとを比較し、エラーを検出する。
（４） 検出したエラーをもとに欠陥を追加で救済する。
しかしながら、上記手法では効率的かつ十分な欠陥検出を行うことは難しい。
例えば点欠陥にはデータ保持に伴って発生するものがある。これを検出するには保持後に一定の放置期間が必要だが、上述の方法では１ワードを書き込むごとにデータを放置する必要が生じ、膨大なテスト時間が必要になる。
また、書き込みの際、隣接セルに誤書き込みを発生させるようなメモリ欠陥も存在する。このような欠陥はメモリセルを１つずつ検査する方法では検出することができない。
その他さまざまな不良発生ケースに応じて多様なテストが必要になるが、上述の手法ではそのような検査に柔軟に対処することが困難である。
このような従来手法の問題に対して、図１５に示す半導体記憶装置を用いて欠陥メモリの検出とその特定用情報の自動生成を行うテスト手法を用いれば、あらゆるテストシーケンスに柔軟に対応することが可能である。
図１６は従来のファンクションテストの手順の一例を図解した図であり、図１７は図１５に示す半導体記憶装置を用いたファンクションテストの手順の一例を図解した図である。
図１６に示す従来のファンクションテストでは、書き込み時は書き込みパタンを、読み出し時には書き込みパタンと等しい比較パタン（正解）をテスターで用意し、また、半導体記憶装置から読み出されるデータと比較パタンとを比較する良否判定もテスター側で行っていた。
一方、図１７に示すファンクションテストでは、従来の読み出し操作に替えて、テスター側から半導体記憶装置へ比較パタンが供給される。半導体記憶装置内ではテスターから供給される比較パタンとメモリアレイから読み出されるデータとの比較により欠陥の検出が行われ、これに応じて半導体記憶装置内に格納される欠陥メモリ特定用情報が更新される。
すなわち、テスターから欠陥検出動作の開始を指示する所定の信号が入力された場合、制御部４６によって、第１のメモリアレイ４０の各メモリに予め記憶されたデータが所定の順序で読み出される。この時、テスターからは、記憶装置に対して「正解」となるデータが順次入力される。欠陥検出部４５において、第１のメモリアレイ４０からの読み出しデータとテスターからの比較パタンとが順次比較され、この比較結果に基づいて、第１のメモリアレイ４０に含まれる欠陥メモリの検出が行われる。欠陥検出部４５において欠陥メモリが検出された場合、その検出した欠陥メモリを特定するための情報が制御部４６によって第２のメモリ４１に書き込まれる。
このように、欠陥の検出と救済を行うために半導体記憶装置の外部で行われていた面倒な工程が簡略化されるため、これらの工程に要する時間とコストを削減することができる。また、テスター側の複雑な処理は不要であるため、従来のファンクションテストにそのまま適用することが可能である。
なお、このように半導体記憶装置内で欠陥の検出と欠陥メモリ特定用情報の更新を行うテストモードは、通常の動作モードと区別する必要があるので、例えば半導体記憶装置にテスト用のピンを設けてそれに適当な信号を供給することによりテストモードを実行させても良いし、あるいは、従来の入力ピンから特殊な組み合わせで信号を入力することによりテストモードを実行させても良い。
また、半導体記憶装置の特定の出力ピン等を通じて、エラーの有無や、欠陥メモリ特定用情報の更新の成否を通知する信号をメモリ側からテスター側に通知する手段を設けても良い。
また、上記の欠陥救済は、まずビット線やワード線を最低救済単位としたグループ不良を手動で救済し、その後に実施されるのが望ましい。何故なら、この救済のために上述した自動の欠陥救済手法が適用され、一つのグループ不良に大量の冗長セットが消費されるのは望ましくないためである。
こうしたグループ不良の救済には、ヒューズ等を欠陥マップの記憶手段として用いたビット線もしくはワード線ごとの救済手法を適用することが可能である。
すなわち、第１のメモリアレイ４１のビット線もしくはワード線の一本または複数本分のメモリを含む第２の冗長メモリと、第１のメモリアレイ４１上において欠陥メモリに接続されるビット線もしくはワード線を特定するための情報を記憶する第２の記憶部と、アドレスレジスタ４２に保持される入力アドレスのアクセス対象のメモリが、第２の記憶部の情報に基づいて特定されるビット線もしくはワード線に接続される場合に、該メモリへのアクセスを第２の冗長メモリへのアクセスに切り替える第２のアクセス切替部とを、図１５に示す半導体記憶装置に更に設けても良い。
この第２の記憶部に、グループ不良が生じているビット線やワード線の情報を予め記憶させた後、上述した自動の欠陥救済手法を適用することにより、グループ不良で大量の冗長セットが消費される問題を回避することが可能である。
また、自動の欠陥救済手法は図１５に示す半導体記憶装置の構成に限定されない。すなわち、メモリアレイと、このメモリアレイ上のメモリを代替可能な少なくとも１つの冗長メモリと、メモリアレイに含まれる欠陥メモリを特定するための情報を記憶する記憶手段とを有し、該記憶手段に記憶される情報に基づいて欠陥メモリを特定し、該特定した欠陥メモリへのアクセスを冗長メモリへのアクセスに切り替えることが可能な種々の半導体記憶装置にも適用可能である。
以上、本発明の幾つかの実施形態について述べたが、本発明はこれらの実施形態にのみ限定されるものではなく、種々の改変が可能である。
例えば上述の実施形態では、冗長メモリが第１のメモリアレイまたは第２のメモリアレイの一方に含まれる例を示したが、これに限定されず、例えばこれらのメモリアレイと独立した第３のメモリアレイに冗長メモリを設けてもよい。少なくとも、冗長メモリは、第１のメモリアレイを１つまたは複数のワード線ごとに区分する複数のメモリ領域のそれぞれについて、その領域内のメモリをアクセス対象とするメモリアドレスが入力された場合にアクセス可能となるものであれば良い。
第５および第６の実施形態に係る半導体記憶装置において、第１のメモリアレイ１Ｂは、入力アドレスのアクセス対象となる１ワードのメモリごとに冗長メモリを１個有するのみであるが、これを複数個としても良い。この場合の半導体記憶装置は、図１２や図１４に示す半導体記憶装置において列選択部１３を取り除いたものと、各信号のビット長が異なる点を除いて、ほぼ同様な構成となる。
すなわち、この場合の冗長セットは、冗長メモリ指示データを記憶するためのメモリを含み、制御部１５は、メモリアドレスが入力された場合に冗長メモリ指示データを読み出し、比較判定部およびセレクタは、入力アドレスを欠陥メモリのアドレスと判定した場合に、該欠陥メモリ中の、欠陥セルアドレスにおいて指示されるメモリセルへのアクセスを、冗長メモリ指示データにおいて指示される冗長メモリへのアクセスに切り替える。
第１の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。 第１の実施形態に係る冗長セットの構成例を図解した図である。 図１に示す半導体記憶装置の動作の一例を説明するためのフローチャートである。 第２の実施形態に係る比較判定部およびデコーダの構成の一例を示すブロック図である。 第３の実施形態に係る半導体記憶装置の構成の一例を示すブロック図であ 第３の実施形態に係る冗長セットの構成例を図解した図である。 第４の実施形態に係る比較判定部およびデコーダの構成の一例を示すブロック図である。 第５の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。 第５の実施形態に係る冗長セットの構成例を図解した図である。 図８に示す半導体記憶装置の動作の一例を説明するためのフローチャートである。 第６の実施形態に係る比較判定部およびデコーダの構成の一例を示すブロック図である。 第７の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。 第７の実施形態に係る冗長セットの構成例を図解した図である。 第８の実施形態に係る比較判定部およびデコーダの構成の一例を示すブロック図である。 第９の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。 従来のファンクションテストの手順の一例を図解した図である。 図１５に示す半導体記憶装置を用いたファンクションテストの手順の一例を図解した図である。
符号の説明
１，１Ｂ，１Ｃ…第１のメモリアレイ、２，２Ａ〜２Ｃ…第２のメモリアレイ、３，７…行デコーダ、５，１３…列選択部、４，４Ｂ，４Ｃ，８，８Ａ〜８Ｃ…センスアンプ、６，６Ａ〜６Ｃ，６＿０〜６＿１５，６Ｃ＿０〜６Ｃ＿６３…セレクタ、９，９Ｃ，９＿１〜９＿Ｎ，９Ａ＿１〜９Ａ＿Ｎ，９Ｂ＿１〜９Ｂ＿Ｎ，９Ｃ＿１〜９Ｃ＿Ｎ…比較判定部、１０，１０Ｃ，１０Ｃ＿１，１０Ｃ＿２…デコーダ、１５…制御部

Claims (12)

  1. 第１のメモリアレイと、
    上記第１のメモリアレイを複数のワード線ごとに区分する複数のメモリ領域のそれぞれに対応して、その領域内における欠陥メモリアドレスを、一のワード線に対応する領域に記憶する第２のメモリアレイと、
    上記第１のメモリアレイ内のメモリをアクセス対象とするメモリアドレスが入力された場合にアクセス可能となる冗長メモリと、
    上記アクセス対象の上記メモリに対応する上記欠陥メモリアドレスを、上記第２のメモリアレイから読み出す制御手段と、
    上記入力されたメモリアドレスと、該メモリアドレスに応じて読み出される上記欠陥メモリアドレスとを比較し、該比較の結果に基づいて、上記入力されたメモリアドレスが上記欠陥メモリのアドレスか否かを判定し、欠陥メモリのアドレスと判定した場合、該欠陥メモリへのアクセスを、上記入力されたメモリアドレスに応じてアクセス可能となる上記冗長メモリへのアクセスに切り替えるアクセス切り替え手段と、
    を有する半導体記憶装置。
  2. 上記第１のメモリアレイは、入力される上記メモリアドレス内の行アドレスの一部に基づいて、上記メモリ領域を区分する上記複数のワード線が特定される、
    請求項１に記載の半導体記憶装置。
  3. 上記欠陥メモリアドレスは、上記行アドレスの一部を含む
    請求項２に記載の半導体記憶装置。
  4. 上記冗長メモリは、上記第２のメモリアレイに含まれており、
    上記第２のメモリアレイは、少なくとも上記欠陥メモリアドレスを記憶するためのメモリと上記冗長メモリとを一組とするメモリ群を、対応するメモリ領域ごとに所定数ずつ有し、
    上記制御手段は、上記メモリアドレスが入力された場合、そのアクセス対象のメモリが含まれるメモリ領域に対応した上記所定数のメモリ群から上記欠陥メモリアドレスを読み出すとともに、該メモリ群に含まれる上記所定数の冗長メモリをアクセス可能な状態とし、
    上記アクセス切り替え手段は、入力される上記メモリアドレスとこれに応じて読み出される上記所定数の欠陥メモリアドレスとの比較に基づいて、該メモリアドレスが欠陥メモリのアドレスか否かを判定し、欠陥メモリのアドレスと判定した場合、該欠陥メモリへのアクセスを、該欠陥メモリのアドレスが読み出されたメモリと同一のメモリ群に含まれる冗長メモリへのアクセスに切り替える、
    請求項１に記載の半導体記憶装置。
  5. 上記メモリ群は、上記欠陥メモリアドレスの指示対象のメモリを構成する複数のメモリセルの何れが欠陥を持つかを指示する欠陥セルアドレスを記憶するためのメモリを含み、
    上記制御手段は、上記メモリアドレスが入力された場合に上記欠陥セルアドレスを読み出し、
    上記アクセス切り替え手段は、入力される上記メモリアドレスを欠陥メモリのアドレスと判定した場合、該欠陥メモリ中の、上記欠陥セルアドレスにおいて指示されるメモリセルへのアクセスを、上記冗長メモリへのアクセスに切り替える、
    請求項４に記載の半導体記憶装置。
  6. 上記冗長メモリは、上記第１のメモリアレイに含まれており、
    入力される上記メモリアドレスに応じて一のメモリがアクセス対象になると、該メモリと共通のワード線に接続される冗長メモリがアクセス可能となり、
    上記第２のメモリアレイは、上記メモリ領域ごとに１つまたは複数の欠陥メモリアドレスを記憶可能であり、
    上記アクセス切り替え手段は、入力される上記メモリアドレスとこれに応じて読み出される上記１つまたは複数の欠陥メモリアドレスとの比較に基づいて、該メモリアドレスが欠陥メモリのアドレスか否かを判定し、欠陥メモリのアドレスと判定した場合、該欠陥メモリへのアクセスを、該欠陥メモリと共通のワード線に接続される冗長メモリへのアクセスに切り替える、
    請求項１に記載の半導体記憶装置。
  7. 上記第１のメモリアレイは、上記メモリアドレスの指示対象となるメモリごとに、対応する冗長メモリを有しており、
    上記第２のメモリアレイは、少なくとも、上記欠陥メモリアドレスを記憶するためのメモリと、該欠陥メモリアドレスの指示対象のメモリを構成する複数のメモリセルの何れが欠陥を持つかを指示する欠陥セルアドレスを記憶するためのメモリとを一組とするメモリ群を、対応するメモリ領域ごとに１つまたは複数有し、
    上記制御手段は、上記メモリアドレスが入力された場合、そのアクセス対象のメモリが含まれるメモリ領域に対応した上記１つまたは複数のメモリ群から上記欠陥メモリアドレスおよび上記欠陥セルアドレスを読み出し、
    上記アクセス切り替え手段は、入力される上記メモリアドレスを欠陥メモリのアドレスと判定した場合、該欠陥メモリ中の、上記欠陥セルアドレスにおいて指示されるメモリセルへのアクセスを、該欠陥メモリに対応する冗長メモリへのアクセスに切り替える、
    請求項６に記載の半導体記憶装置。
  8. 上記第１のメモリアレイは、上記メモリアドレスの指示対象となるメモリごとに、対応する冗長メモリを複数有しており、
    上記メモリ群は、上記欠陥セルアドレスの指示対象のメモリセルを代替する冗長メモリを指示する冗長メモリ指示データを記憶するためのメモリを含み、
    上記制御手段は、上記メモリアドレスが入力された場合に上記冗長メモリ指示データを読み出し、
    上記アクセス切り替え手段は、入力される上記メモリアドレスを欠陥メモリのアドレスと判定した場合、該欠陥メモリ中の、上記欠陥セルアドレスにおいて指示されるメモリセルへのアクセスを、上記冗長メモリ指示データにおいて指示される冗長メモリへのアクセスに切り替える、
    請求項７に記載の半導体記憶装置。
  9. 上記メモリ領域を更に区分する複数の小メモリ領域のそれぞれに対応する冗長メモリを有し、
    入力される上記メモリアドレスに応じて一の小メモリ領域のメモリがアクセス対象になると、該小メモリ領域に対応する冗長メモリがアクセス可能となり、
    上記アクセス切り替え手段は、入力される上記メモリアドレスを、欠陥メモリを含む小メモリ領域のアドレスと判定した場合、該小メモリ領域中の欠陥メモリへのアクセスを、該小メモリ領域に対応する冗長メモリへのアクセスに切り替える、
    請求項１に記載の半導体記憶装置。
  10. 上記小メモリ領域ごとに、対応する冗長メモリを複数有し、
    入力される上記メモリアドレスに応じて一の小メモリ領域中のメモリがアクセス対象になると、該小メモリ領域に対応する上記複数の冗長メモリがアクセス可能となり、
    上記第２のメモリアレイは、少なくとも、欠陥メモリを含む小メモリ領域のアドレスを記憶するためのメモリと、該小メモリ領域アドレスの指示対象の小メモリ領域を構成する複数のメモリセルの何れが欠陥を持つかを指示する欠陥セルアドレスを記憶するためのメモリと、該欠陥メモリセルを代替する冗長メモリを指示する冗長メモリ指示データを記憶するためのメモリとを一組とするメモリ群を、対応するメモリ領域ごとに１つまたは複数有し、
    上記制御手段は、上記メモリアドレスが入力された場合、そのアクセス対象のメモリが含まれるメモリ領域に対応した上記１つまたは複数のメモリ群から上記小メモリ領域アドレス、上記欠陥セルアドレス、および上記冗長メモリ指示データを読み出し、
    上記アクセス切り替え手段は、入力される上記メモリアドレスとこれに応じて読み出される上記１つまたは複数の上記小メモリ領域アドレスとの比較に基づいて、該メモリアドレスが欠陥メモリを含む小メモリ領域のアドレスか否かを判定し、欠陥メモリを含む小メモリ領域のアドレスと判定した場合、該小メモリ領域中の上記欠陥セルアドレスにおいて指示されるメモリセルへのアクセスを、上記冗長メモリ指示データにおいて指示される冗長メモリへのアクセスに切り替える、
    請求項９に記載の半導体記憶装置。
  11. 上記第２のメモリアレイは、少なくとも、上記欠陥メモリアドレスを記憶するためのメモリと、該欠陥メモリアドレスが有効であるか否かを示すフラグデータを記憶するためのメモリとを一組とするメモリ群を対応するメモリ領域ごとに有し、
    上記制御手段は、上記メモリアドレスが入力された場合、上記欠陥メモリアドレスとともに上記フラグデータを読み出し、
    上記アクセス切り替え手段は、上記メモリアドレスと上記欠陥メモリアドレスとの比較結果ならびに上記フラグデータの状態に基づいて、該メモリアドレスが欠陥メモリのアドレスか否かを判定する、
    請求項１に記載の半導体記憶装置。
  12. 上記メモリ群は、上記フラグデータを複数のメモリセルに格納し、
    上記アクセス切り替え手段は、上記複数のメモリセル中の所定数を超えるメモリセルに、上記欠陥メモリアドレスが有効であることを示すフラグデータが格納されている場合、上記欠陥メモリアドレスを有効とみなして上記判定を行う、
    請求項１１に記載の半導体記憶装置。
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