JP2001229693A - 半導体集積メモリ - Google Patents

半導体集積メモリ

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JP2001229693A JP2000395691A JP2000395691A JP2001229693A JP 2001229693 A JP2001229693 A JP 2001229693A JP 2000395691 A JP2000395691 A JP 2000395691A JP 2000395691 A JP2000395691 A JP 2000395691A JP 2001229693 A JP2001229693 A JP 2001229693A
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【課題】 エラーを有するメモリセルのアドレスを記憶
する前述のメモリユニットを備えたメモリセルテストに
かけられる半導体メモリを提供し、メモリユニットのメ
モリ需要を可能な限り小さくする。 【解決手段】 メモリユニットはこのユニットの記憶過
程を制御する制御入力側とメモリ内容を出力する出力側
とを有しており、前処理装置はエラーを有するノーマル
メモリセルのアドレスを所定数だけ記憶する少なくとも
１つのメモリ装置と、メモリ装置に記憶された複数のア
ドレスを比較する比較装置と、比較の結果に依存して出
力信号を出力する出力側とを備えており、この出力側は
メモリユニットの制御入力側に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、機能の正常なメモ
リセルとエラーメモリセルとを検出するためにメモリセ
ルテストにかけられる半導体集積メモリに関する。この
半導体集積メモリはエラーを有するメモリセルを記憶す
るメモリユニットを有している。
【０００２】
【従来の技術】半導体集積メモリは一般にエラーを有す
るメモリセルを修復するために冗長メモリセルを有して
おり、このメモリセルは大抵の場合に冗長行線路または
冗長列線路にまとめられている。こうした冗長線路は欠
陥のあるメモリセルを有する席の線路をアドレシングし
て置換することができる。この場合に集積メモリは例え
ば外部のテスト装置または自己テスト装置により検査さ
れ、続いていわゆるリダンダンシー分析に基づいて冗長
素子のプログラミングが行われる。冗長回路はプログラ
ミング可能な素子、例えばプログラミング可能なフュー
ズの形の素子を有しており、この素子は置換すべき線路
のアドレスを記憶するために用いられる。
【０００３】半導体集積メモリモジュールは例えば製造
プロセス後にテストされ、続いて修復される。このため
にテストを受けてエラーを有すると識別されたメモリセ
ルのアドレスがいわゆるエラーアドレスメモリに記憶さ
れ、これにより後続のステップでは記憶されているアド
レスに基づいて当該のメモリセルがエラーのない冗長メ
モリセルと置換される。メモリモジュールはその際に一
般に複数回テストにかけられる。全てのテストをクリア
したメモリセルのみが正常な機能を有するセルないしエ
ラーのないセルと見なされる。メモリセルが１回または
複数回のテストをクリアしていない場合には、当該のメ
モリセルはエラーを有するものと見なされるので、エラ
ーのない冗長メモリセルと置換しなければならない。マ
トリクス状のメモリセルフィールドを有する半導体メモ
リは冗長行線路または冗長列線路を有しており、このよ
うなメモリでは通常個々のメモリセルを置換することに
代えて、行線路または列線路全体が相応の冗長行線路ま
たは冗長列線路と置換される。
【０００４】メモリセルは複数回のテストにかけられる
ので、テストがクリアされていない場合、エラーを有す
るメモリセルのアドレス（いわゆるエラーアドレス）を
記憶する前に、このエラーアドレスがすでに先行のテス
トで記憶されていないかを検査しなければならない。こ
の場合、メモリスペースを節約するためにエラーアドレ
スは２度は記憶されない。エラーアドレスの記憶は検査
すべきチップ上の分離されたメモリセルフィールドで行
われる。付加的なメモリセルフィールドは例えばメモリ
チップの自己テスト装置の一部である。
【０００５】メモリセルがすでに１度記憶されたか否か
の検査を実行すべきである場合、メモリテストが行われ
る速度を制御することはできない。この場合例えばすで
に記憶されたエラーアドレスの全てを実際のエラーアド
レスと並列して比較することができ、場合によっては続
いて新たなアドレスの記憶を１つのクロックサイクルで
ともに行うことができる。ただしこの場合一般には設け
るべきエラーアドレスメモリにかかる回路コストがかな
り大きくなる。記憶されたエラーアドレスと実際のエラ
ーアドレスとのシーケンシャルな比較は、エラーを有す
るメモリセルを識別してからエラーを有する次のメモリ
セルを識別するまでの時間が所定の長さに達することが
保証される場合にのみ可能である。この時間は、エラー
を有するメモリセルを識別する前にすでに記憶されてい
るエラーアドレスと先行のエラーを有するメモリセルと
の全ての比較、および場合によってはエラーを有する先
行のメモリセルのアドレスの必要な記憶が終了している
ように選定しなければならない。メモリセルテストの際
には特に行線路ないし列線路に沿ってしばしばエラーを
有するメモリセルが迅速なシーケンスで発生するので、
前述の時間は維持すできないことが多い。
【０００６】欠陥を有するメモリセルの数がメモリサイ
ズに比べて小さい場合には、メモリユニットをバッファ
メモリとして構成し、メモリセルフィールドのテストと
エラーアドレスの記憶とを分離することができる。こう
したバッファメモリはその場合、エラーを有すると識別
されたメモリセルのアドレスをいつでもバッファメモリ
に書き込めることが保証されるだけの充分な大きさに構
成しなければならない。設けられるバッファメモリの最
大サイズはテストすべきメモリのサイズと冗長行線路お
よび冗長列線路の数とに基づいて評価される。例えば１
つの列線路に沿ったメモリセル全体がテストされ、その
際に１つの列線路に沿ったエラーを有するメモリセルを
修復するために使用可能な冗長列線路が存在しないこと
が確認されるまで多数の列線路がテストされる。その結
果設けられるバッファメモリには比較的高いメモリ需要
が発生する。組み込まれた自己テストユニットを備えた
メモリモジュールについてはこのような手段は通常きわ
めてコストがかかる。
【０００７】
【発明が解決しようとする課題】本発明の課題は、エラ
ーを有するメモリセルのアドレスを記憶する前述のメモ
リユニットを備えたメモリセルテストにかけられる半導
体メモリを提供し、メモリユニットのメモリ需要を可能
な限り小さくすることである。
【０００８】
【課題を解決するための手段】この課題は、アドレス可
能な複数のノーマルメモリセルと、各ノーマルメモリセ
ルを置換するアドレス可能な複数の冗長メモリセルと、
テスト回路と、エラーを有するノーマルメモリセルのア
ドレスを検出する手段と、エラーを有するノーマルメモ
リセルのアドレスを記憶するメモリユニットと、前処理
装置とを有しており、メモリユニットはこのユニットの
記憶過程を制御する制御入力側とメモリ内容を出力する
出力側とを有しており、前処理装置はエラーを有するノ
ーマルメモリセルのアドレスを所定数だけ記憶する少な
くとも１つのメモリ装置と、メモリ装置に記憶された複
数のアドレスを比較する比較装置と、比較の結果に依存
して出力信号を出力する出力側とを備えており、この出
力側はメモリユニットの制御入力側に接続されている構
成により解決される。有利な実施形態および実施態様は
従属請求項の対象となっている。
【０００９】
【発明の実施の形態】本発明の回路装置ではメモリテス
トに続いてエラー情報をメモリユニット内に中間記憶
し、メモリユニットのサイズを小さく維持することがで
きる。
【００１０】メモリユニットのサイズは、メモリユニッ
トでの中間記憶の際、テストに続く修復フェーズに無関
係なエラー情報が前処理装置によってフィルタリング除
去され、もはや記憶されないことにより小さく維持され
る。前処理装置に記憶されたエラーアドレス間でこのた
めに行われる比較は適切な手段でどのノーマルメモリセ
ルがどの冗長メモリセルによって置換されるかというこ
とを考慮する。したがってエラーを有するメモリセルの
アドレスのかたちで存在するエラー情報の前処理は後続
のリダンダンシー解析を考慮して行われる。
【００１１】メモリセルはマトリクス状のメモリセルフ
ィールドに配置されており、かつ列線路および行線路の
アドレス可能なユニットにまとめられている。こうした
メモリセルのアドレスはそれぞれの列線路にアクセスす
る第１のアドレス部分と、それぞれの行線路にアクセス
する第２のアドレス部分とを有している。これに応じて
前処理装置のメモリ装置は例えばレジスタユニットを有
しており、このレジスタユニットは各アドレス部分を記
憶するために使用され、シフトレジスタの形で相互に接
続されている。
【００１２】本発明の実施形態によれば、レジスタユニ
ットの内容を比較するためにレジスタユニットの出力側
は比較装置の相応の入力側に接続されている。比較装置
の出力側は前処理装置の出力側、ひいてはメモリユニッ
トの記憶過程を制御する制御入力側に接続されている。
【００１３】前述のようにエラーアドレスの複数回行わ
れるテストからの例えばエラーアドレスメモリへの（持
続的な）記憶が行われ、このエラーアドレスメモリはテ
ストすべき半導体チップ上の分離されたメモリセルフィ
ールドに存在している。これに応じて回路装置はエラー
を有するノーマルメモリセルのアドレスを記憶する別の
メモリユニットを有しており、この別のメモリユニット
は前述のメモリユニットに記憶されたアドレスを引き継
ぐためにその出力側に接続されている。
【００１４】本発明の回路装置によればエラー情報をす
でにメモリユニットへの中間記憶の際にフィルタリング
することができるので、比較的小さい数のエラーアドレ
スだけをエラーアドレスメモリに記憶すればよい。これ
は例えば自己テストユニットでの後続のリダンダンシー
解析の際に大きな時間的利得が得られることを意味す
る。なぜならエラーアドレスメモリからの比較的小さな
数のエラーアドレスのみを処理すればよいからである。
【００１５】
【実施例】本発明を以下に図に則して詳細に説明する。
【００１６】図１には例えばＤＲＡＭのマトリクス状に
編成されたメモリセルフィールド１が示されており、こ
れは正規の行線路（ワード線）ＷＬおよび列線路（ビッ
ト線）ＢＬ、および冗長行線路（冗長ワード線）ＲＷＬ
および冗長列線路（冗長ビット線）ＲＢＬを有してい
る。これらの線路の交差点にメモリセルＭＣおよび冗長
メモリセルＲＭＣが配置されている。図示のメモリのメ
モリセルＭＣ、ＲＭＣはそれぞれ１つずつ選択トランジ
スタとメモリキャパシタとを有している。この場合選択
トランジスタの制御入力側はワード線ＷＬまたは冗長ワ
ード線ＲＷＬに接続されており、一方選択トランジスタ
のメイン電流路はそれぞれのメモリセルＭＣ、ＲＭＣの
メモリキャパシタとビット線または冗長ビット線ＲＢＬ
との間に配置されている。
【００１７】いわゆるフェイルアドレスメモリＦＡＭを
使用するテストシステムは、上述のように、テストすべ
きモジュールのうちエラーを有するメモリセルＭＣのア
ドレスを記憶する。設けられるバッファメモリの最大の
サイズはテストすべきメモリセルフィールドのサイズと
冗長ビット線および冗長ワード線の数とに基づいて評価
される。テストすべきメモリセルフィールドが例えばｒ
個のワード線ＷＬとｃｒ個の冗長ビット線ＲＢＬとを介
して使用される場合、先にワード線ＷＬをカウントアッ
プまたはカウントダウンするメモリテストでは、ビット
線アドレスをインクリメントまたはディクリメントする
前、モジュールを修復できないことが検出されるまでに
ｒ・ｃｒ個のエラーアドレスが発生する可能性がある。
これに対してｃ個のビット線とｒｒ個の冗長ワード線Ｒ
ＷＬとを備えたメモリセルフィールドにおいて、先にビ
ット線ＢＬをカウントアップまたはカウントダウンする
メモリテストでは、ワード線アドレスをインクリメント
またはディクリメントする前、モジュールが修復できな
いことが検出されるまでにｃ・ｒｒ個のエラーアドレス
が発生する可能性がある。このためバッファメモリはＷ
＝ｃ・ｒｒないしＷ＝ｒ・ｃｒ個のエラーアドレスから
最大の数を採用しなければならない。例えば数値ｒ＝２
０４８、ｒｒ＝２４、ｃ＝５１２、ｃｒ＝８さらにアド
レス深度が２４Ｂｉｔであれば、４８ｋＢｙｔｅのサイ
ズが発生する。組み込まれた自己テストユニットを備え
たメモリモジュールについてはこのような手段は通常き
わめてコストがかかるものとなる。
【００１８】図２には本発明の回路装置の実施例が示さ
れている。この回路装置はメモリユニット２を有してい
る。このメモリユニットはエラーを有するノーマルメモ
リセルのアドレスを記憶するために使用され、メモリユ
ニット２の記憶過程を制御する制御入力側２１とメモリ
内容を出力する出力側２２とを有している。回路装置は
さらに前処理装置３を有しており、この前処理装置は出
力側３１を介してメモリユニット２の制御入力側２１に
接続されており、出力信号Ｓ３１を出力する。メモリユ
ニット２および前処理装置３にはそれぞれアドレスバス
を介してエラーを有するメモリセルＭＣのアドレスＡＤ
Ｒが供給される。その場合アドレスはそれぞれのビット
線ＢＬにアクセスする第１のアドレス部分ＡＤＲ１とそ
れぞれのワード線ＷＬにアクセスする第２のアドレス部
分ＡＤＲ２とを有している。
【００１９】前処理装置３はメモリ装置４、５を有して
おり、このメモリ装置はエラーを有するノーマルメモリ
セルＭＣのアドレスを所定数だけ記憶するために使用さ
れる。各メモリ装置４、５はレジスタユニット６を有し
ており、このレジスタユニットはそれぞれのアドレス部
分ＡＤＲ１、ＡＤＲ２を記憶するためにシフトレジスタ
の形で構成されており、相互に接続されている。レジス
タユニット６の出力側６１は比較装置７の入力側７１に
接続されている。比較装置７の出力側７２は前処理装置
３の出力側３１に制御部９を介して接続されている。比
較装置８は比較装置７と同様にメモリ装置５の相応の出
力側へ接続されており、さらに制御部９を介して前処理
装置３の出力側３１に接続されている。制御部９の信号
９１は制御部９の入力信号としての信号９２、９３を切
り換えるために使用される。クロック信号ｃｌｋおよび
例えば自己テストユニットで形成される信号Ｆはメモリ
装置４、５の記憶過程を制御するための制御信号として
も使用されるし、また制御部９の入力信号としても使用
される。
【００２０】回路装置はエラーを有するノーマルメモリ
セルＭＣのアドレスを記憶する別のメモリユニット１０
を有している。この別のメモリユニット１０はメモリユ
ニット２の出力側２２に接続されており、これによりメ
モリユニット２に記憶されたアドレスが引き継がれる。
別のメモリユニット１０は例えばエラーアドレスメモリ
として複数回実行される機能テストから得られたエラー
アドレスを記憶するために使用される。別のメモリユニ
ット１０は半導体メモリの内部に設けても外部に設けて
もよい。
【００２１】以下に半導体メモリの機能テストのフロー
と、これに関連する図２に示した回路装置の機能とを詳
細に説明する。
【００２２】実施例として機能テストを行った。ここで
はまず１つのワード線ＷＬに沿ったメモリセルＭＣを検
査し、順次に次のワード線を処理する。さらに説明のた
めにメモリセルフィールド１の１つのワード線ＷＬの全
てのメモリセルＭＣが完全に故障してしまったものとす
る。ワード線ＷＬの故障のためにメモリテストはテスト
されるワード線ＷＬの１つのメモリセルＭＣへの読み出
しアクセスの際に迅速なシーケンスで新たなエラーアド
レスを発生する。この新たなエラーアドレスはまずメモ
リユニット２に格納され、続いてエラーアドレスメモ
リ、すなわち別のメモリユニット１０に伝送される。同
じワード線アドレスを有するｃｒ個以上のエラーアドレ
スがメモリユニット２に存在する場合、相応のワード線
ＷＬが冗長ワード線ＲＷＬによって置換されない限り、
続いて検出されたエラーを有するメモリセルＭＣを修復
できないことがわかっている。エラーを有するメモリセ
ルＭＣを冗長ビット線ＲＢＬによって置換できるほど冗
長ビット線ＲＢＬは充分には供給されていない。
【００２３】メモリテストに続くリダンダンシー解析で
は、欠陥を有するメモリセルを含むために冗長ワード線
で置き換えたワード線が検出されるが、これはエラーア
ドレスメモリで同じワード線アドレスのｃｒ＋１個以上
のエラーアドレスが引き継がれたか否かということは無
関係である。メモリユニット２が同じワード線アドレス
を有するｃｒ＋１個のエラーアドレスを含む場合、この
ワード線アドレスを有する別のエラーアドレスは受け入
れられない。同じワード線アドレスのエラーアドレスは
ここで考察しているテストではつねに直接のシーケンス
で分散されずにテストシーケンス全体にわたって発生す
るので、最後のｃｒ＋１個のエラーアドレスが同じワー
ド線アドレスを有するか否かを検査すれば充分である。
同じワード線アドレスを有する場合にはそのエラーアド
レスをこれ以上メモリユニット２に収容してはならな
い。メモリユニット２のサイズはｃｒ＋１個のエラーア
ドレスのオーダーには制限されない。
【００２４】このような機能テストでは最大で最後のｃ
ｒ＋１個のエラーアドレスが前処理装置３のメモリ装置
４または５に記憶される。例えばメモリ装置４のレジス
タユニット６にはそのつどそれぞれのワード線ＷＬにア
クセスするエラーアドレスのアドレス部分ＡＤＲ２（ワ
ード線アドレス）が記憶されている。それぞれのレジス
タユニット６の内容、すなわち最後のｃｒ個のワード線
アドレスとその時点でのワード線アドレスとは比較装置
７により一致するか否かが検査される。ワード線アドレ
スが相互に一致する場合には、このワード線アドレスを
有する新たなエラーアドレスはメモリユニット２には収
容されない。相応に出力側３１を介してメモリユニット
２の記憶過程が中断される。
【００２５】機能テストではビット線アドレスが変更さ
れる前にまずワード線アドレスがインクリメントまたは
ディクリメントされるが、このとき最大でｒｒ＋１個の
エラーアドレスをメモリユニット２に記憶しなければな
らないと類推される。したがって前処理装置３では最後
のｒｒ＋１個のエラーアドレスが同じビット線アドレス
を有するか否かが検査される。これはメモリ装置５と、
アドレス部分ＡＤＲ１（ビット線アドレス）の点でこれ
に関連する比較装置８とによって行われる。その時点で
のビット線アドレスＡＤＲ１とメモリ装置５に記憶され
ていた最後のｒｒ個のアドレスとは並列に比較される。
【００２６】メモリユニット２のサイズは機能テストの
２つの形式、すなわちＷ＝ｒｒ＋１またはＷ＝ｃｒ＋１
の最大値のオーダーに制限されている。いわゆるワース
トケースを考慮して機能を保証するためには、メモリユ
ニット２は有利には最大値Ｗの２倍に選定する必要があ
る。このようなワーストケースは例えば、ワード線ＷＬ
に沿って最後にテストされたメモリセルＭＣがエラーを
有しており、ワード線アドレスのインクリメントまたは
ディクリメント後に次のワード線で最初にテストされる
メモリセルＭＣがエラーを有する場合に発生する。上述
のケースの数値でいえばメモリユニット２のメモリの必
要スペースは１５０Ｂｙｔｅのオーダーまで低減され
る。
【００２７】制御信号９１により、ワード線アドレスＡ
ＤＲ２、ビット線アドレスＡＤＲ１またはエラーアドレ
スの２つの部分が例えば変更されたリダンダンシー解析
の結果、一致するか否かが検査される。信号Ｆ、ｃｌｋ
により例えば記憶過程の時点またはこれに関するクロッ
クレートが制御される。メモリユニット２の制御入力側
２３を介してメモリユニット２に記憶されたアドレスが
別のメモリユニット１０へ内へ引き継がれるように制御
が行われる。
【図面の簡単な説明】
【図１】半導体メモリのマトリクス状のメモリセルフィ
ールドの概略図である。
【図２】本発明の半導体メモリの回路装置の実施例を示
す図である。
【符号の説明】
１ メモリセルフィールド ＷＬ ワード線 ＲＷＬ 冗長ワード線 ＢＬ ビット線 ＲＢＬ 冗長ビット線 ＭＣ メモリセル ＲＭＣ 冗長メモリセル ２ メモリユニット ３ 前処理装置 ４、５ メモリ装置 ６ レジスタユニット ７、８ 比較装置 ９ 制御部 １０ 別のメモリユニット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｖ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 機能の正常なメモリセルとエラーメモリ
    セルとを検出するためにメモリセルテストにかけられる
    半導体集積メモリにおいて、 アドレス可能な複数のノーマルメモリセル（ＭＣ）と、 各ノーマルメモリセル（ＭＣ）を置換するアドレス可能
    な複数の冗長メモリセル（ＲＭＣ）と、 テスト回路と、 エラーを有するノーマルメモリセルのアドレスを検出す
    る手段と、 エラーを有するノーマルメモリセル（ＭＣ）のアドレス
    （ＡＤＲ）を記憶するメモリユニット（２）と、 前処理装置（３）とを有しており、 前記メモリユニットは該ユニットの記憶過程を制御する
    制御入力側（２１）とメモリ内容を出力する出力側（２
    ２）とを有しており、 前記前処理装置はエラーを有するノーマルメモリセル
    （ＭＣ）のアドレス（ＡＤＲ）を所定数だけ記憶する少
    なくとも１つのメモリ装置（４、５）と、メモリ装置に
    記憶された複数のアドレス（ＡＤＲ）を比較する比較装
    置（７、８）と、比較の結果に依存して出力信号（Ｓ３
    １）を出力する出力側（３１）とを備えており、該出力
    側はメモリユニット（２）の制御入力側（２１）に接続
    されている、ことを特徴とする半導体集積メモリ。
  2. 【請求項２】 メモリセル（ＭＣ）はマトリクス状のメ
    モリセルフィールド（１）として配置されており、前記
    メモリセル（ＭＣ）は列線路（ＢＬ）と行線路（ＷＬ）
    のアドレス可能なユニットとしてまとめられており、前
    記メモリセル（ＭＣ）のアドレスはそれぞれの列線路
    （ＢＬ）へアクセスする第１のアドレス部分（ＡＤＲ
    １）と、それぞれの行線路（ＷＬ）へアクセスする第２
    のアドレス部分（ＡＤＲ２）とを有している、請求項１
    記載の半導体集積メモリ。
  3. 【請求項３】 メモリ装置（４、５）はエラーを有する
    ノーマルメモリセルのアドレスのそれぞれのアドレス部
    分（ＡＤＲ１、ＡＤＲ２）を記憶するレジスタユニット
    （６）を有しており、該レジスタユニットはシフトレジ
    スタのかたちで相互接続されている、請求項２記載の半
    導体集積メモリ。
  4. 【請求項４】 レジスタユニット（６）の出力側（６
    １）は該レジスタユニット（６）の内容を比較するため
    に比較装置（７）の入力側（７１）と接続されており、
    比較装置（７）の出力側（７２）は比較結果を出力する
    ために前処理装置（３）の出力側（３１）に接続されて
    いる、請求項３記載の半導体集積メモリ。
  5. 【請求項５】 レジスタユニット（６）にはそれぞれ相
    互に相応するアドレス部分が記憶されており、レジスタ
    ユニット（６）の内容が一致するか否かの比較が行わ
    れ、一致する場合にはメモリユニット（２）の記憶過程
    が中断される、請求項４記載の半導体集積メモリ。
  6. 【請求項６】 メモリはエラーを有するノーマルメモリ
    セル（ＭＣ）のアドレス（ＡＤＲ）を記憶する別のメモ
    リユニット（１０）を有しており、該別のメモリユニッ
    トは前記メモリユニット（２）に記憶されたアドレスを
    引き継ぐために前記メモリユニット（２）の出力側（２
    ２）に接続されている、請求項１から５までのいずれか
    １項記載の半導体集積メモリ。
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