JP3563362B2 - 集積メモリのメモリセルの機能をテストする方法および集積メモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、アドレシング可能なメモリセルがマトリクス状のメモリセルフィールドとして列線路および行線路に沿って配置されており、メモリセルは列線路および行線路のグループを成すようにまとめられており、それぞれ列アドレスおよび行アドレスによってアドレシング可能であり、メモリセルの列アドレスおよび行アドレスはそれぞれ第１のアドレス部分を有しており、この第１のアドレス部分によって列線路および行線路にアドレシング可能である、集積メモリのメモリセルの機能をテストする方法に関する。本発明はまた、メモリセルの機能およびエラーを検出するためにメモリセルテストにかけられる集積メモリに関する。
【０００２】
【従来の技術】
集積メモリのメモリセルの機能を検査するために、メモリセルは一般にメモリセルテストにかけられる。この種のメモリセルの検査のためのテスト動作中、例えばテストデータは各個々のメモリセルに書き込まれ、再び読み出される。書き込まれるデータと再び読み出されるデータとを比較することにより、検査されたメモリセルに機能エラーが発生しているか否かがわかる。
【０００３】
通常、集積メモリはマトリクス状のメモリセルフィールドとして列線路および行線路に沿って配置されたメモリセルを有している。これらのメモリセルは例えば列線路グループおよび行線路グループを形成するようにまとめられている。通常は半導体メモリを修復するための冗長性のコンセプトによって、メモリセルまたはメモリセルのグループに含まれるメモリワードに欠陥がある場合には、常にメモリセルフィールドの列線路グループまたは行線路グループが交換される。選択される修復行または修復列は行線路グループおよび列線路グループの交差領域に存在するメモリワードと等価である。すなわちこれらのメモリセルの修復は冗長列線路のグループまたは冗長行線路のグループごとに行われる。
【０００４】
修復は、交差領域内の１つまたは複数の任意のメモリセルないしメモリワードが故障した際にトリガされる。修復情報を導出するために、例えばエラーを有するメモリセルのアドレスまたはエラーを有するメモリワードのアドレス（これらを以下エラーアドレスと称する）が記憶され、評価のために更に処理される。
【０００５】
外部のテスト装置または自己テストユニットは、所定のアドレスシーケンスで選択的にデータをモジュールのメモリセル内へ書き込むかまたはメモリセルから読み出し、予測されるデータと比較することによりメモリモジュールを検査する。この場合アドレスジェネレータには書き込み演算または読み出し演算のためのアドレスを形成するタスクが割り当てられている。続いて行われる比較演算で発生するエラー情報は簡単に累積できる。例えばエラーが発生するとただちにいわゆるエラーフラグがセットされ、このフラグが欠陥のあるモジュールを表す。モジュールを修復する際には、欠陥を有するメモリセルに関する情報はモジュールの冗長性解析ユニットまたは外部のこの種のユニットへ送出される。これらのエラーデータから修復情報が導出される。このために必要な伝送時間、チャネル容量ないし伝送すべき信号の信号幅を小さく維持するために、有利にはエラーデータを例えばエラーアドレスのかたちで予めメモリモジュールの冗長性コンセプトを考慮して圧縮することができる。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、冒頭に言及した形式のメモリセルの機能テスト方法において、エラーを有するメモリセルのアドレスを大幅にコンパクト化することである。
【０００７】
また本発明の課題は、冒頭に言及した形式の集積メモリにおいて、メモリセルの機能をテストする方法を実施する際にエラーを有するメモリセルのアドレスを大幅にコンパクト化できるようにすることである。
【０００８】
【課題を解決するための手段】
この課題は、冒頭で言及したアドレシング可能なメモリセルがマトリクス状のメモリセルフィールドとして列線路および行線路に沿って配置されており、メモリセルは列線路および行線路のグループを成すようにまとめられており、それぞれ列アドレスおよび行アドレスによってアドレシング可能であり、メモリセルの列アドレスおよび行アドレスはそれぞれ第１のアドレス部分を有しており、この第１のアドレス部分によって列線路および行線路にアドレシング可能である集積メモリのメモリセルの機能をテストする方法において、１つの列線路グループおよび１つの行線路グループの交差領域のメモリセルについて順次にエラーがないかをテストし、続いて別の列線路グループまたは別の行線路グループのメモリセルについてもテストし、エラーを有すると識別されたメモリセルのそれぞれの第１のアドレス部分を比較し、エラーを有するメモリセルのそれぞれ第１のアドレス部分が一致する場合には、エラーを有する少なくとも１つのメモリセルのアドレスを機能テストの結果として評価のために更に処理し、エラーを有する他のメモリセルのアドレスには更なる処理を行わないことを特徴とする方法により解決される。
【０００９】
課題はまた、冒頭で言及したメモリセルの機能およびエラーを検出するためにメモリセルテストにかけられる集積メモリにおいて、アドレシング可能なメモリセルがマトリクス状のメモリセルフィールドとして列線路および行線路に沿って配置されており、メモリセルは列線路および行線路のグループを成すようにまとめられており、それぞれ列アドレスおよび行アドレスによってアドレシング可能であり、列アドレスおよび行アドレスはそれぞれ第１のアドレス部分および第２のアドレス部分を有しており、第１のアドレス部分により列線路グループおよび行線路グループにアドレシング可能であり、第２のアドレス部分によりそれぞれのグループ内部のメモリセルにアドレシング可能であり、第１のアドレス部分を形成するカウンタと第２のアドレス部分を形成する別のカウンタとがそれぞれ制御入力側を有しており、かつアドレシングユニットの出力側に接続されており、テストすべきメモリセルの各アドレス部分は各カウンタの出力側で取り出し可能であり、アドレシングユニットにより、テストすべきメモリセルをアドレシングするカウンタが駆動されて、１つの列線路グループおよび１つの行線路グループの交差領域のメモリセルが順次にアドレシングされ、続いて別の行線路グループのメモリセルまたは別の列線路グループのメモリセルがアドレシングされることを特徴とする集積メモリにより解決される。
【００１０】
【発明の実施の形態】
同じ交差領域のメモリセルないしメモリワード（メモリセルグループ）はそれぞれのグループ内部の位置を定めている低い値の行アドレスビットおよび列アドレスビット（第２のアドレス部分）を除いて同一の行アドレスおよび列アドレス（第１のアドレス部分）を有することによって特徴付けられている。エラーを有するメモリセルないしメモリワードのアドレス（エラーアドレス）はここで圧縮される。これは連続するエラーアドレスないし第１のアドレス部分を相互に比較することにより行われる。第２の別のエラーアドレスが先にエラーアドレスの発生したグループの列線路および行線路と同じ交差領域に属する場合には、例えばこのエラーアドレスはもはや冗長性解析ユニットへ送出されない。
【００１１】
エラーアドレスはここでは機能テストの結果として評価のために更に処理される。この結果は例えばいわゆるパスフェイル情報（Ｐａｓｓ−Ｆａｉｌ−Ｉｎｆｏｒｍａｔｉｏｎ）として重みづけされる。さらにどのメモリセルがエラーを有するかを検出することができる。これはメモリを後に修復するための情報として利用される。
【００１２】
この場合には機能テストの後に冗長性コンセプトが適用され、１つのメモリセルまたは１つのメモリワードに欠陥がある場合つねに列線路グループまたは行線路グループを単位として交換が行われる。修復は関連する交差領域の１つまたは複数の任意のメモリセルに欠陥がある場合にトリガされる。これは後の修復に対してテストされる交差領域の別の欠陥メモリセルに関する情報は必要ないことを意味している。なぜなら修復をトリガするには欠陥メモリセルが１つあれば充分だからである。
【００１３】
本発明の方法の１つの実施形態では、所定の列線路グループおよび所定の行線路グループの交差領域の内部のメモリセルが順次に列線路または行線路に沿って検査される。
【００１４】
本発明の方法の別の実施形態では、メモリセルを検査するために交差領域内部ではまず列アドレスの第２のアドレス部分がインクリメント（増分）され、関連する行線路のテストが完全に終了した後、行アドレスの第２のアドレス部分がインクリメントされる。テストすべき次のグループを検出するために列アドレスの第１のアドレス部分がインクリメントされる。これは交差領域内で局所的に行線路に沿ってテストが行われ、その際に交差領域内の複数の行線路が順次に処理されることを意味する。その後次の列線路グループが掃引的に処理される。
【００１５】
アドレスシーケンスが変化することにより、メモリセルのテスト方法の別の実施形態に相応して、交差領域内でまず列アドレスの第２のアドレス部分がインクリメントされ、関連する行線路のテストが完全に終了した後、行アドレスの第２のアドレス部分がインクリメントされる。その際、次にテストすべきグループを検出するために行アドレスの第１のアドレス部分がインクリメントされる。すなわち交差領域内で局所的に前述の方法の実施形態と同じシーケンスでアドレシングされ、次にテストされるグループとして次のグループの行線路がアドレシングされる。
【００１６】
本発明の方法の別の実施形態では、メモリセルをテストするために交差領域内でまず行アドレスの第２のアドレス部分がインクリメントされ、関連する列線路のテストが完全に終了した後、列アドレスの第２のアドレス部分がインクリメントされる。次に検査すべきグループを検出するために列アドレスの第１のアドレス部分がインクリメントされる。
【００１７】
本発明の方法の別の実施形態では、メモリセルをテストするために交差領域内でまず行アドレスの第２のアドレス部分がインクリメントされ、関連する列線路のテストが完全に終了した後、列アドレスの第２のアドレス部分がインクリメントされる。次に検査すべきグループを検出するために行アドレスの第１のアドレス部分がインクリメントされる。
【００１８】
本発明のメモリのアドレシングユニットはメモリセルのアドレス形成が前述のシーケンスで行われるように構成されている。メモリセルのアドレスはそれぞれ第１のアドレス部分および第２のアドレス部分に分割されており、これらのアドレス部分は分離した状態で共働するカウンタによって形成される。各カウンタはこの場合アドレシングユニットにより適切に駆動される。メモリセルの各アドレス部分は各カウンタの出力側で取り出される。
【００１９】
有利な実施形態では、メモリは行アドレスの第１のアドレス部分を形成する第１のカウンタと、行アドレスの第２のアドレス部分を形成する第２のカウンタと、列アドレスの第１のアドレス部分を形成する第３のカウンタと、列アドレスの第２のアドレス部分を形成する第４のカウンタとを有する。この装置によれば、それぞれ列アドレスおよび行アドレスのアドレス部分をアドレシングユニットによって制御しながら相互に独立に形成できる。
【００２０】
別の実施形態では、集積メモリは行アドレスおよび列アドレスの第１のアドレス部分を形成する第１のカウンタと、行アドレスおよび列アドレスの第２のアドレス部分を形成する第２のカウンタとを有する。
【００２１】
使用されるカウンタに対しては、有限オートマトンが全ての可能なステータス、ひいては全ての部分アドレスを経て実行されることが保証されるかぎり、オートマトンの各構成（Ａｕｓｐｒａｅｇｕｎｇ）を使用することができる。このために特にリニアカウンタ、グレイコードカウンタまたはフィードバック結合されたシフトレジスタ、または専用の形式のセルラオートマトンなどが用いられる。
【００２２】
本発明の方法の前述の種々の実施形態を実施するために、アドレシングユニットは有利にはそれぞれ複数の調整可能な駆動モードで駆動可能である。駆動モードはテストすべきメモリセルのアドレシングシーケンスによって異なる。
【００２３】
他の有利な実施形態および実施態様は従属請求項の対象となっている。
【００２４】
【実施例】
本発明を以下に実施例を示す図に則して詳細に説明する。
【００２５】
図１にはマトリクス状に編成された例えばＤＲＡＭのメモリセルフィールド１が示されている。このＤＲＡＭは行線路またはワード線ＷＬと、列線路またはビット線ＢＬとを有しており、これらの線の交点にメモリセルＭＣが配置されている。ここに図示されているメモリのメモリセルＭＣはそれぞれ選択トランジスタおよびメモリキャパシタを含んでいる。ここで選択トランジスタの制御入力側はワード線ＷＬに接続されており、選択トランジスタの主電流路は各メモリセルＭＣのメモリキャパシタとビット線ＢＬとの間に配置されている。行線路ＷＬ、列線路ＢＬはここでは行線路グループＲ、列線路グループＣを形成するようにまとめられている。行線路グループＲすなわち行グループと列線路グループすなわち列グループは交差領域Ｋで交差する。
【００２６】
メモリセルＭＣはそれぞれ列アドレスＣＡＤＲおよび行アドレスＲＡＤＲを介してアドレシング可能である。メモリセルＭＣの列アドレスＣＡＤＲは第１のアドレス部分ＣＡＤＲ１を有しており、このアドレス部分を介して各列グループＣにアドレシング可能であり、行アドレスＲＡＤＲは第１のアドレス部分ＲＡＤＲ１を有しており、このアドレス部分を介して行グループＲをアドレシング可能である。アドレスにはさらに第２のアドレス部分ＣＡＤＲ２、ＲＡＤＲ２が含まれており、これらのアドレス部分を介して各グループＣ、Ｒの内部のメモリセルをアドレシング可能である。
【００２７】
交差領域Ｋ内のメモリセルＭＣの機能テストに続いて、メモリセルＭＣのエラーの有無が順次にテストされる。その際に交差領域Ｋ内では、種々の位置によって列方向でも行方向でも表すことのできるエラーが発生することがある。こうしたエラーがエラー位置Ｆとして図２に示されている。交差領域Ｋ内のメモリセルＭＣは第１のアドレス部分ＲＡＤＲ１、ＣＡＤＲ１によるアドレスが一致することが特徴である。メモリセルＭＣのアドレスを第１のアドレス部分と第２のアドレス部分とに分割することにより、メモリセルＭＣのアドレスはそれぞれいわゆるグローバルな部分アドレスとローカルな部分アドレスとに分割される。グローバルな行アドレスＲＡＤＲ１はメモリセルフィールド１の置換可能な行グループＲであり、グローバルな列アドレスＣＡＤＲ１は置換可能な列グループＣのアドレスである。ローカルな行アドレスＲＡＤＲ２およびローカルな列アドレスＣＡＤＲ２は、アドレシングされたメモリセルの位置またはアドレシングされたメモリワードの位置を各行グループＲまたは各列グループＣの内部で定める。これにより、次のグループの行方向または列方向でグローバルな行アドレスまたは列アドレスを掃引的に変更する前に、まず１つの行グループおよび列グループの交差領域Ｋ内の全てのセルをテストできる。
【００２８】
ここでまず行グループＲおよび列グループＣの交差領域Ｋの全てのメモリセルＭＣまたはメモリワードをテストする。この場合交差領域Ｋ内でエラーを有するメモリセルＭＣのアドレスは、連続するエラーアドレスのグローバルな行アドレスＲＡＤＲ１と列アドレスＣＡＤＲ１とを比較することにより圧縮される。複数の連続するエラーアドレスが同じグローバルな行アドレスＲＡＤＲ１および列アドレスＣＡＤＲ１を有する場合、例えば第１のエラーアドレスのみを集積メモリ外部に存在する冗長性解析ユニットへ送出する。エラーを有する別のメモリセルのアドレスに対しては評価のための更なる処理を行わない。同じグローバルの行アドレスＲＡＤＲ１および列アドレスＣＡＤＲ１を有する全てのメモリセルＭＣが直接に順次にテストされるので、行アドレスおよび列アドレスの交差領域のエラーアドレス全てにわたるコンパクト化が達成される。種々の行アドレスおよび列アドレスを有するエラーが圧縮されるため、このコンパクト化は２次元で行われ、１次元のコンパクト化とは異なって同じアドレスの列アドレスまたは行アドレスを有するエラーアドレスのみが圧縮される。
【００２９】
図３のａの実施例に則して、機能テスト中のアドレシングフローを説明する。グループＲ１、Ｃ１の交差領域のメモリセルがテストされる。まずローカルの列アドレスＣＡＤＲ２が高められ、関連する行のテストが完全に終了した後、ローカルの行アドレスＲＡＤＲ２が高められ、これは交差領域の全てのメモリセルのテストが終了するまで行われる。次にテストすべきグループとしてグループＲ１、Ｃ２の交差領域がテストされる。すなわち、グローバルな列アドレスＣＡＤＲ１が高められている。
【００３０】
アドレシングシーケンスの方向の優位性はここではローカルとグローバルとで独立に定めることができる。異なるアドレシングシーケンスが図３のａ〜ｄに概略的に示されている。ここでは種々の優先順が部分アドレス形成時に設けられている。部分アドレス形成時の種々の優先順は図３のａ〜ｄに相応して次の表に示されている。
【００３１】
【表１】

【００３２】
集積メモリの修復に使用される冗長性コンセプトは、１つのメモリセルＭＣの欠陥であってもつねにメモリセルフィールド１の１つの列グループＣまたは１つの行グループＲが交換されるように構成されている。ここで修復は交差領域Ｋの１つ又は複数の任意のメモリセルＭＣが故障した場合にトリガされる。これにより後の修復と、エラーを有する所定のメモリセルの検出後に別のエラーメモリセルのアドレスを冗長性解析ユニットへ送出することとは、これらが同じ交差領域Ｋに属するかぎりもはや相関しない。
【００３３】
比較的大きなデータ量の伝送を必要とする機能テストの際にデータ伝送レートを使用可能なメモリの端子数で制限しないようにするために、通常は機能テストを行う自己テストユニットを当該のメモリの存在する集積回路そのものに設ける。この種の実現形態を“ビルトインセルフテスト”ＢＩＳＴと称する。
【００３４】
図４〜図７には本発明のメモリの実施例が示されている。実施例ではそれぞれ１つずつのアドレシングユニット２が設けられており、これはテストすべきメモリセルＭＣのアドレシングに用いられる。各アドレシングユニット２にはカウンタ１１〜１８が接続されている。これらのカウンタはそれぞれ制御入力側Ｌ１〜Ｌ４を有しており、制御入力側はそれぞれアドレシングユニット２の出力側Ａ１〜Ａ４に接続されている。さらに各カウンタ１１〜１８はステータス信号ＳＴを有しており、この信号はアドレシングユニット２へ戻される。テストすべきメモリセルＭＣのアドレスＲＡＤＲ、ＣＡＤＲの各アドレス部分は各カウンタ１１〜１８の出力側で取り出される。
【００３５】
アドレシングユニット２はさらに自己テストユニット３に接続されており、このユニットはアドレシング過程を制御するための制御端子Ｓ０〜Ｓ４を有している。制御端子Ｓ０で例えば図３のａ〜ｄのアドレシングシーケンスを制御する信号が印加される。アドレシングユニット２はそれぞれ複数の調整可能な駆動モードで駆動可能であり、これらの駆動モードはテストされるメモリセルＭＣのアドレシングシーケンスによって異なる。制御端子Ｓ１にはホールド信号が印加され、この信号は各カウンタに対して所定の値を保持しなければならないことを示す。制御端子Ｓ２を介して各カウンタがカウントアップのシーケンスで計数するか、またはカウントダウンのシーケンスで計数するかが調整される。制御端子Ｓ３、Ｓ４はセット信号用の端子とリセット信号用の端子である。制御端子Ｓ１〜Ｓ４に印加される各信号はアドレシングユニット２によって制御され、アドレシングユニット２の各出力側Ａ１〜Ａ４へ送出される。
【００３６】
アドレシングユニット２によりさらにカウンタ１１〜１８が駆動される。これにより１つの列グループＣおよび行グループＲの交差領域ＫのメモリセルＭＣが順次にアドレシングされ、続いて別の列グループＣまたは行グループＲのメモリセルＭＣがアドレシングされる。
【００３７】
図４では、集積メモリは行アドレスの第１のアドレス部分ＲＡＤＲ１を形成する第１のカウンタ１１と、行アドレスの第２のアドレス部分ＲＡＤＲ２を形成する第２のカウンタ１２と、列アドレスの第１のアドレス部分ＣＡＤＲ１を形成する第３のカウンタ１３と、列アドレスの第２のアドレス部分ＣＡＤＲ２を形成する第４のカウンタ１４とを有している。
【００３８】
図３のｃ、ｄのアドレシングモードが排除される場合、図４の装置は図５の装置のように簡単化される。ここでは行アドレスカウンタ１１、１２が共通の行アドレスカウンタ１７にまとめられている。行アドレスカウンタ１７ではそれぞれ行アドレスの第１のアドレス部分ＲＡＤＲ１および第２のアドレス部分ＲＡＤＲ２が取り出される。
【００３９】
図３のａ、ｂのアドレシングモードが排除される場合、図４の装置は図６の装置のように簡単化される。ここでは列アドレスカウンタ１３、１４が共通の列アドレスカウンタ１８にまとめられている。列アドレスカウンタ１８ではそれぞれ列アドレスの第１のアドレス部分ＣＡＤＲ１および第２のアドレス部分ＣＡＤＲ２が取り出される。
【００４０】
図７の装置によれば、集積メモリは行アドレスおよび列アドレスの第１のアドレス部分ＲＡＤＲ１、ＣＡＤＲ１を形成する第１のカウンタ１５と、行アドレスおよび列アドレスの第２のアドレスＲＡＤＲ２、ＣＡＤＲ２を形成する第２のカウンタ１６とを有する。カウンタ１５、１６はいわゆるグローバルアドレスカウンタ１５およびローカルアドレスカウンタ１６であり、これらのカウンタでそれぞれの行アドレスおよび列アドレスが取り出される。
【００４１】
本発明の前述のメモリセルの機能テスト方法は前述の本発明の集積メモリまたは図示の実施例の集積メモリについて行われる。アドレシングユニット２の制御入力側は例えば集積メモリのマイクロコントローラに接続されており、このマイクロコントローラにより、機能テストが例えば外部から制御されて行われる。他の実施例として、アドレシングユニット２の制御入力側を集積メモリの自己テストユニット３に接続する手法も上述した通りである。また本発明の方法によりテストされるメモリセルを直接に例えばマイクロコントローラからアドレシングしてテストすることもできる。この手法では機能テストを実行する際のアドレシングシーケンスを制御するアドレシングユニット２は必要ない。
【図面の簡単な説明】
【図１】集積メモリのマトリクス状のメモリセルフィールドの概略図である。
【図２】列線路および行線路のグループを有するメモリセルフィールドの別の概略図である。
【図３】本発明の方法の実施例によるアドレシングシーケンスを概略的に示した図である。
【図４】本発明のメモリの実施例を示す図である。
【図５】本発明のメモリの別の実施例を示す図である。
【図６】本発明のメモリの別の実施例を示す図である。
【図７】本発明のメモリの別の実施例を示す図である。
【符号の説明】
１ メモリセルフィールド
２ アドレシングユニット
３ 自己テストユニット
１１〜１８ カウンタ
ＭＣ メモリセル
ＷＬ ワード線
ＢＬ ビット線
Ｒ 行線路グループ
Ｃ 列線路グループ
Ｋ 交差領域
ＲＡＤＲ 行アドレス
ＣＡＤＲ 列アドレス
Ｆ エラー位置

Claims (14)

1. アドレシング可能なメモリセル（ＭＣ）がマトリクス状のメモリセルフィールド（１）として列線路（ＢＬ）および行線路（ＷＬ）に沿って配置されており、
   メモリセル（ＭＣ）は列線路（Ｃ）および行線路（Ｒ）のグループを成すようにまとめられており、それぞれ列アドレス（ＣＡＤＲ）および行アドレス（ＲＡＤＲ）によってアドレシング可能であり、
   メモリセルの列アドレス（ＣＡＤＲ）および行アドレス（ＲＡＤＲ）はそれぞれ第１のアドレス部分（ＣＲＡＤＲ１、ＲＡＤＲ１）を有しており、該第１のアドレス部分によって列線路（Ｃ）および行線路（Ｒ）にアドレシング可能である、
   集積メモリのメモリセルの機能をテストする方法において、
   １つの列線路（Ｃ）グループおよび１つの行線路（Ｒ）グループの交差領域（Ｋ）のメモリセル（ＭＣ）について順次にエラーがないかをテストし、
   続いて別の列線路グループ（Ｃ）または別の行線路グループ（Ｒ）のメモリセル（ＭＣ）についてもテストし、
   エラーを有すると識別されたメモリセルのそれぞれの第１のアドレス部分（ＣＡＤＲ１、ＲＡＤＲ１）を比較し、
   エラーを有するメモリセルのそれぞれ第１のアドレス部分（ＣＡＤＲ１、ＲＡＤＲ１）が一致する場合には、エラーを有する少なくとも１つのメモリセルのアドレスを機能テストの結果として評価のために更に処理し、エラーを有する他のメモリセルのアドレスには更なる処理を行わない、
   ことを特徴とする集積メモリのメモリセルの機能をテストする方法。
2. 交差領域（Ｋ）内部でメモリセル（ＭＣ）を順次に列線路（ＢＬ）または行線路（ＷＬ）に沿って検査する、請求項１記載の方法。
3. メモリセルの列アドレス（ＣＡＤＲ）および行アドレス（ＲＡＤＲ）はそれぞれ第２のアドレス部分（ＣＡＤＲ２、ＲＡＤＲ２）を有しており、該第２のアドレス部分によりそれぞれのグループ（Ｃ、Ｒ）内部のメモリセル（ＭＣ）をアドレシング可能である、請求項１または２記載の方法。
4. 交差領域（Ｋ）内のメモリセル（ＭＣ）をテストするために、まず列アドレスの第２のアドレス部分（ＣＡＤＲ２）をインクリメントし、関連する行線路のテストが完全に終了した後、行アドレスの第２のアドレス部分（ＲＡＤＲ２）をインクリメントし、次に検査すべきグループを検出するために列アドレスの第１のアドレス部分（ＣＡＤＲ１）をインクリメントする、請求項３記載の方法。
5. 交差領域（Ｋ）内のメモリセル（ＭＣ）をテストするために、まず列アドレスの第２のアドレス部分（ＣＡＤＲ２）をインクリメントし、関連する行線路のテストが完全に終了した後、行アドレスの第２のアドレス部分（ＲＡＤＲ２）をインクリメントし、次に検査すべきグループを検出するために行アドレスの第１のアドレス部分（ＲＡＤＲ１）をインクリメントする、請求項３記載の方法。
6. 交差領域（Ｋ）内のメモリセル（ＭＣ）をテストするために、まず行アドレスの第２のアドレス部分（ＲＡＤＲ２）をインクリメントし、関連する列線路のテストが完全に終了した後、列アドレスの第２のアドレス部分（ＣＡＤＲ２）をインクリメントし、次に検査すべきグループを検出するために列アドレスの第１のアドレス部分（ＣＡＤＲ１）をインクリメントする、請求項３記載の方法。
7. 交差領域（Ｋ）内のメモリセル（ＭＣ）をテストするために、まず行アドレスの第２のアドレス部分（ＲＡＤＲ２）をインクリメントし、関連する列線路のテストが完全に終了した後、列アドレスの第２のアドレス部分（ＣＡＤＲ２）をインクリメントし、次に検査すべきグループを求めるために行アドレスの第１のアドレス部分（ＲＡＤＲ１）をインクリメントする、請求項３記載の方法。
8. メモリセル（ＭＣ）をそれぞれメモリセルグループを成すようにまとめ、該メモリセルグループについて順次にエラーがないかテストする、請求項１から７までのいずれか１項記載の方法。
9. メモリセルの機能およびエラーを検出するためにメモリセルテストにかけられる集積メモリにおいて、
   アドレシング可能なメモリセル（ＭＣ）がマトリクス状のメモリセルフィールド（１）として列線路（ＢＬ）および行線路（ＷＬ）に沿って配置されており、メモリセル（ＭＣ）は列線路（Ｃ）および行線路（Ｒ）のグループを成すようにまとめられており、それぞれ列アドレス（ＣＡＤＲ）および行アドレス（ＲＡＤＲ）によってアドレシング可能であり、
   列アドレス（ＣＡＤＲ）および行アドレス（ＲＡＤＲ）はそれぞれ第１のアドレス部分（ＣＡＤＲ１、ＲＡＤＲ１）および第２のアドレス部分（ＣＡＤＲ２、ＲＡＤＲ２）を有しており、前記第１のアドレス部分により列線路グループ（Ｃ）および行線路グループ（Ｒ）にアドレシング可能であり、前記第２のアドレス部分によりそれぞれのグループ（Ｃ、Ｒ）内部のメモリセル（ＭＣ）にアドレシング可能であり、
   第１のアドレス部分（ＣＡＤＲ１、ＲＡＤＲ１）を形成するカウンタ（１１、１３）と第２のアドレス部分（ＣＡＤＲ２、ＲＡＤＲ２）を形成する別のカウンタ（１２、１４）とがそれぞれ制御入力側（Ｌ１；Ｌ４）を有しており、かつアドレシングユニット（２）の出力側（Ａ１；Ａ４）に接続されており、
   テストすべきメモリセルの各アドレス部分（ＣＡＤＲ１、ＲＡＤＲ１、ＣＡＤＲ２、ＲＡＤＲ２）は各カウンタ（１１、１３、１２、１４）の出力側で取り出し可能であり、
   アドレシングユニット（２）により、テストすべきメモリセルをアドレシングするカウンタが駆動されて、１つの列線路グループ（Ｃ）および１つの行線路グループ（Ｒ）の交差領域（Ｋ）のメモリセルが順次にアドレシングされ、続いて別の行線路グループ（Ｃ）のメモリセルまたは別の列線路グループ（Ｒ）のメモリセルがアドレシングされる、
   ことを特徴とする集積メモリ。
10. 集積メモリは行アドレスの第１のアドレス部分（ＲＡＤＲ１）を形成する第１のカウンタ（１１）と、行アドレスの第２のアドレス部分（ＲＡＤＲ２）を形成する第２のカウンタ（１２）と、列アドレスの第１のアドレス部分（ＣＡＤＲ１）を形成する第３のカウンタ（１３）と、列アドレスの第２のアドレス部分（ＣＡＤＲ２）を形成する第４のカウンタ（１４）とを有する、請求項９記載の集積メモリ。
11. 集積メモリは行アドレスおよび列アドレスの第１のアドレス部分（ＲＡＤＲ１、ＣＡＤＲ１）を形成する第１のカウンタ（１５）と、行アドレスおよび列アドレスの第２のアドレス部分（ＲＡＤＲ２、ＣＡＤＲ２）を形成する第２のカウンタ（１６）とを有する、請求項９記載の集積メモリ。
12. カウンタ（１１；１８）はリニアカウンタ、グレイコードカウンタまたはフィードバック結合されたシフトレジスタとして構成されている、請求項９から１１までのいずれか１項記載の集積メモリ。
13. アドレシングユニット（２）はそれぞれ複数の調整可能な駆動モードで駆動可能であり、該駆動モードはテストすべきメモリセルのアドレシングシーケンスによって異なる、請求項９から１２までのいずれか１項記載の集積メモリ。
14. アドレシングユニット（２）はアドレシング過程を制御するための制御入力側を有しており、該アドレシングユニット（２）の制御入力側は自己テストユニット（３）に接続されている、請求項９から１３までのいずれか１項記載の集積メモリ。

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