JPS5936358B2 - 半導体記憶装置に於ける予防的保守を計画的に行なう方法 - Google Patents
半導体記憶装置に於ける予防的保守を計画的に行なう方法Info
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- JPS5936358B2 JPS5936358B2 JP50082635A JP8263575A JPS5936358B2 JP S5936358 B2 JPS5936358 B2 JP S5936358B2 JP 50082635 A JP50082635 A JP 50082635A JP 8263575 A JP8263575 A JP 8263575A JP S5936358 B2 JPS5936358 B2 JP S5936358B2
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Description
【発明の詳細な説明】
開示の概要
複数の大規模集積回路（ＬＳＩ）ビット・プレーンより
成る単一誤り訂正半導体主記憶ユニット（ＭＳＵ）内に
於ける、１つ以上の欠陥ビツト位置、即ち欠陥メモリ素
子、欠陥記憶装置或いは故障記憶装置を特定する情報を
記憶するための方法及び装置を含む保守手順が開示され
ている。
成る単一誤り訂正半導体主記憶ユニット（ＭＳＵ）内に
於ける、１つ以上の欠陥ビツト位置、即ち欠陥メモリ素
子、欠陥記憶装置或いは故障記憶装置を特定する情報を
記憶するための方法及び装置を含む保守手順が開示され
ている。
この方法は、１２８ワード・グルーブに関連したメモリ
・レジスタから成る誤り口キング記憶装置（ＥＬＳ）を
利用し、各メモリ・レジスタは、１箇のタグ・ビツト及
び６箇のシンドローム・ビツトを記憶する。ＭＳＵから
ｌワードを読み出す間に単一ビツト誤りが確認されたと
き、ＥＬＳに下記のものが記憶される。（ｌ）１箇のタ
グ・ビツト：これはセツトされる時、１つの欠陥ビツト
が、１つの関連ワード・グループ内にあると確認された
ことを表わす。
・レジスタから成る誤り口キング記憶装置（ＥＬＳ）を
利用し、各メモリ・レジスタは、１箇のタグ・ビツト及
び６箇のシンドローム・ビツトを記憶する。ＭＳＵから
ｌワードを読み出す間に単一ビツト誤りが確認されたと
き、ＥＬＳに下記のものが記憶される。（ｌ）１箇のタ
グ・ビツト：これはセツトされる時、１つの欠陥ビツト
が、１つの関連ワード・グループ内にあると確認された
ことを表わす。
（２）６箇の一群のシンドローム・ビツト：これは欠陥
ビツトを含んでいる１つの関連ワード・グループの４５
箇の１０２４ビツトプレーンの内の１つを特定する。
ビツトを含んでいる１つの関連ワード・グループの４５
箇の１０２４ビツトプレーンの内の１つを特定する。
欠陥装置カウンタ（ＤＤＣ）は、ＥＬＳ内のセツトされ
たタグ・ビツトをカウントし、装置オペレータはそれを
用いて欠陥ビツトプレーンを交換することによつてＭＳ
Ｕの予防的保守を計画的に行なう。
たタグ・ビツトをカウントし、装置オペレータはそれを
用いて欠陥ビツトプレーンを交換することによつてＭＳ
Ｕの予防的保守を計画的に行なう。
許容し得る故障の数、即ち訂正不可能な二重ビツトの誤
りが生ずる前に起り得べき訂正可能な故障の数を統計的
に決定することによつて、特定のＭＳＵによつて要求さ
れる時のみ、計画的に予防的保守が行ない得る。尚、本
出願は、１９７４年７月５日に出願された米国特許出願
第４８６，０３３号の一部継続出願である。
りが生ずる前に起り得べき訂正可能な故障の数を統計的
に決定することによつて、特定のＭＳＵによつて要求さ
れる時のみ、計画的に予防的保守が行ない得る。尚、本
出願は、１９７４年７月５日に出願された米国特許出願
第４８６，０３３号の一部継続出願である。
発明の背景
大規模集積回路技術によつて作られた半導体記憶ユニツ
トは、ディジタル情報を記憶するある種の応用に対して
経済性があることが証明されている。
トは、ディジタル情報を記憶するある種の応用に対して
経済性があることが証明されている。
たいていの記憶ユニツトは、複数の同様の記憶装置或い
はビツト・プレーンから構成され、夫夫は、ビツト当り
の価格を低減するため、できるだけ多くの記憶セル或い
はビツトを詰め込み、また各記憶装置への接続配線の数
を最小にするため、アドレス回路、読み取り回路及び書
き込み回路をも含むように構成される。多くの設計例で
Ｎ箇のワード（Ｎは２の累乗）からの各ｌビツトで構成
される１つの記憶装置或いはビツト・プレーンは典型的
には、２５６，１０２４、或いは４０９６が最適密度と
されている。記憶装置が１ビツト構成となつているので
、刊行物「エラー検出及び訂正コード、Ｒ．Ｗ．Ｈａｒ
ｒ］Ｎｉｎｇ，ＴｈｅＢｅｌｌＳｙｓｔｅｍＪＯｕｒｎ
ａｌＶＯｌ．ＸＸＶＩ，ｌ９５Ｏ，ＮＯ２，ｐｐ．ｌ４
７−１６０」に於て、Ｈａｒｒｌｎｉｎｇによつて記述
された単一ビツト誤り訂正が、記憶ユニツトから読出さ
れたデータを損なわせることなく、１つの記憶装置又は
ビツトプレーンの一部分又は全部が故障していても全く
さしつかえないことが証，明されている。何となれば、
そのワードは前記記憶装置のワード容量に等しいサイズ
であり、上記の故障は単一ビツト誤りであるからである
。このことは、記憶ユニツトの有効平均故障間隔（ＭＴ
ＢＦ）を増大させる。
はビツト・プレーンから構成され、夫夫は、ビツト当り
の価格を低減するため、できるだけ多くの記憶セル或い
はビツトを詰め込み、また各記憶装置への接続配線の数
を最小にするため、アドレス回路、読み取り回路及び書
き込み回路をも含むように構成される。多くの設計例で
Ｎ箇のワード（Ｎは２の累乗）からの各ｌビツトで構成
される１つの記憶装置或いはビツト・プレーンは典型的
には、２５６，１０２４、或いは４０９６が最適密度と
されている。記憶装置が１ビツト構成となつているので
、刊行物「エラー検出及び訂正コード、Ｒ．Ｗ．Ｈａｒ
ｒ］Ｎｉｎｇ，ＴｈｅＢｅｌｌＳｙｓｔｅｍＪＯｕｒｎ
ａｌＶＯｌ．ＸＸＶＩ，ｌ９５Ｏ，ＮＯ２，ｐｐ．ｌ４
７−１６０」に於て、Ｈａｒｒｌｎｉｎｇによつて記述
された単一ビツト誤り訂正が、記憶ユニツトから読出さ
れたデータを損なわせることなく、１つの記憶装置又は
ビツトプレーンの一部分又は全部が故障していても全く
さしつかえないことが証，明されている。何となれば、
そのワードは前記記憶装置のワード容量に等しいサイズ
であり、上記の故障は単一ビツト誤りであるからである
。このことは、記憶ユニツトの有効平均故障間隔（ＭＴ
ＢＦ）を増大させる。
記憶装置が非常に複雑であるために、そしてまた半導体
記憶ユニツトにそのような記憶装置が沢山使用されてい
るために、記憶ユニツＮこ於ける部品の故障の殆んどが
記憶装置の故障である。
記憶ユニツトにそのような記憶装置が沢山使用されてい
るために、記憶ユニツＮこ於ける部品の故障の殆んどが
記憶装置の故障である。
従つて、ＨａｎＴｎｉｎｇによつて記述された方針に沿
つて、単一ビツト誤り訂正のいくつかの形式を用いるこ
とが一般的慣行となつている。単一ビツト誤り訂正は、
記憶セル故障の許容度を与えるけれとも、沢山の記憶セ
ルが故障すると、同一ワイド内での二つの記憶セルの故
障、つまり二重ビツト誤りとなる統計的確率が増大する
。同一ワード内での２つの記憶セルの故障は訂正し得な
いので、二重ビツト誤りが起こらないうちに、例えば、
記憶ユニツトが使用されておらず、ルーチンとしての予
防的保守作業時に全ての欠陥記憶装置を交換するのが良
い。記憶装置が故障した直後に、いちいち交換すること
は可能ではあるが、それは一般には必要ではない。
つて、単一ビツト誤り訂正のいくつかの形式を用いるこ
とが一般的慣行となつている。単一ビツト誤り訂正は、
記憶セル故障の許容度を与えるけれとも、沢山の記憶セ
ルが故障すると、同一ワイド内での二つの記憶セルの故
障、つまり二重ビツト誤りとなる統計的確率が増大する
。同一ワード内での２つの記憶セルの故障は訂正し得な
いので、二重ビツト誤りが起こらないうちに、例えば、
記憶ユニツトが使用されておらず、ルーチンとしての予
防的保守作業時に全ての欠陥記憶装置を交換するのが良
い。記憶装置が故障した直後に、いちいち交換すること
は可能ではあるが、それは一般には必要ではない。
幾つかの記憶装置が故障するまで交換作業を延ばすこと
は、より経済的である。それによつて修理費と、所与の
ワードに於ける二重故障の発生の確率との間のより好ま
しいバランスが得られる。上記のことを行うための一技
法は、記憶ユニツトが接続されている中央処理装置を用
いて、その常態的論理制御とプログラム制御の下での他
の多くの他の作業の一環としてこれを行うことである。
しかし記憶ユニツトの誤りを口キングするために処理時
間を割当てなければならないので、中央処理装置の本来
の目的とする業務の処理能率を低下させる。この能率低
下は、記憶ユニツトの頻繁に使用される部分に於ける記
憶装置の完全な故障は記憶サイクル毎に単一ビツト誤り
を報告させる必要があり得ることを考慮すれば、一層良
く理解されるはずである。処理装置は、誤りを口キング
するのに数回の記憶サイクルを必要とすることがあるの
で、少なからぬ性能上の損失をもたらす。これを緩和す
るために用いられてきた１つの方法は、誤りの一部分の
みを標本抽出することであるが、しかしこの方法は口キ
ングの完全性を失なわせる。こゝに記述される新規な手
順は、同一の故障装置については、それが読取られるた
び毎に報告することはしないと云うことによつて、上記
の問題点を緩和している。
は、より経済的である。それによつて修理費と、所与の
ワードに於ける二重故障の発生の確率との間のより好ま
しいバランスが得られる。上記のことを行うための一技
法は、記憶ユニツトが接続されている中央処理装置を用
いて、その常態的論理制御とプログラム制御の下での他
の多くの他の作業の一環としてこれを行うことである。
しかし記憶ユニツトの誤りを口キングするために処理時
間を割当てなければならないので、中央処理装置の本来
の目的とする業務の処理能率を低下させる。この能率低
下は、記憶ユニツトの頻繁に使用される部分に於ける記
憶装置の完全な故障は記憶サイクル毎に単一ビツト誤り
を報告させる必要があり得ることを考慮すれば、一層良
く理解されるはずである。処理装置は、誤りを口キング
するのに数回の記憶サイクルを必要とすることがあるの
で、少なからぬ性能上の損失をもたらす。これを緩和す
るために用いられてきた１つの方法は、誤りの一部分の
みを標本抽出することであるが、しかしこの方法は口キ
ングの完全性を失なわせる。こゝに記述される新規な手
順は、同一の故障装置については、それが読取られるた
び毎に報告することはしないと云うことによつて、上記
の問題点を緩和している。
この手順はまた、既存の記憶ユニツトが誤り訂正機能を
有する記憶ユニツトと交換される時、中央処理装置の論
理回路にいかなる修正も加える必要がないという長所を
も有する。詳述すれば、記憶ユニツトに誤り訂正機能を
与えて、そのような記憶ユニツトを既存のまたは使用中
の中央処理装置に接続することが、中央処理装置自体に
何等の変更をも加えることなしになし得る。好適な実施
例の説明 第１図を特に参照すると、本発明を実施するメモリ・シ
ステムが示されている。
有する記憶ユニツトと交換される時、中央処理装置の論
理回路にいかなる修正も加える必要がないという長所を
も有する。詳述すれば、記憶ユニツトに誤り訂正機能を
与えて、そのような記憶ユニツトを既存のまたは使用中
の中央処理装置に接続することが、中央処理装置自体に
何等の変更をも加えることなしになし得る。好適な実施
例の説明 第１図を特に参照すると、本発明を実施するメモリ・シ
ステムが示されている。
主記憶ユニツト（ＭＳＵ）１０は、第２図に従つて形成
される周知の設計である。ＭＳＵＩＯは、例えば３８デ
ータ・ビツトと７チエツク・ビツトを含む夫々４５ビツ
ト長の１３１Ｋワードを有する半導体メモリであり得る
。ＭＳＵＩＯは、また１２８ワード・グルーブに構成さ
れ、各ワード・グループは４５箇のビツト・プレーンを
有し、各ビツト・プレーンは１０２４のビツト或いはメ
モリ位置を有する大規模集積回路（ＬＳＩ）プレーンで
あり得る。本発明の主記憶ユニツト（ＭＳＵ）１０及び
単一誤り訂正回路（ＳＥＣ）１２を与えるのに適する市
販の半導体メモリ・システムとしては、Ｉｎｔｅｌ社の
部品磨ＩＮ−１０１０がある。１２８ワード・グループ
の夫々の同順位ビツトプレーンは、また夫々１２８ビツ
ト・プレーンである４５箇のビツト・ブレーン・グルー
プに形成される。
される周知の設計である。ＭＳＵＩＯは、例えば３８デ
ータ・ビツトと７チエツク・ビツトを含む夫々４５ビツ
ト長の１３１Ｋワードを有する半導体メモリであり得る
。ＭＳＵＩＯは、また１２８ワード・グルーブに構成さ
れ、各ワード・グループは４５箇のビツト・プレーンを
有し、各ビツト・プレーンは１０２４のビツト或いはメ
モリ位置を有する大規模集積回路（ＬＳＩ）プレーンで
あり得る。本発明の主記憶ユニツト（ＭＳＵ）１０及び
単一誤り訂正回路（ＳＥＣ）１２を与えるのに適する市
販の半導体メモリ・システムとしては、Ｉｎｔｅｌ社の
部品磨ＩＮ−１０１０がある。１２８ワード・グループ
の夫々の同順位ビツトプレーンは、また夫々１２８ビツ
ト・プレーンである４５箇のビツト・ブレーン・グルー
プに形成される。
ＭＳＵｌＯのアドレス指定は、１２８ワード・グループ
の中から１つを選択し、そして１つの選択されたワード
・グループ中の４５箇のビツト・プレーンの各々の１０
２４ビツトの中から１つの同順位ビツトを、同時に選択
することによつて達成され得る。これにより、１つの選
択され或いはアドレス指定されたワードを構成する４５
箇の同順位ビツトの、同時読出し即ち並列読み出しが出
来る。第３図を特に参照すると、ＭＳＵＩＯに記憶され
た１３１Ｋワードから１ワードを選択し或いはアドレス
指定するために利用されるアドレス・ワードのフオーマ
ツトが示されている。このアドレス・ワード構成に於い
て、低準位７ビツト２ド−２６は夫々のビツト位置２低
−２６がｌであるか０であるかによつて、１２８ワード
・グループから１ワード・グルーブを選択し、一方、高
順位の１０ビツト、２７− ２１６は、低順位ビツト２
２６によつて選択されたワード・グループ内の各４５ビ
ツト・プレーン上の１０２４ビツト中の１ビツトを、選
択し或いはアドレス指定する。ＭＳＵＩＯは、それに記
憶された４５ビツト・ワードの夫々に於ける単一ビツト
誤りの決定及び訂正のために単一誤り訂正回路（ＳＥＣ
）１２を利用する。ＭＳＵＩＯ内に記憶される１３１Ｋ
の４５ビツト・ワードから１つをアドレス指定し或いは
選択するためのメモリ・アドレス・レジスタ（ＭＡＲ）
１４も示されている。一方、ＭＳＵＩＯ内にアドレスさ
れるワード中のいかなる単一エラ一をも訂正するＳＥＣ
ｌ２はまた、１つの誤りワードを発生し、それは次の２
つの異なつた信号を含んでいる。
の中から１つを選択し、そして１つの選択されたワード
・グループ中の４５箇のビツト・プレーンの各々の１０
２４ビツトの中から１つの同順位ビツトを、同時に選択
することによつて達成され得る。これにより、１つの選
択され或いはアドレス指定されたワードを構成する４５
箇の同順位ビツトの、同時読出し即ち並列読み出しが出
来る。第３図を特に参照すると、ＭＳＵＩＯに記憶され
た１３１Ｋワードから１ワードを選択し或いはアドレス
指定するために利用されるアドレス・ワードのフオーマ
ツトが示されている。このアドレス・ワード構成に於い
て、低準位７ビツト２ド−２６は夫々のビツト位置２低
−２６がｌであるか０であるかによつて、１２８ワード
・グループから１ワード・グルーブを選択し、一方、高
順位の１０ビツト、２７− ２１６は、低順位ビツト２
２６によつて選択されたワード・グループ内の各４５ビ
ツト・プレーン上の１０２４ビツト中の１ビツトを、選
択し或いはアドレス指定する。ＭＳＵＩＯは、それに記
憶された４５ビツト・ワードの夫々に於ける単一ビツト
誤りの決定及び訂正のために単一誤り訂正回路（ＳＥＣ
）１２を利用する。ＭＳＵＩＯ内に記憶される１３１Ｋ
の４５ビツト・ワードから１つをアドレス指定し或いは
選択するためのメモリ・アドレス・レジスタ（ＭＡＲ）
１４も示されている。一方、ＭＳＵＩＯ内にアドレスさ
れるワード中のいかなる単一エラ一をも訂正するＳＥＣ
ｌ２はまた、１つの誤りワードを発生し、それは次の２
つの異なつた信号を含んでいる。
即ち、１箇のタグ・ビツク即ち誤り信号（そのビツトが
ｌであれば誤り状態を示し、０であれば非誤り状態を示
す）と６箇のシンドローム・ビツト（特に第２図を参照
して、先に説明したようにＭＳＵＩＯが構成されている
とき、４５箇のビツト・プレーン・グループから、欠陥
ビツトを含む１箇のビツトプレーン・グループを特定す
る）とである。ＳＥＣｌ２によつて発生されるｌ箇のタ
グ・ビツトと６箇のシンドローム・ビツトは、第４図に
示されている如きものである。本発明によれば、ＳＥＣ
ｌ２によつて発生される１箇のタグ・ビツト及び６箇の
シンドローム・ビツトを受け取り、そして保持するため
の誤り口キング記憶装置（ＥＬＳ）１６が設けられてい
る。
ｌであれば誤り状態を示し、０であれば非誤り状態を示
す）と６箇のシンドローム・ビツト（特に第２図を参照
して、先に説明したようにＭＳＵＩＯが構成されている
とき、４５箇のビツト・プレーン・グループから、欠陥
ビツトを含む１箇のビツトプレーン・グループを特定す
る）とである。ＳＥＣｌ２によつて発生されるｌ箇のタ
グ・ビツトと６箇のシンドローム・ビツトは、第４図に
示されている如きものである。本発明によれば、ＳＥＣ
ｌ２によつて発生される１箇のタグ・ビツト及び６箇の
シンドローム・ビツトを受け取り、そして保持するため
の誤り口キング記憶装置（ＥＬＳ）１６が設けられてい
る。
誤り口キング記憶装置（ＥＬＳ）１６を設けるのに最適
な半導体メモリ・システムとしては、Ｉｎｔｅ赴の部品
魔ＩＮ−３１０７がある。従つて、ＥＬＳｌ６は、１２
８箇の７ビツト・メモリを含むＬＳＩ半導体メモリ配列
であつてもよく、各メモリ・レジスタは、タグ・ビツト
（欠陥ビツトを示す１或いは非欠陥ビツトを示す０）を
保持するためのビツト位置２０と、関連するメモリ・レ
ジスタ０−１２７によつて示されるワード・グループの
４５箇のビツト・プレーンの１つを特定する６箇のシン
ドローム・ビツトを保持するためのビツト位置２１−
２６とを有している。１２８箇のメモリ・レジスタの夫
々は、同順位のワード・グループを表わすために割当て
られている。
な半導体メモリ・システムとしては、Ｉｎｔｅ赴の部品
魔ＩＮ−３１０７がある。従つて、ＥＬＳｌ６は、１２
８箇の７ビツト・メモリを含むＬＳＩ半導体メモリ配列
であつてもよく、各メモリ・レジスタは、タグ・ビツト
（欠陥ビツトを示す１或いは非欠陥ビツトを示す０）を
保持するためのビツト位置２０と、関連するメモリ・レ
ジスタ０−１２７によつて示されるワード・グループの
４５箇のビツト・プレーンの１つを特定する６箇のシン
ドローム・ビツトを保持するためのビツト位置２１−
２６とを有している。１２８箇のメモリ・レジスタの夫
々は、同順位のワード・グループを表わすために割当て
られている。
即ちメモリ・レジスタ２はワード・グループ２を表わす
。上記ＥＬＳｌ６の例では、そのメモリ・レジスタ２の
ビツト位置２例− ２６内に、下記の７ビツト２進ワー
ドを記憶しているものとして示されている。かかる７ビ
ツト２進ワードは、第４図のフオーマツトを使用し且つ
ビツト位置２０内のタグ・ビ −ツトが１であるため、
ワード・グループ２内のビツト・プレーン３Ｔが、その
中に欠陥ビツトを有していることを示す。
。上記ＥＬＳｌ６の例では、そのメモリ・レジスタ２の
ビツト位置２例− ２６内に、下記の７ビツト２進ワー
ドを記憶しているものとして示されている。かかる７ビ
ツト２進ワードは、第４図のフオーマツトを使用し且つ
ビツト位置２０内のタグ・ビ −ツトが１であるため、
ワード・グループ２内のビツト・プレーン３Ｔが、その
中に欠陥ビツトを有していることを示す。
ＭＳＵＩＯ，ＳＥＵｌ２及びＭＡＲｌ４は、単一誤り訂
正を使用する処のメモリ・システムとし 一て動作する
。
正を使用する処のメモリ・システムとし 一て動作する
。
即ち、１３１Ｋの４５ビツト・ワードのどれかｌワード
のうちのどれか１ビツトに欠陥があれば、ＳＥＣｌ２に
よつて訂正可能であり、関連のデータ処理システムが恰
かも何の誤りも発見しなかつたかのように機能し得る。
然し乍ら、 ．１ワード中の２以上の誤り、即ち、どれ
か１ワードのうちの２以上のビツトが欠陥状態であると
きはは、ＳＥＣｌ２によつて訂正不能であり、関連のデ
ータ処理システムに他の誤り訂正手順、例えば他の源か
らＭＳＵＩＯ内に誤りデータ・ワードを ．一再びロー
ドし戻すよう要求する。本発明に於いて、ＥＬＳｌ６は
、１２８×４５ビツト・プレーンからどのビツト・プレ
ーンに訂正可能な誤りが検出され、訂正されたかを記録
するのに用いられる。即ち、訂正可能な単一誤りが、Ｍ
ＳＵＩＯに記憶 一されたワードの読み出しの際、検出
されるときはいつでも、ＳＥＣｌ２は、該誤りを訂正し
、誤りワードを発生させるよう動作する。第４図によつ
て、ライン１８に接続される１箇のタグ・ビツト１及び
ライン２０に接続される６箇のシンドローム・ビツトを
含む誤りワードは、ＥＬＳｌ６のメモリ・レジスタを形
成する関連したワード・グループで記憶されるとき、誤
りが検出されたＭＳＵｌＯ内の１２８×４５箇のビツト
・ブレーンから１０２４ビツトを含む１箇のビツト・プ
レーンを特定する。７つの下位順位のビツト２プ− ２
６及びワード・グルーブ・アドレス・レジスタ（ＷＧＡ
）２２によつて、ＭＡＲＩ４は、ＳＥＣｌ２によつて訂
正可能な単一誤りが検出された１筒のビツト・プレーン
を含んでいる１箇のワード・グループに割当てられた１
２８箇のメモリ・レジスタ０〜１２７の内の１箇をＥＬ
Ｓｌ６に於てアドレス指定もしくは選択する。
のうちのどれか１ビツトに欠陥があれば、ＳＥＣｌ２に
よつて訂正可能であり、関連のデータ処理システムが恰
かも何の誤りも発見しなかつたかのように機能し得る。
然し乍ら、 ．１ワード中の２以上の誤り、即ち、どれ
か１ワードのうちの２以上のビツトが欠陥状態であると
きはは、ＳＥＣｌ２によつて訂正不能であり、関連のデ
ータ処理システムに他の誤り訂正手順、例えば他の源か
らＭＳＵＩＯ内に誤りデータ・ワードを ．一再びロー
ドし戻すよう要求する。本発明に於いて、ＥＬＳｌ６は
、１２８×４５ビツト・プレーンからどのビツト・プレ
ーンに訂正可能な誤りが検出され、訂正されたかを記録
するのに用いられる。即ち、訂正可能な単一誤りが、Ｍ
ＳＵＩＯに記憶 一されたワードの読み出しの際、検出
されるときはいつでも、ＳＥＣｌ２は、該誤りを訂正し
、誤りワードを発生させるよう動作する。第４図によつ
て、ライン１８に接続される１箇のタグ・ビツト１及び
ライン２０に接続される６箇のシンドローム・ビツトを
含む誤りワードは、ＥＬＳｌ６のメモリ・レジスタを形
成する関連したワード・グループで記憶されるとき、誤
りが検出されたＭＳＵｌＯ内の１２８×４５箇のビツト
・ブレーンから１０２４ビツトを含む１箇のビツト・プ
レーンを特定する。７つの下位順位のビツト２プ− ２
６及びワード・グルーブ・アドレス・レジスタ（ＷＧＡ
）２２によつて、ＭＡＲＩ４は、ＳＥＣｌ２によつて訂
正可能な単一誤りが検出された１筒のビツト・プレーン
を含んでいる１箇のワード・グループに割当てられた１
２８箇のメモリ・レジスタ０〜１２７の内の１箇をＥＬ
Ｓｌ６に於てアドレス指定もしくは選択する。
一例として、ライン２４及び２６ｂを介してＭＡＲｌ４
によつてアドレスされたＭＳＵＩＯからの特定の４５ビ
ツト・ワードの読み出しの際、単一誤りが生じたという
ことを、ＳＥＣｌ２が検出すると仮定する。
によつてアドレスされたＭＳＵＩＯからの特定の４５ビ
ツト・ワードの読み出しの際、単一誤りが生じたという
ことを、ＳＥＣｌ２が検出すると仮定する。
仮にＭＡＲｌ４が、その７つの下位順位ビツト位置２Ｍ
− ２６中に、下記の多重ビツトアドレス・ワードを含
むとすると、これら７つの下位順位のビツトは、ライン
２６ａを介してＷＧＡ２２へ転送されて、ＥＬＳｌ６の
メモリ・レジスタ即ちアドレス２を選択する。その時、
ＳＥＣｌ２は、ライン１８を介してＥＬＣ２８に誤り信
号を与え、そしてＥＬＣ２８は、メモリ・レジスタ２の
ビツト位置２Ｌを、ライン２７を介して、タグ・ビツト
１が存在するか否かについてテストする。ｏが記憶され
ていることが判れば、ＥＬＣ２８は、ライン２５を介し
て、ＥＬＳｌ６のメモリ・レジスタ２のビツト位置２０
内にタグ・ビツ目を記憶する。それは、ＭＳＵｌＯのワ
ード・グループ２内で訂正可能な誤りが検出されたとい
うことを示す。（第２図参照）。そしてまた、ライン２
０を介し、ＥＬＳｌ６のメモリ・レジスタ２のシンドロ
ームビツト位置２１− ２６に以下の６つのシンドロー
ム・ビツトを記憶する。そしてそれは、（ＥＬＳｌ６の
ワード・グループに関連するメモリ・レジスタ２によつ
て特定されるＭＳＵＩＯのワード・グループ２の）ビツ
ト・プレーン３７内に訂正可能な誤りが生じたというこ
とを示す。ソ ー般的に、動作の誤り口キング・モードに対して、単一
誤りが生ずる度毎に、ＳＥＣｌ２からの誤り信号は、ラ
イン１８を介して誤り口キング制御（ＥＬＣ）２８を付
勢してＷＧＡ２２に於けるＭＡＲｌ４からの下位順位の
７つのアドレス・ビツトを用いてＥＬＳｌ６に照会して
、ＭＳＵＩＯを構成している１２８のメモリ・レジスタ
に記憶されている１２８のワード・グループの中から、
一つのメモリ・レジスタに記憶されている１つのワード
・グループをアドレスする。
− ２６中に、下記の多重ビツトアドレス・ワードを含
むとすると、これら７つの下位順位のビツトは、ライン
２６ａを介してＷＧＡ２２へ転送されて、ＥＬＳｌ６の
メモリ・レジスタ即ちアドレス２を選択する。その時、
ＳＥＣｌ２は、ライン１８を介してＥＬＣ２８に誤り信
号を与え、そしてＥＬＣ２８は、メモリ・レジスタ２の
ビツト位置２Ｌを、ライン２７を介して、タグ・ビツト
１が存在するか否かについてテストする。ｏが記憶され
ていることが判れば、ＥＬＣ２８は、ライン２５を介し
て、ＥＬＳｌ６のメモリ・レジスタ２のビツト位置２０
内にタグ・ビツ目を記憶する。それは、ＭＳＵｌＯのワ
ード・グループ２内で訂正可能な誤りが検出されたとい
うことを示す。（第２図参照）。そしてまた、ライン２
０を介し、ＥＬＳｌ６のメモリ・レジスタ２のシンドロ
ームビツト位置２１− ２６に以下の６つのシンドロー
ム・ビツトを記憶する。そしてそれは、（ＥＬＳｌ６の
ワード・グループに関連するメモリ・レジスタ２によつ
て特定されるＭＳＵＩＯのワード・グループ２の）ビツ
ト・プレーン３７内に訂正可能な誤りが生じたというこ
とを示す。ソ ー般的に、動作の誤り口キング・モードに対して、単一
誤りが生ずる度毎に、ＳＥＣｌ２からの誤り信号は、ラ
イン１８を介して誤り口キング制御（ＥＬＣ）２８を付
勢してＷＧＡ２２に於けるＭＡＲｌ４からの下位順位の
７つのアドレス・ビツトを用いてＥＬＳｌ６に照会して
、ＭＳＵＩＯを構成している１２８のメモリ・レジスタ
に記憶されている１２８のワード・グループの中から、
一つのメモリ・レジスタに記憶されている１つのワード
・グループをアドレスする。
上述の照会或いは読み出し動作は、ＥＬＣ２８が、ライ
ン２８ａ上に低レベルのチツプ選択信号（ＣＳ）を、及
びライン２８ｂ上に高レベルの書き込みエネーブル信号
（ＷＥ）を出すとき、達成される。ライン２８ａ上のチ
ツプ選択信号は、通常高レベル（ＣＳ）に保持され、ア
ドレスされたメモリ・レジスタを選択するために低レベ
ル（ＣＳ）にスィツチされ、一方、ライン２８ｂ上の書
き込みエネーブル信号（ＷＥ）は、通常読み出し動作を
果たすため高レベル（ＷＥ）に保持され、書き込み動作
を果たすため、低レベル（ＷＥ）ＩＣスイツチされる、
ということに留意されたい。ＷＧＡ２２内の７つのアド
レス・ビツトは、単一のタグ・ビツト及び６つのシンド
ローム・ビツトを記憶することが出来るＷＧＡ２２に於
て１２８の７ビツト・メモリ・レジスタの内の１つをＥ
ＬＳｌ６から選択する。ＥＬＳｌ６のアドレスされた１
つのメモリ・レジスタのビツト２ドは、ライン２Ｔを介
して転送され、ＥＬＣ２８に於てライン１８を介して到
来するＳＥＣｌ２からの誤り信号を定義するタグ・ビツ
ト１に対して比戦される。仮に、ＥＬＳｌ６のアドレス
されたメモリ・レジスタのビツト２０がｏであるなら、
ＥＩ．Ｃ２８から、ライン２５上の出力信号を介して、
ｈこセツトされ、それから、ケーブル２０内のラインを
介して、ＥＬＳｌ６のアドレスされたメモリ・レジスタ
のビツト位置２１− ２６内にＳＥＣｌ２からの６シン
ドローム・ビツトが記憶される。２２ビツト位置を１に
セツトするために使用されたのと同じ制御信号がまた、
制御ライン２９を介して、欠陥装置カウンタ（ｌ）ＤＣ
）３０をｌカウントだけ増加させるのに用いられる。
ン２８ａ上に低レベルのチツプ選択信号（ＣＳ）を、及
びライン２８ｂ上に高レベルの書き込みエネーブル信号
（ＷＥ）を出すとき、達成される。ライン２８ａ上のチ
ツプ選択信号は、通常高レベル（ＣＳ）に保持され、ア
ドレスされたメモリ・レジスタを選択するために低レベ
ル（ＣＳ）にスィツチされ、一方、ライン２８ｂ上の書
き込みエネーブル信号（ＷＥ）は、通常読み出し動作を
果たすため高レベル（ＷＥ）に保持され、書き込み動作
を果たすため、低レベル（ＷＥ）ＩＣスイツチされる、
ということに留意されたい。ＷＧＡ２２内の７つのアド
レス・ビツトは、単一のタグ・ビツト及び６つのシンド
ローム・ビツトを記憶することが出来るＷＧＡ２２に於
て１２８の７ビツト・メモリ・レジスタの内の１つをＥ
ＬＳｌ６から選択する。ＥＬＳｌ６のアドレスされた１
つのメモリ・レジスタのビツト２ドは、ライン２Ｔを介
して転送され、ＥＬＣ２８に於てライン１８を介して到
来するＳＥＣｌ２からの誤り信号を定義するタグ・ビツ
ト１に対して比戦される。仮に、ＥＬＳｌ６のアドレス
されたメモリ・レジスタのビツト２０がｏであるなら、
ＥＩ．Ｃ２８から、ライン２５上の出力信号を介して、
ｈこセツトされ、それから、ケーブル２０内のラインを
介して、ＥＬＳｌ６のアドレスされたメモリ・レジスタ
のビツト位置２１− ２６内にＳＥＣｌ２からの６シン
ドローム・ビツトが記憶される。２２ビツト位置を１に
セツトするために使用されたのと同じ制御信号がまた、
制御ライン２９を介して、欠陥装置カウンタ（ｌ）ＤＣ
）３０をｌカウントだけ増加させるのに用いられる。
一方、仮にビツト位置２加がすでに１（該当の４５ビツ
ト・プレーン・グループ内の欠陥ビツトがすでに報告さ
れたというこ１υとを示す）を含んでいたとすると、Ｅ
ＬＣ２８は、ＤＤＣ３Ｏを増力”させはしないし、また
ＥＬＳｌ６のアドレスされたメモリ・レジスタのビツト
位置２１− ２６内の６つのシンドローム・ビツトを記
憶しない。
ト・プレーン・グループ内の欠陥ビツトがすでに報告さ
れたというこ１υとを示す）を含んでいたとすると、Ｅ
ＬＣ２８は、ＤＤＣ３Ｏを増力”させはしないし、また
ＥＬＳｌ６のアドレスされたメモリ・レジスタのビツト
位置２１− ２６内の６つのシンドローム・ビツトを記
憶しない。
この様にして、ＳＥＣｌ２によつて、ＭＳＵＩＯ内の夫
々の訂正可能な（単一の）誤りを確認したとき、ＥＬＳ
ｌ６はＷＧＡ２２によつてアドレスされてその訂正可能
な誤りが検出された４５ビツト・プレーン・グループの
１つに訂正可能な誤りが以前に確認されていたか否かを
確認する。仮に否であると、タグ・ビツト２０は１にセ
ツトされ、ＳＥＣｌ２によつて発生されるシンドローム
・ビツト２１− ２６は、ライン２０を介して、ＥＬＳ
ｌ６のアドレスされたメモリ・レジスタ内に記憶される
。従つて、ＤＤＣ３Ｏは、（１２８のビツト・プレーン
・グループから）１つ以上の訂正可能な（単一）誤りが
検出されたビツト・プレーン・グループの総数をカウン
トし、デイスプレィ装置３２によつて表示する。第１図
のＥＩ，Ｃ２８を図解している第５図を参照されたい。
更に、ひとたび、オペレータが、ディスプレィ３２によ
つて表示される欠陥装置カウントをモニタすることによ
つて、予防的保守がＭＳＵＩＯに対して実行されるべき
であることを確認すると、誤り読み出しモードの動作が
開始される。
々の訂正可能な（単一の）誤りを確認したとき、ＥＬＳ
ｌ６はＷＧＡ２２によつてアドレスされてその訂正可能
な誤りが検出された４５ビツト・プレーン・グループの
１つに訂正可能な誤りが以前に確認されていたか否かを
確認する。仮に否であると、タグ・ビツト２０は１にセ
ツトされ、ＳＥＣｌ２によつて発生されるシンドローム
・ビツト２１− ２６は、ライン２０を介して、ＥＬＳ
ｌ６のアドレスされたメモリ・レジスタ内に記憶される
。従つて、ＤＤＣ３Ｏは、（１２８のビツト・プレーン
・グループから）１つ以上の訂正可能な（単一）誤りが
検出されたビツト・プレーン・グループの総数をカウン
トし、デイスプレィ装置３２によつて表示する。第１図
のＥＩ，Ｃ２８を図解している第５図を参照されたい。
更に、ひとたび、オペレータが、ディスプレィ３２によ
つて表示される欠陥装置カウントをモニタすることによ
つて、予防的保守がＭＳＵＩＯに対して実行されるべき
であることを確認すると、誤り読み出しモードの動作が
開始される。
この動作モードに当つて、オペレータは、普通は閉じら
れているスイツチ２１ａ，２１ｂを開き、普通は開いて
いるスィツチ２１ｃ，２１ｄを閉じる。読み出し・アド
レス・カウンタ（ＲＡＣ）３６によつてＷＧＡ２２はＥ
ＬＳｌ６のメモリ・レジスタｏをアドレスすべくセツト
され、誤り読み出し制御（ＥＲＣ）３８（ライン３８ａ
上のＣＳ信号及びライン３８ｂ上のＷＥ信号を介して）
は、ＥＩｊＳｌ６を照会し、ＥＬＳｌ６のメモリ・レジ
スタｏのビツト位置２、− ２６に記憶されるｌワード
・グループを選択する。ＥＬＳｌ６のメモリ・レジスタ
ｏのビツト位置２。に記憶されるビツトはライン３３ｂ
を介してＥＲＣ３８に与えられ、ｌかｏかをテストする
。仮にｏであると、ＲＡＣ３６は、カウント１だけ増加
され、それからＷＧＡ２２は次に続くメモリ・レジスタ
ｌをアドレスするためにセツトされる。仮に２タビツト
が１であると、ＭＳＵＩＯの分割されている１２８のメ
モリ・レジスタを特定するワード・グループの中の選択
された１つを特定するＷＧＡ２２のアドレス・ビツト２
１−２６は、ケーブル４０を介して、ディスプレイ３４
に与えられ、一方、それと同時、ＷＧＡ２２によつてア
ドレスされたＥＬＳｌ６の１つのメモリ・ルジスタのビ
ツト位置２０−２６に記憶されている誤りワードはＭＳ
ＵｌＯが分割されている１２８のワード・グループの特
定の１つの４５ビツト・プレーンの内のどれがライン３
３ａを介してディスプレイ３４に接続するかを特定する
。７ビツトのこれら２つのグループは、ＭＳＵｌＯを構
成している１２８×４５＝５７６０ビツト・プレーンの
うちのアドレスされた１つを各々が完全に特定する。
れているスイツチ２１ａ，２１ｂを開き、普通は開いて
いるスィツチ２１ｃ，２１ｄを閉じる。読み出し・アド
レス・カウンタ（ＲＡＣ）３６によつてＷＧＡ２２はＥ
ＬＳｌ６のメモリ・レジスタｏをアドレスすべくセツト
され、誤り読み出し制御（ＥＲＣ）３８（ライン３８ａ
上のＣＳ信号及びライン３８ｂ上のＷＥ信号を介して）
は、ＥＩｊＳｌ６を照会し、ＥＬＳｌ６のメモリ・レジ
スタｏのビツト位置２、− ２６に記憶されるｌワード
・グループを選択する。ＥＬＳｌ６のメモリ・レジスタ
ｏのビツト位置２。に記憶されるビツトはライン３３ｂ
を介してＥＲＣ３８に与えられ、ｌかｏかをテストする
。仮にｏであると、ＲＡＣ３６は、カウント１だけ増加
され、それからＷＧＡ２２は次に続くメモリ・レジスタ
ｌをアドレスするためにセツトされる。仮に２タビツト
が１であると、ＭＳＵＩＯの分割されている１２８のメ
モリ・レジスタを特定するワード・グループの中の選択
された１つを特定するＷＧＡ２２のアドレス・ビツト２
１−２６は、ケーブル４０を介して、ディスプレイ３４
に与えられ、一方、それと同時、ＷＧＡ２２によつてア
ドレスされたＥＬＳｌ６の１つのメモリ・ルジスタのビ
ツト位置２０−２６に記憶されている誤りワードはＭＳ
ＵｌＯが分割されている１２８のワード・グループの特
定の１つの４５ビツト・プレーンの内のどれがライン３
３ａを介してディスプレイ３４に接続するかを特定する
。７ビツトのこれら２つのグループは、ＭＳＵｌＯを構
成している１２８×４５＝５７６０ビツト・プレーンの
うちのアドレスされた１つを各々が完全に特定する。
それから、オペレータは、ディスプレイ３４によつて表
示されたこれらのデータを記録し、引続いて特定された
欠陥ビツト・プレーンを交換することにより、ＭＳＵｌ
Ｏの予防的保守を行なう。それから、オペレータは、Ｒ
ＡＣ３６をカウント１だけ増加させ、そして上記のこと
を繰り返し、ＭＳＵｌＯのメモリ・レジスタを０から１
２７に至るまで通して実行する。第１図のＥＲＣ３８の
図解については、第６図を参照されたい。誤リロギング
・モード スィツチ： ２１ａ，２１ｂ閉 ２１ｃ，２１ｄ開 スタート １ＭＳＵ１０アドレス・ビツト２８−２１６は、ライン
１５を介して、ＭＡＲｌ４へ与えられる。
示されたこれらのデータを記録し、引続いて特定された
欠陥ビツト・プレーンを交換することにより、ＭＳＵｌ
Ｏの予防的保守を行なう。それから、オペレータは、Ｒ
ＡＣ３６をカウント１だけ増加させ、そして上記のこと
を繰り返し、ＭＳＵｌＯのメモリ・レジスタを０から１
２７に至るまで通して実行する。第１図のＥＲＣ３８の
図解については、第６図を参照されたい。誤リロギング
・モード スィツチ： ２１ａ，２１ｂ閉 ２１ｃ，２１ｄ開 スタート １ＭＳＵ１０アドレス・ビツト２８−２１６は、ライン
１５を介して、ＭＡＲｌ４へ与えられる。
ＡＭＡＲｌ４のアドレス・ビツト２与−２６は、１ ラ
イン２６ａを介してＷＧＡ２２及び２ ライン２６ｂを
介してＭＳＵｌＯ へ与えられる。
イン２６ａを介してＷＧＡ２２及び２ ライン２６ｂを
介してＭＳＵｌＯ へ与えられる。
ＢＭＡＲｌ４のアドレス・ビツト２７−２１６は、１
ライン２４を介してＭＳＵｌＯ へ与えられる。
ライン２４を介してＭＳＵｌＯ へ与えられる。
２ ライン１０ａ上のＣＳは、低レベルにある。
３ ライン１０ｂ上のＷＥは、高レベルにある。
４ＳＥＣ１２は、ＭＡＲｌ４アドレス・ビツト２Ｃ−２
１６ｔζよつてアドレスされるＭＳＵｌＯの１つのメモ
リ・レジスタ内に記瞳されるデータ・ワードのチエツク
・ビツトをテストする。
１６ｔζよつてアドレスされるＭＳＵｌＯの１つのメモ
リ・レジスタ内に記瞳されるデータ・ワードのチエツク
・ビツトをテストする。
ＡＳＥＣｌ２は、アドレスされたデータ・ワードが有効
であり、誤りワードが全く 発生されていない、ということを確認し、従つて、誤り
口キング・シーケンスは完 了し、やがて別のステツプ１が生ずる。
であり、誤りワードが全く 発生されていない、ということを確認し、従つて、誤り
口キング・シーケンスは完 了し、やがて別のステツプ１が生ずる。
ＢＳＥＣｌ２は、アドレスされたデータ・ワードが有効
でないということを確認す る。
でないということを確認す る。
従つて、それは、次のものを含む誤りワードを発生する
。
。
ｌ ライン１８に与えられる誤り信号と、２ ライン２
０に与えられる６シンドロ ームビツト。
０に与えられる６シンドロ ームビツト。
５ＥＬＣ２８は、ライン１８上の誤り信号に応答してＥ
ＬＳｌ６をアドレスし、下記の信号を与えることにより
ＷＧＡ２２のアドレス・ビツト２０−２６によつてアド
レスされたメモリ・レジスタのビツト位置２０に記憶さ
れるタグ・ビツトを読み出す。
ＬＳｌ６をアドレスし、下記の信号を与えることにより
ＷＧＡ２２のアドレス・ビツト２０−２６によつてアド
レスされたメモリ・レジスタのビツト位置２０に記憶さ
れるタグ・ビツトを読み出す。
Ａ低レベルＣＳを、ライン１６ａへ、そ
して
Ｂ高レベルＷＥを、ライン１６ｂへ、
６ＥＬＣ２８は、ライン２７を介して、
ＷＧＡ２２のアドレス・ビツト２し−２６によつて選択
されるメモリ・レジスタのビツト位置２択に記憶される
タグ・ビツトをテストする。
されるメモリ・レジスタのビツト位置２択に記憶される
タグ・ビツトをテストする。
ＡＥＬＣ２８は、そのタグ・ビツトが１
であることを確認し、欠陥ビツトが
ＥＬＳｌ６の１２８のメモリ・レジスタ
のアドレスされた１つのメモリ・レジス
タにすでに記録されていたことを示し、
従つて、誤り口キング・シーケンスは完
了して、やがて別のステツプ１が生ずる。
ＢＥＬＣ２８は、そのタグ・ビツトが０
であることを確認し、欠陥ビツトが
ＥＬＳｌ６の１２８のメモリ・レジスタ
のアドレスされた１つのメモリ・レジス
タに先に記録されなかつたことを示す。
７ＥＬＣ２８は、下記の信号を与えることにより、ＥＬ
Ｓあアドレスしてライン２５を介してビツト位置２レへ
タグ・ビツトを、ライン２０を介してＥＬＳｌ６の１２
８のメモリ・レジスタのアドレスされた１つのメモリ・
レジスタのビツト位置２１−２６へ６シンドローム・ビ
ツトを書き込む。
Ｓあアドレスしてライン２５を介してビツト位置２レへ
タグ・ビツトを、ライン２０を介してＥＬＳｌ６の１２
８のメモリ・レジスタのアドレスされた１つのメモリ・
レジスタのビツト位置２１−２６へ６シンドローム・ビ
ツトを書き込む。
Ａ低レベルＣＳを、ライン１６ａへ、そ
して
Ｂ低レベルＷＥを、ライン１６ｂへ、
８ＥＬＣ２８は、下記によつてタグ・ビツトと６シンド
ローム・ビツトを、ＥＬＳ ｌ６の１２８のメモリ・レジスタのアドレスされた１つ
のメモリ・レジスタへ書き込む。
ローム・ビツトを、ＥＬＳ ｌ６の１２８のメモリ・レジスタのアドレスされた１つ
のメモリ・レジスタへ書き込む。
Ａ ライン２５上のタグ・ビツトを特定する誤り信号と
、 Ｂ ライン２０上の６シンドローム・ビツト ９ＥＬＣ２８は、ライン２９へ、欠陥装置カウントを特
定する誤り信号を与えることによつて、ＤＤＣ３Ｏを増
加させ、そしてその後、誤り口キング・シーケンスは完
了されて、やがて他のステツプ１が生ずる。
、 Ｂ ライン２０上の６シンドローム・ビツト ９ＥＬＣ２８は、ライン２９へ、欠陥装置カウントを特
定する誤り信号を与えることによつて、ＤＤＣ３Ｏを増
加させ、そしてその後、誤り口キング・シーケンスは完
了されて、やがて他のステツプ１が生ずる。
ストツプ
誤り読み出しモード
スイツチ： ２１ａ，２１ｂ開
２１ｃ，２１ｄ閉
スタート
１ＲＡＣ３６のボタン３７を介して、オペレータは、Ｒ
ＡＣ３６を全て１にセツトする。
ＡＣ３６を全て１にセツトする。
２ＥＲＣ３８のボタン３９を介して、オペレータ（ま、
ＡＲＡＣ３６をカウント１だけ増加させ（仮にＲＡＣ３
６が全て１とすると、それ等はこの動作によつて全てＯ
へセツトされる）、そして、ライン１９を介して、ＲＡ
Ｃ３６の内容をＷＧＡ２２に与えてＥＬＳｌ６のアドレ
スされたメモリ・レジスタを選択する。
ＡＲＡＣ３６をカウント１だけ増加させ（仮にＲＡＣ３
６が全て１とすると、それ等はこの動作によつて全てＯ
へセツトされる）、そして、ライン１９を介して、ＲＡ
Ｃ３６の内容をＷＧＡ２２に与えてＥＬＳｌ６のアドレ
スされたメモリ・レジスタを選択する。
ＢＥＲＣ３８は、ＥＬＳｌ６をアドレスして、下記の信
号を与えることにより、ＷＧＡ２２のアドレス・ビツト
２と−２６によつてアドレスされるメモリ・レジスタに
記憶される誤りワードを読み出す。
号を与えることにより、ＷＧＡ２２のアドレス・ビツト
２と−２６によつてアドレスされるメモリ・レジスタに
記憶される誤りワードを読み出す。
１ 低レベルＣＳを、ライン３８ａへ、それから、２高
レベルＷＥを、ライン３８ｂへ ３ＷＧＡ２２のアドレス・ビツトによつてアドレスされ
るメモリ・レジスタに記憶される誤りワードのビツト位
置２ジから読み出されるタグ・ビツトは、ライン３３ｂ
を介して、ＥＲＣ３８へ与えられる。
レベルＷＥを、ライン３８ｂへ ３ＷＧＡ２２のアドレス・ビツトによつてアドレスされ
るメモリ・レジスタに記憶される誤りワードのビツト位
置２ジから読み出されるタグ・ビツトは、ライン３３ｂ
を介して、ＥＲＣ３８へ与えられる。
４ＥＲＣ３８は、タグ・ビツトをテストする。
ＡＥＲＣ３８はタグ・ビツトがＯであることを確認し、
欠陥ビツトがＥＬＳｌ６の１２８のメモリ・レジスタの
アドレスされた１つのメモリ・レジスタに記録されなか
つたことを示し、従つてＲＡＣ３６をカウント１だけ増
加させ、ライン１９を介して、ＲＡＣ３６の内容をＷＧ
Ａ２２に与えて、ＥＬＳｌ６の次に続くメモリ・レジス
タをアドレスする。１ ステツプ２乃至４Ａは、所与の
アドレスについてのステツプ４の動作の１つが、タグ・
ビツト１を含めばステツプ４Ｂを行ない、さもなければ
ＷＧＡ２２が全て１にセツトされるまで、繰り返され、
そして ＷＧＡ２２が全て１にセツトされたとき、誤り読み出し
シーケンスは終了する。
欠陥ビツトがＥＬＳｌ６の１２８のメモリ・レジスタの
アドレスされた１つのメモリ・レジスタに記録されなか
つたことを示し、従つてＲＡＣ３６をカウント１だけ増
加させ、ライン１９を介して、ＲＡＣ３６の内容をＷＧ
Ａ２２に与えて、ＥＬＳｌ６の次に続くメモリ・レジス
タをアドレスする。１ ステツプ２乃至４Ａは、所与の
アドレスについてのステツプ４の動作の１つが、タグ・
ビツト１を含めばステツプ４Ｂを行ない、さもなければ
ＷＧＡ２２が全て１にセツトされるまで、繰り返され、
そして ＷＧＡ２２が全て１にセツトされたとき、誤り読み出し
シーケンスは終了する。
ＢＥＲＣ３８は、タグ・ビツトが１であることを確認し
て欠陥ビツトがＥＬＳｌ６の１２８のメモリ・レジスタ
のアドレスされた１つのメモリ・レジスタに記録された
ことを示す。
て欠陥ビツトがＥＬＳｌ６の１２８のメモリ・レジスタ
のアドレスされた１つのメモリ・レジスタに記録された
ことを示す。
５ＭＳＵ１０が分割されている１２８のワード・グルー
プのアドレスされた１つの特定するＷＧＡ２２のアドレ
ス・ビツト２特−２６は、ライン４０を介して、デイス
プレイ３４へ与えられ、一方、それと同時に、ＷＧＡ２
２によつてアドレスされたＥＬＳｌ６の１つのメモリ・
レジスタのビツト位置２１−２６に記憶されており、且
つＭＳＵｌＯが分割されている１２８ワード・グループ
の１つの４５ビツト・プレーンの内の１つを特定するシ
ンドローム・ビツトはライン３３ａを介してデイスプレ
イ３４に与えられる。
プのアドレスされた１つの特定するＷＧＡ２２のアドレ
ス・ビツト２特−２６は、ライン４０を介して、デイス
プレイ３４へ与えられ、一方、それと同時に、ＷＧＡ２
２によつてアドレスされたＥＬＳｌ６の１つのメモリ・
レジスタのビツト位置２１−２６に記憶されており、且
つＭＳＵｌＯが分割されている１２８ワード・グループ
の１つの４５ビツト・プレーンの内の１つを特定するシ
ンドローム・ビツトはライン３３ａを介してデイスプレ
イ３４に与えられる。
夫々７ビツト及び６ビツトの、これら２つのグループの
各々は、ＭＳＵｌＯを構成している１２８×４５＝５７
６０ビツト・プレーンのアドレスされた１つを完全に特
定する。
各々は、ＭＳＵｌＯを構成している１２８×４５＝５７
６０ビツト・プレーンのアドレスされた１つを完全に特
定する。
オペレータは、ボタン３５を介して、これらのアドレス
ビツトと誤りワードとを、ディスプレイ３４上に表示す
る。６ オペレータは、ディスプレイ３４によつて表示
されたデータを記録し、特定された欠陥ビツトプレーン
の置換によつて、ＭＳＵＩＯの次の予防的保守を行なう
。
ビツトと誤りワードとを、ディスプレイ３４上に表示す
る。６ オペレータは、ディスプレイ３４によつて表示
されたデータを記録し、特定された欠陥ビツトプレーン
の置換によつて、ＭＳＵＩＯの次の予防的保守を行なう
。
７ オペレータは、ステツプ２に戻り、ボタン３９を介
してカウント１だけＲＡＣ３６を増加させ、ステツプ２
−５を、ＲＡＣ３６が全て１を含むまで繰り返し、そし
てＲＡＣ３６が全て１を含むとき、誤り読み出しモード
は完了する。
してカウント１だけＲＡＣ３６を増加させ、ステツプ２
−５を、ＲＡＣ３６が全て１を含むまで繰り返し、そし
てＲＡＣ３６が全て１を含むとき、誤り読み出しモード
は完了する。
ストツプＭＳＵＩＯのような、半導体メモリ内の誤り訂
正に関する主目的は、欠陥半導体記憶装置或いはビツト
の許容公差を与えることである。
正に関する主目的は、欠陥半導体記憶装置或いはビツト
の許容公差を与えることである。
更に、ＥＬＳｌ６内の誤り口キングの主目的は、訂正不
可能な二重誤りが生じ得る点まで、欠陥装置の数が増加
した時にそれを示しそのような訂正不可能な二重誤りが
生ずることが（統計的に）予測される時より前に、予防
的保守が半導体メモリ（ＭＳＵ）に関して実行され得る
ようにすることである。
可能な二重誤りが生じ得る点まで、欠陥装置の数が増加
した時にそれを示しそのような訂正不可能な二重誤りが
生ずることが（統計的に）予測される時より前に、予防
的保守が半導体メモリ（ＭＳＵ）に関して実行され得る
ようにすることである。
第１図の実施例に於て、ＥＬＳｌ６内での誤り口キング
は、ＤＤＣ３Ｏとディスプレィ３２とデイスプレイ３４
、最後の予防的保守以後に生じた訂正可能な（単一）誤
りの数及び１ワード・グループ中の１ビツト・プレーン
によつて特定される交換可能なコンポーネントのレベル
で、これらの訂正可能な誤りの特定の位置、によつて機
械オペレータに情報を提供する。この様にして、第１図
により例示された如く、誤り口キングの方法は、機械オ
ペレータが、検出された訂正可能な誤りの数を継続的に
モニタし、１０２４ビツトの交換ＬＳＩビツト・ブレー
ンの如き、どの交換可能なコンポーネントに於いて訂正
可能な誤りが発生したかを確認し、そして、ＭＳＵＩＯ
内で訂正不可能な二重誤りの発生が予期される前に予防
的保守を計画的に実行することを可能にする。本発明は
、以下の如く実施される。１ 各々が複数のビツトを含
む複数のビツト・プレンで構成され、各ビツト・ブレー
ンがその中に欠陥ビツトを検出した際に交換される交換
可能なコンポーネントになつているメモリ・システムに
於て計画的に予防的保守を行なうための手順であつて、
複数のメモリ・レジスタを含む誤り口キング記憶装置を
配置すること、各ビツト・プレーンに欠陥ビツトを検出
したとき、欠陥ビツトが検出された欠陥ビツト・プレー
ンと関連する単一タグ・ビツトを含む誤りワードを発生
すること、発生された誤りワードが関連する欠陥ビツト
・プレーンと関連するメモリ・レジスタのタグ・ビツト
位置に記憶されたビツトをテストすること、前記テスト
が、前記ビツト・プレーンの内の関連する１つのビツト
プレーンに欠陥ビツトが以前に検出されなかつたことを
示すときのみ、前記誤り口キング記憶装置の前記メモリ
・レジスタの１つに、前記発生された誤りワードを記憶
すること、前記テストが、前記ビツト・プレーンの内の
関連する１つのビツト・プレーンに欠陥ビツトが以前に
検出されなかつたことを示すときのみ、欠陥装置カウン
トを発生すること、前記欠陥装置カウントの夫々の発生
の際にのみ、欠陥装置カウンタを増加すること、モニタ
された欠陥装置カウントが予じめ定められた値に達する
まで、前記欠陥装置カウンタをモニタすること、夫々の
前記メモリ・レジスタの夫々のタグ・ビツト位置に記憶
されたビツトをテストすること、前記テストが、前記メ
モリ・レジスタの内の関連する１つのメモリ・レジスタ
に以前に記憶されていたことを示すときにのみ、前記メ
モリ・レジスタの夫々に記憶された誤りワードを読み出
すこと、前記読み出された誤りワードをモニタすること
、前記読み出された誤りワードと、関連する欠陥ビツト
・ブレーンとを記録すること、前記欠陥ビツト・プレー
ンを非欠陥ビツト・プレーンに交換することによつて、
前記メモリ・システムの予防的保守を提供すること、を
含む半導体記憶装置に於ける予防的保守を計画的に行な
う方法。
は、ＤＤＣ３Ｏとディスプレィ３２とデイスプレイ３４
、最後の予防的保守以後に生じた訂正可能な（単一）誤
りの数及び１ワード・グループ中の１ビツト・プレーン
によつて特定される交換可能なコンポーネントのレベル
で、これらの訂正可能な誤りの特定の位置、によつて機
械オペレータに情報を提供する。この様にして、第１図
により例示された如く、誤り口キングの方法は、機械オ
ペレータが、検出された訂正可能な誤りの数を継続的に
モニタし、１０２４ビツトの交換ＬＳＩビツト・ブレー
ンの如き、どの交換可能なコンポーネントに於いて訂正
可能な誤りが発生したかを確認し、そして、ＭＳＵＩＯ
内で訂正不可能な二重誤りの発生が予期される前に予防
的保守を計画的に実行することを可能にする。本発明は
、以下の如く実施される。１ 各々が複数のビツトを含
む複数のビツト・プレンで構成され、各ビツト・ブレー
ンがその中に欠陥ビツトを検出した際に交換される交換
可能なコンポーネントになつているメモリ・システムに
於て計画的に予防的保守を行なうための手順であつて、
複数のメモリ・レジスタを含む誤り口キング記憶装置を
配置すること、各ビツト・プレーンに欠陥ビツトを検出
したとき、欠陥ビツトが検出された欠陥ビツト・プレー
ンと関連する単一タグ・ビツトを含む誤りワードを発生
すること、発生された誤りワードが関連する欠陥ビツト
・プレーンと関連するメモリ・レジスタのタグ・ビツト
位置に記憶されたビツトをテストすること、前記テスト
が、前記ビツト・プレーンの内の関連する１つのビツト
プレーンに欠陥ビツトが以前に検出されなかつたことを
示すときのみ、前記誤り口キング記憶装置の前記メモリ
・レジスタの１つに、前記発生された誤りワードを記憶
すること、前記テストが、前記ビツト・プレーンの内の
関連する１つのビツト・プレーンに欠陥ビツトが以前に
検出されなかつたことを示すときのみ、欠陥装置カウン
トを発生すること、前記欠陥装置カウントの夫々の発生
の際にのみ、欠陥装置カウンタを増加すること、モニタ
された欠陥装置カウントが予じめ定められた値に達する
まで、前記欠陥装置カウンタをモニタすること、夫々の
前記メモリ・レジスタの夫々のタグ・ビツト位置に記憶
されたビツトをテストすること、前記テストが、前記メ
モリ・レジスタの内の関連する１つのメモリ・レジスタ
に以前に記憶されていたことを示すときにのみ、前記メ
モリ・レジスタの夫々に記憶された誤りワードを読み出
すこと、前記読み出された誤りワードをモニタすること
、前記読み出された誤りワードと、関連する欠陥ビツト
・ブレーンとを記録すること、前記欠陥ビツト・プレー
ンを非欠陥ビツト・プレーンに交換することによつて、
前記メモリ・システムの予防的保守を提供すること、を
含む半導体記憶装置に於ける予防的保守を計画的に行な
う方法。
２Ｂ箇のビツトでｌビツト・プレーンが構成され、Ｎ箇
のビツト・プレーンで１ワード・グループが構成され、
全体でＭ箇のワード・グループを記憶するよう購成され
ており、読出しにあたつて訂正可能な誤りを生ずる欠陥
ビツトを検出した際に、各ビツト・プレーンが交換可能
なコンポーネンＨこなつている単一誤り訂正メモリ・シ
ステムに於て、予防的保守を計画的に実行する手順であ
つて、Ｍ箇のメモリ・レジスタで構成され、各メモリ・
レジスタが前記Ｍ箇のワード・グループの関連する異る
１つのワード・グループのみを表わすよう割当てられて
いる、誤り口キング記憶装置を配置すること、訂正可能
な誤りの検出の際にＭ箇のワード・グループの内、その
誤りが検出された１つのワード・グルーブに関連する誤
りワードを発生し、その発生された誤りワードは単一の
タグ・ビツトと１群のシンドローム・ビツトとを含み、
前記タグ・ビツトは訂正可能な誤りが、前記シンドロー
ム・ビツトによつて特定されるＮ箇のビツトプレーンの
１つに於て、前記Ｍ箇のワード・グループの１つに発生
したことを示し、Ｍ箇のワード・グループの内、発生さ
れた前記誤りワードが関連する１つのワード・グループ
に割当てられたＭ箇のメモリ・レジスタの内の１つに於
けるタグ・ビツト位置に記憶されたタグ・ビツトをテス
トすること、前記テストの結果、前記訂正可能な誤りが
前記Ｍ箇のワード・グループの関連する１つ内で以前に
生じなかつたことを示したときにのみ前記Ｍ箇のメモリ
・レジスタの内の、その関連する１つのメモリ・レジス
タに、前記発生された誤りワードを記憶すること、前記
テストの結果、訂正可能な誤りが前記Ｍ箇のワード・グ
ループの内の関連する１つ内で以前に生じなかつたこと
を示したときにのみ、欠陥装置カウントを発生すること
、前記欠陥装置カウントを発生する毎に、欠陥装置カウ
ンタを増分すること、欠陥装置カウントが予じめ定めら
れた値に達する迄、前記欠陥装置カウンタをモニタする
こと、前記Ｍ箇のメモリ・レジスタの各々のタグ・ビツ
ト位置に記憶されたビツトを逐次的にテストすること、
前記テストの結果、訂正再能な誤りが前記Ｍ箇のワード
・グループの関連する１つ内で以前に発生したことを示
したときにのみ、前記Ｍ箇のメモリ・レジスタの各々に
記憶されたシンドローム・ビツトを逐次的に読み出すこ
と、前記読み出されたシンドローム・ビツトをモニタす
ること、前記読みｍされたシンドローム・ビツトと、前
記Ｍ箇のワード・グループの内の前記シンドローム・ビ
ツＨこよつて特定された欠陥ビツトが存在する１つのビ
ツト・プレーンを含む１つのワード・グルーブとを記録
すること、前記欠陥ビツト・プレーンを非欠陥ビツトプ
レーンに交換することによつて、前記メモリ・システム
の予防的保守を行なうこと、を含む半導体記憶装置に於
ける予防的保守を計画的に行なう方法。
のビツト・プレーンで１ワード・グループが構成され、
全体でＭ箇のワード・グループを記憶するよう購成され
ており、読出しにあたつて訂正可能な誤りを生ずる欠陥
ビツトを検出した際に、各ビツト・プレーンが交換可能
なコンポーネンＨこなつている単一誤り訂正メモリ・シ
ステムに於て、予防的保守を計画的に実行する手順であ
つて、Ｍ箇のメモリ・レジスタで構成され、各メモリ・
レジスタが前記Ｍ箇のワード・グループの関連する異る
１つのワード・グループのみを表わすよう割当てられて
いる、誤り口キング記憶装置を配置すること、訂正可能
な誤りの検出の際にＭ箇のワード・グループの内、その
誤りが検出された１つのワード・グルーブに関連する誤
りワードを発生し、その発生された誤りワードは単一の
タグ・ビツトと１群のシンドローム・ビツトとを含み、
前記タグ・ビツトは訂正可能な誤りが、前記シンドロー
ム・ビツトによつて特定されるＮ箇のビツトプレーンの
１つに於て、前記Ｍ箇のワード・グループの１つに発生
したことを示し、Ｍ箇のワード・グループの内、発生さ
れた前記誤りワードが関連する１つのワード・グループ
に割当てられたＭ箇のメモリ・レジスタの内の１つに於
けるタグ・ビツト位置に記憶されたタグ・ビツトをテス
トすること、前記テストの結果、前記訂正可能な誤りが
前記Ｍ箇のワード・グループの関連する１つ内で以前に
生じなかつたことを示したときにのみ前記Ｍ箇のメモリ
・レジスタの内の、その関連する１つのメモリ・レジス
タに、前記発生された誤りワードを記憶すること、前記
テストの結果、訂正可能な誤りが前記Ｍ箇のワード・グ
ループの内の関連する１つ内で以前に生じなかつたこと
を示したときにのみ、欠陥装置カウントを発生すること
、前記欠陥装置カウントを発生する毎に、欠陥装置カウ
ンタを増分すること、欠陥装置カウントが予じめ定めら
れた値に達する迄、前記欠陥装置カウンタをモニタする
こと、前記Ｍ箇のメモリ・レジスタの各々のタグ・ビツ
ト位置に記憶されたビツトを逐次的にテストすること、
前記テストの結果、訂正再能な誤りが前記Ｍ箇のワード
・グループの関連する１つ内で以前に発生したことを示
したときにのみ、前記Ｍ箇のメモリ・レジスタの各々に
記憶されたシンドローム・ビツトを逐次的に読み出すこ
と、前記読み出されたシンドローム・ビツトをモニタす
ること、前記読みｍされたシンドローム・ビツトと、前
記Ｍ箇のワード・グループの内の前記シンドローム・ビ
ツＨこよつて特定された欠陥ビツトが存在する１つのビ
ツト・プレーンを含む１つのワード・グルーブとを記録
すること、前記欠陥ビツト・プレーンを非欠陥ビツトプ
レーンに交換することによつて、前記メモリ・システム
の予防的保守を行なうこと、を含む半導体記憶装置に於
ける予防的保守を計画的に行なう方法。
４Ｂ箇のビツトでｌビツト・プレーンが構成され、Ｎ箇
のビツト・プレーンでｌワードが構成され、全体でＭ箇
のワード・グループを記憶するよう構成されており、読
出しにあたつて訂正可能な誤りを生ずる欠陥ビツトを検
出した際に、各ビツト・ブレーンが交換可能なコンポー
ネンＮこなつている単一誤り訂正メモリ・システムに於
て、予防的保守を計画的に実行する手順であつて、Ｍ箇
のメモリ・レジスタで構成され、各メモリ・レジスタが
Ｍ箇のワード・グループの関連する異なつた１つのフー
ド・グループのみを表わすよう割当てられている誤り口
キング記憶装置を配置すること、各々の訂正可能な誤り
の発生の際に、訂正可能な誤りが検出されたＭ箇のワー
ド・グループの内の１つのワード・グループと関連する
誤りワードを発生し、その発生された誤りワードは単一
のタグ・ビツトと一群のシンドローム・ビツトとを含み
、前記タグ・ビツトに訂正可能な誤りが前記一群のシン
ドローム・ビツトによつて特定される上記ワード・グル
ープのＮ箇のビツトプレーンの１つに於て上記Ｍ箇のワ
ード・グルーブの内の１つに発生したことを示し、Ｍ箇
のワード・グループの内の前記発生された誤りワードが
関連している１つのワード・グループに割当てられた、
Ｍ箇のメモリ・レジスタの内の１つに於けるタグ・ビツ
ト位置に記憶されたタグ・ビツトをテストすること、前
記テストの結果、前記訂正可能な誤りが前記Ｍ箇のワー
ド・グループの内の関連した１つに訂正可能な誤りが以
前に生じなかつたことを示したときにのみ、上記Ｍ箇の
メモリ・レジスタの内の関連した１つのメモリ・レジス
タに上記一群のシンドローム・ビツトを記憶し、前記テ
ストの結果、上記Ｍ箇のワード・グループの内の関連し
た１つのワード・グループに於て以前に訂正可能な誤り
が発生しなかつたことを示したときにのみ欠陥装置カウ
ントを発生すること、前記欠陥装置カウントの発生があ
つたときにのみ、欠陥装置カウンタを増加すること、前
記欠陥装置カウントが予じめ定められた値に達するまで
、前記欠陥装置カウンタをモニタすること、前記Ｍ箇の
メモリ・レジスタの各々のタグ．ビツト位置に記憶され
ているビツトを逐次的にテストすること、前記テストの
結果、前記Ｍ箇のワード・グループの関連する１つのワ
ード・グループに訂正可能な誤りが以前に発生していた
ことを示すときにのみ、前記Ｍ箇のメモリ・レジスタの
各々に記憶されているシンドローム・ビツトを逐次的に
読み出すこと、前記読み出されたシンドローム・ビツト
をモニタすること、前記読み出されたシンドローム・ビ
ツトと、前記シンドローム・ビツトにより特定された欠
陥ビツトが存在する１つのビツト・プレーンが探し出さ
れたＭ箇のワード・グループの内の１つのワード・グル
ープとを記録し、前記欠陥ビツト・プレーンを非欠陥ビ
ツト・プレーンで交換することにより、前記メモリ・シ
ステムの予防的保守を行なうこと、を含む半導体記憶装
置に於ける予防的保守を計画的に行なう方法。
のビツト・プレーンでｌワードが構成され、全体でＭ箇
のワード・グループを記憶するよう構成されており、読
出しにあたつて訂正可能な誤りを生ずる欠陥ビツトを検
出した際に、各ビツト・ブレーンが交換可能なコンポー
ネンＮこなつている単一誤り訂正メモリ・システムに於
て、予防的保守を計画的に実行する手順であつて、Ｍ箇
のメモリ・レジスタで構成され、各メモリ・レジスタが
Ｍ箇のワード・グループの関連する異なつた１つのフー
ド・グループのみを表わすよう割当てられている誤り口
キング記憶装置を配置すること、各々の訂正可能な誤り
の発生の際に、訂正可能な誤りが検出されたＭ箇のワー
ド・グループの内の１つのワード・グループと関連する
誤りワードを発生し、その発生された誤りワードは単一
のタグ・ビツトと一群のシンドローム・ビツトとを含み
、前記タグ・ビツトに訂正可能な誤りが前記一群のシン
ドローム・ビツトによつて特定される上記ワード・グル
ープのＮ箇のビツトプレーンの１つに於て上記Ｍ箇のワ
ード・グルーブの内の１つに発生したことを示し、Ｍ箇
のワード・グループの内の前記発生された誤りワードが
関連している１つのワード・グループに割当てられた、
Ｍ箇のメモリ・レジスタの内の１つに於けるタグ・ビツ
ト位置に記憶されたタグ・ビツトをテストすること、前
記テストの結果、前記訂正可能な誤りが前記Ｍ箇のワー
ド・グループの内の関連した１つに訂正可能な誤りが以
前に生じなかつたことを示したときにのみ、上記Ｍ箇の
メモリ・レジスタの内の関連した１つのメモリ・レジス
タに上記一群のシンドローム・ビツトを記憶し、前記テ
ストの結果、上記Ｍ箇のワード・グループの内の関連し
た１つのワード・グループに於て以前に訂正可能な誤り
が発生しなかつたことを示したときにのみ欠陥装置カウ
ントを発生すること、前記欠陥装置カウントの発生があ
つたときにのみ、欠陥装置カウンタを増加すること、前
記欠陥装置カウントが予じめ定められた値に達するまで
、前記欠陥装置カウンタをモニタすること、前記Ｍ箇の
メモリ・レジスタの各々のタグ．ビツト位置に記憶され
ているビツトを逐次的にテストすること、前記テストの
結果、前記Ｍ箇のワード・グループの関連する１つのワ
ード・グループに訂正可能な誤りが以前に発生していた
ことを示すときにのみ、前記Ｍ箇のメモリ・レジスタの
各々に記憶されているシンドローム・ビツトを逐次的に
読み出すこと、前記読み出されたシンドローム・ビツト
をモニタすること、前記読み出されたシンドローム・ビ
ツトと、前記シンドローム・ビツトにより特定された欠
陥ビツトが存在する１つのビツト・プレーンが探し出さ
れたＭ箇のワード・グループの内の１つのワード・グル
ープとを記録し、前記欠陥ビツト・プレーンを非欠陥ビ
ツト・プレーンで交換することにより、前記メモリ・シ
ステムの予防的保守を行なうこと、を含む半導体記憶装
置に於ける予防的保守を計画的に行なう方法。
４ 各ビツト・プレーン当りＢ箇のビツトを有し、各ワ
ード・グループ当りＮ箇のビツト・プレーンを有し、全
体でＭ箇のワード・グループを記憶するよう構成されて
おり、各ビツト・プレーンは、読出しの際に訂正可能な
娯りを与える欠陥ビツト検出したとき交換可能なコンポ
ーネントになつているＬＳＩ半導体メモリ・システムと
、前記メモリ・システムに接続されており、Ｍ箇のワー
ド・グループの内の訂正可能な誤りが検出された１つの
ワード・グループに関連して１つのタグ・ビツトと一群
のシンドローム・ビツトとを有する誤りワードを発生し
、前記一群のシンドローム・ビツトによつて特定された
１つのビツト・プレーンに於て、訂正可能な誤りがＭ箇
のワード・グループの内の上記１つのワード・グループ
に生じたことを上記タグ・ビツトが示すようになつてい
る単一誤り訂正回路と、を有するデータ処理システムに
於て、Ｍ箇のメモリ・レジスタを有し、各メモリ・レジ
スタが前記Ｍ箇のワード・グループの内の異なつた１つ
のワード・グループのみを表わすよう割当てられている
誤り口キング記憶装置と、前記単一誤り訂正回路と、前
記誤り口キング記憶装置と６こ応答可能に接続されてお
り、Ｍ箇のワード・グループの内の発生された誤りワー
ドが関連している１つのワード・グループに割当てられ
たＭ箇のメモリ・レジスタの内の１つに於けるタグ・ビ
ツト位置に記憶されているビツトをテストし、そのテス
トの結果、上記Ｍ箇のメモリ・レジスタの内の関連した
１つに一群のシンドローム・ビツトが以前に記憶されて
いなかつたことを示したときにのみ欠陥装置カウントを
発生する誤り口キング制御手段と、を有し、前記誤リロ
ギング制御手段は、前記テストの結果、前記Ｍ箇のメモ
リ・レジスタの関連した１つに一群のシンドローム・ビ
ツトが以前に記憶されなかつたことを示したときにのみ
、上記単一誤り訂正回路から上記誤り口キング記憶装置
に上記一群のシンドローム・ビツトを送つて、上記誤り
口キング記憶装置のＭ箇のメモリ・レジスタの内の関連
した１つに上記一群のシンドローム・ビツトを記憶させ
、前記誤り口キング制御手段ｌこ応答可能に接続されて
おり、上記欠陥装置カウントの各々が発生されたときに
のみ、そのカウントを増分させる欠陥装置カウンタ手段
と、前記欠陥装置カウンタ手段擾こ応答可能番こ接続さ
れて、上記欠陥装置カウントをモニタする欠陥装置カウ
ント・ディスプレイ手段と、前記誤リロギング記憶装置
に接続されて前記Ｍ箇のメモリ・レジスタのタグ・ビツ
ト位置に記憶されたビツトをテストする誤り読出し制御
手段と、を有し、前記誤り読出し制御手段は、前記テス
トの結果、一群のシンドローム・ビツトが関連するメモ
リ・レジスタに記憶されていることを示したときにのみ
、上記テストされたビツトに関連している前記誤り口キ
ング記憶装置の前記Ｍ箇のメモリ・レジスタの内の１つ
に記憶された前記一群のシンドローム・ビツトを読出し
、前記誤リロギング記憶装置に応答可能に接続されてお
り、前記一群のシンドローム・ビツトをデイスプレイす
るビツト・プレーン特定ディスプレイ手段と、を有する
ＬＳｌ半導体メモリの予防的保守を計画的に行なうデー
タ処理システム。
ード・グループ当りＮ箇のビツト・プレーンを有し、全
体でＭ箇のワード・グループを記憶するよう構成されて
おり、各ビツト・プレーンは、読出しの際に訂正可能な
娯りを与える欠陥ビツト検出したとき交換可能なコンポ
ーネントになつているＬＳＩ半導体メモリ・システムと
、前記メモリ・システムに接続されており、Ｍ箇のワー
ド・グループの内の訂正可能な誤りが検出された１つの
ワード・グループに関連して１つのタグ・ビツトと一群
のシンドローム・ビツトとを有する誤りワードを発生し
、前記一群のシンドローム・ビツトによつて特定された
１つのビツト・プレーンに於て、訂正可能な誤りがＭ箇
のワード・グループの内の上記１つのワード・グループ
に生じたことを上記タグ・ビツトが示すようになつてい
る単一誤り訂正回路と、を有するデータ処理システムに
於て、Ｍ箇のメモリ・レジスタを有し、各メモリ・レジ
スタが前記Ｍ箇のワード・グループの内の異なつた１つ
のワード・グループのみを表わすよう割当てられている
誤り口キング記憶装置と、前記単一誤り訂正回路と、前
記誤り口キング記憶装置と６こ応答可能に接続されてお
り、Ｍ箇のワード・グループの内の発生された誤りワー
ドが関連している１つのワード・グループに割当てられ
たＭ箇のメモリ・レジスタの内の１つに於けるタグ・ビ
ツト位置に記憶されているビツトをテストし、そのテス
トの結果、上記Ｍ箇のメモリ・レジスタの内の関連した
１つに一群のシンドローム・ビツトが以前に記憶されて
いなかつたことを示したときにのみ欠陥装置カウントを
発生する誤り口キング制御手段と、を有し、前記誤リロ
ギング制御手段は、前記テストの結果、前記Ｍ箇のメモ
リ・レジスタの関連した１つに一群のシンドローム・ビ
ツトが以前に記憶されなかつたことを示したときにのみ
、上記単一誤り訂正回路から上記誤り口キング記憶装置
に上記一群のシンドローム・ビツトを送つて、上記誤り
口キング記憶装置のＭ箇のメモリ・レジスタの内の関連
した１つに上記一群のシンドローム・ビツトを記憶させ
、前記誤り口キング制御手段ｌこ応答可能に接続されて
おり、上記欠陥装置カウントの各々が発生されたときに
のみ、そのカウントを増分させる欠陥装置カウンタ手段
と、前記欠陥装置カウンタ手段擾こ応答可能番こ接続さ
れて、上記欠陥装置カウントをモニタする欠陥装置カウ
ント・ディスプレイ手段と、前記誤リロギング記憶装置
に接続されて前記Ｍ箇のメモリ・レジスタのタグ・ビツ
ト位置に記憶されたビツトをテストする誤り読出し制御
手段と、を有し、前記誤り読出し制御手段は、前記テス
トの結果、一群のシンドローム・ビツトが関連するメモ
リ・レジスタに記憶されていることを示したときにのみ
、上記テストされたビツトに関連している前記誤り口キ
ング記憶装置の前記Ｍ箇のメモリ・レジスタの内の１つ
に記憶された前記一群のシンドローム・ビツトを読出し
、前記誤リロギング記憶装置に応答可能に接続されてお
り、前記一群のシンドローム・ビツトをデイスプレイす
るビツト・プレーン特定ディスプレイ手段と、を有する
ＬＳｌ半導体メモリの予防的保守を計画的に行なうデー
タ処理システム。
５ 各ビツト・プレーン当りＢ箇のビツトを有し、各ワ
ード・グループ当りＮ箇のビツト・プレーンを有し、全
体でＭ箇のワード・グループを記憶するよう構成されて
おり、各ビツト・プレーンは読出しの際に訂正可能な誤
りを与える欠陥ビツトを検出したとき交換できるコンポ
ーネントになつているＬＳｌ半導体メモリ・システムと
、前記メモリ・システムに接続されており、前記Ｍ箇の
ワード・グ）レープの内訂正可能な誤りが検出された１
つのワード・グループに関連して１つのタグ・ビツトと
一群のシンドローム・ビツトとを含む誤りワードを発生
し、前記シンドローム・ビツトによつて特定された１つ
のビツト・プレーンｌこ於て、訂正可能な誤りがＭ箇の
ワード・グループの内の前記１つのワード・グループに
生じたことを上記タグ・ビツトが示すようになつている
単一誤り訂正回路とを有するデータ処理システムに於て
、Ｍ箇のメモリ・レジスタを有し、それら各メモリ・レ
ジスタが前記Ｍ箇のワード・グループの内の異なつた１
つのワード・グループのみを表わすよう割当てられてい
る誤リロギング記憶装置と、前記単一誤り訂正回路と前
記誤り口キング記憶装置とに応答可能に接続されており
、前記発生された誤りワードが関連している上記Ｍ箇の
ワード・グループの内の１つのワード・グループに割当
てられているＭ箇のメモリ・レジスタの内の１つのタグ
・ビツト位置に記憶されたビツトをテストし、そのテス
トの結果、前記Ｍ箇のメモリ・レジスタの関連した１つ
のメモリ・レジスタに一群のシンドローム・ビツトが以
前に記憶されたことを示すときにのみ、欠陥装置カウン
トを発生する誤り口キング制御手段と、を有し、前記誤
り口キング制御手段は、前記一群のシンドローム・ビツ
トを前記単一誤り訂正回路から前記誤り口キング記憶装
置に送り、前記テストの結果、前記Ｍ箇のメモリ・レジ
スタの内の関連した１つに一群のシンドローム・ビツト
が以前に記憶されなかつたことを示したときにのみ、上
記誤リロギング記憶装置の上記Ｍ箇のメモリ・レジスタ
の内の関連した１つに上記の送られた一群のシンドロー
ム・ビツトを記憶し、前記誤リロギング制御手段香こ応
答可能に接続されており、前記欠陥装置カウントの各々
が発生したときにのみそのカウントを増分する欠陥装置
カウンタ手段と、前記欠陥装置カウンタ手段に応答可能
に接続されており、前記欠陥装置カウントをモニタする
欠陥装置カウント・デイスプレィ手段と、前記誤り口キ
ング記憶装置に接続されており、前記Ｍ箇のメモリ・レ
ジスタの各々のタグ・ビツト位置に記憶されたビツトを
逐次的にテストする誤り読み出し制御手段と、を有し、
前記誤り読出し制御手段は、前記テストの結果、一群の
シンドローム・ビツトが前記関連する１つのメモリ・レ
ジスタに記憶されていることを示すときにのみ、前記テ
ストされたビツトに関連する前記誤リロギング記憶装置
のＭ箇のメモリ・レジスタの内の１つに記憶された一群
のシンドローム・ビツトを読出し、前記誤リロギング記
憶装置に応答可能に接続されて前記一群のシンドローム
・ビツトを表示するビツトプレーン特定デイスブレイ手
段と、を有するＬＳｌ半導体メモリの予防的保守を計画
的に行なうデータ処理システム。
ード・グループ当りＮ箇のビツト・プレーンを有し、全
体でＭ箇のワード・グループを記憶するよう構成されて
おり、各ビツト・プレーンは読出しの際に訂正可能な誤
りを与える欠陥ビツトを検出したとき交換できるコンポ
ーネントになつているＬＳｌ半導体メモリ・システムと
、前記メモリ・システムに接続されており、前記Ｍ箇の
ワード・グ）レープの内訂正可能な誤りが検出された１
つのワード・グループに関連して１つのタグ・ビツトと
一群のシンドローム・ビツトとを含む誤りワードを発生
し、前記シンドローム・ビツトによつて特定された１つ
のビツト・プレーンｌこ於て、訂正可能な誤りがＭ箇の
ワード・グループの内の前記１つのワード・グループに
生じたことを上記タグ・ビツトが示すようになつている
単一誤り訂正回路とを有するデータ処理システムに於て
、Ｍ箇のメモリ・レジスタを有し、それら各メモリ・レ
ジスタが前記Ｍ箇のワード・グループの内の異なつた１
つのワード・グループのみを表わすよう割当てられてい
る誤リロギング記憶装置と、前記単一誤り訂正回路と前
記誤り口キング記憶装置とに応答可能に接続されており
、前記発生された誤りワードが関連している上記Ｍ箇の
ワード・グループの内の１つのワード・グループに割当
てられているＭ箇のメモリ・レジスタの内の１つのタグ
・ビツト位置に記憶されたビツトをテストし、そのテス
トの結果、前記Ｍ箇のメモリ・レジスタの関連した１つ
のメモリ・レジスタに一群のシンドローム・ビツトが以
前に記憶されたことを示すときにのみ、欠陥装置カウン
トを発生する誤り口キング制御手段と、を有し、前記誤
り口キング制御手段は、前記一群のシンドローム・ビツ
トを前記単一誤り訂正回路から前記誤り口キング記憶装
置に送り、前記テストの結果、前記Ｍ箇のメモリ・レジ
スタの内の関連した１つに一群のシンドローム・ビツト
が以前に記憶されなかつたことを示したときにのみ、上
記誤リロギング記憶装置の上記Ｍ箇のメモリ・レジスタ
の内の関連した１つに上記の送られた一群のシンドロー
ム・ビツトを記憶し、前記誤リロギング制御手段香こ応
答可能に接続されており、前記欠陥装置カウントの各々
が発生したときにのみそのカウントを増分する欠陥装置
カウンタ手段と、前記欠陥装置カウンタ手段に応答可能
に接続されており、前記欠陥装置カウントをモニタする
欠陥装置カウント・デイスプレィ手段と、前記誤り口キ
ング記憶装置に接続されており、前記Ｍ箇のメモリ・レ
ジスタの各々のタグ・ビツト位置に記憶されたビツトを
逐次的にテストする誤り読み出し制御手段と、を有し、
前記誤り読出し制御手段は、前記テストの結果、一群の
シンドローム・ビツトが前記関連する１つのメモリ・レ
ジスタに記憶されていることを示すときにのみ、前記テ
ストされたビツトに関連する前記誤リロギング記憶装置
のＭ箇のメモリ・レジスタの内の１つに記憶された一群
のシンドローム・ビツトを読出し、前記誤リロギング記
憶装置に応答可能に接続されて前記一群のシンドローム
・ビツトを表示するビツトプレーン特定デイスブレイ手
段と、を有するＬＳｌ半導体メモリの予防的保守を計画
的に行なうデータ処理システム。
第１図は、本発明を組み込んだメモリ・システムの説明
図、第２図は、交換可能な１０２４ビツト・プレーンが
第１図のＭＳＵに形成される態様の説明図、第３図は、
第１図のＭＳＵ内に１ワ一ドをアドレスするのに使用さ
れるアドレス・ワードのフオーマツトの説明図、第４図
は、第１図のＥＬＳｆζ記憶されるタグ・ビツトとシン
ドローム・ビツトのフオーマツトの説明図、第５図は、
第１図のＥＬＳの説明図、第６図は、第１図のＥＲＣの
説明図である。 符号説明、１０：主記憶ユニツト、１２：単一誤り訂正
回路（ＳＥＣ）、１４：メモリ・アドレス・レジスタ（
ＭＡＲ）、１６：誤り口キング記憶装置（ＥＬＳ）、２
２：ワード・グループ・アドレス・レジスタ（ＷＧＡ）
、２８：誤リロギング制御（ＥＬＣ）、３０：欠陥装置
カウンタ（ＤＤＣ）、３２，３４：デイスプレイ、３６
：読み出し・アドレス・カウンタ（ＲＡＣ）、３８：誤
り読み出し制御（ＥＲＣ）。
図、第２図は、交換可能な１０２４ビツト・プレーンが
第１図のＭＳＵに形成される態様の説明図、第３図は、
第１図のＭＳＵ内に１ワ一ドをアドレスするのに使用さ
れるアドレス・ワードのフオーマツトの説明図、第４図
は、第１図のＥＬＳｆζ記憶されるタグ・ビツトとシン
ドローム・ビツトのフオーマツトの説明図、第５図は、
第１図のＥＬＳの説明図、第６図は、第１図のＥＲＣの
説明図である。 符号説明、１０：主記憶ユニツト、１２：単一誤り訂正
回路（ＳＥＣ）、１４：メモリ・アドレス・レジスタ（
ＭＡＲ）、１６：誤り口キング記憶装置（ＥＬＳ）、２
２：ワード・グループ・アドレス・レジスタ（ＷＧＡ）
、２８：誤リロギング制御（ＥＬＣ）、３０：欠陥装置
カウンタ（ＤＤＣ）、３２，３４：デイスプレイ、３６
：読み出し・アドレス・カウンタ（ＲＡＣ）、３８：誤
り読み出し制御（ＥＲＣ）。
Claims (1)
- １ 各々が複数のビットを含む複数のビット・プレーン
で構成され、各ビット・プレーンがその中に欠陥ビット
を検出した際に交換される交換可能なコンポーネントに
なつているメモリ・システムに於て予防的保守を計画的
に行なう手順であつて、複数のメモリ・レジスタを含む
誤りロギング記憶装置を配置すること、各ビット・プレ
ーンに欠陥ビットを検出したとき、欠陥ビットが検出さ
れた欠陥ビット・プレーンと関連する単一タグ・ビット
を含む誤りワードを発生すること、発生された誤りワー
ドが関連する欠陥ビット・プレーンと関連するメモリ・
レジスタのタグ・ビット位置に記憶されたビットをテス
トすること、前記テストが、前記ビット・プレーンの内
の関連する１つのビット・プレーンに欠陥ビットが以前
に検出されなかつたことを示すときのみ、前記誤りロギ
ンス記憶装置の前記メモリ・レジスタの１つに、前記発
生された誤りワードを記憶すること、前記テストが、前
記ビット・プレーンの内の関連する１つのビット・プレ
ーンに欠陥ビットが以前に検出されなかつたことを示す
ときのみ、欠陥装置カウントを発生すること、前記欠陥
装置カウントの夫々の発生の際にのみ、欠陥装置カウン
タを増加すること、前記欠陥装置カウントが予じめ定め
られた値に達するまで、前記欠陥装置カウンタをモニタ
すること、夫々の前記メモリ・レジスタの夫々のタグ・
ビット位置に記憶されたビットをテストすること、前記
テストが、前記メモリ・レジスタの内の関連する１つの
メモリ・レジスタに以前に記憶されていたことを示すと
きにのみ、前記メモリ・レジスタの夫々に記憶された誤
りワードを読み出すこと、前記読み出された誤りワード
をモニタすること、前記読み出された誤りワードと、関
連する欠陥ビット・プレーンとを記録すること、前記欠
陥ビット・プレーンを非欠陥ビット・プレーンに交換す
ることによつて、前記メモリ・システムの予防的保守を
提供すること、を含む半導体記憶装置に於ける予防的保
守を計画的に行なう方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US486033A US3906200A (en) | 1974-07-05 | 1974-07-05 | Error logging in semiconductor storage units |
| US486033 | 1974-07-05 | ||
| US563419 | 1975-03-28 | ||
| US05/563,419 US3999051A (en) | 1974-07-05 | 1975-03-28 | Error logging in semiconductor storage units |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5131138A JPS5131138A (ja) | 1976-03-17 |
| JPS5936358B2 true JPS5936358B2 (ja) | 1984-09-03 |
Family
ID=27048551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50082635A Expired JPS5936358B2 (ja) | 1974-07-05 | 1975-07-03 | 半導体記憶装置に於ける予防的保守を計画的に行なう方法 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US3999051A (ja) |
| JP (1) | JPS5936358B2 (ja) |
| CH (1) | CH595676A5 (ja) |
| DE (1) | DE2529152C3 (ja) |
| ES (1) | ES439166A1 (ja) |
| FR (1) | FR2277412A1 (ja) |
| GB (1) | GB1518325A (ja) |
| IT (1) | IT1039138B (ja) |
| NL (1) | NL7508086A (ja) |
| SE (1) | SE414556B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1975-06-30 DE DE2529152A patent/DE2529152C3/de not_active Expired
- 1975-07-03 SE SE7507670A patent/SE414556B/xx not_active IP Right Cessation
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- 1975-07-04 GB GB28236/75A patent/GB1518325A/en not_active Expired
- 1975-07-04 CH CH871875A patent/CH595676A5/xx not_active IP Right Cessation
- 1975-07-04 FR FR7521098A patent/FR2277412A1/fr active Granted
- 1975-07-04 ES ES439166A patent/ES439166A1/es not_active Expired
- 1975-07-07 NL NL7508086A patent/NL7508086A/xx not_active Application Discontinuation
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