DE2529152B2

DE2529152B2 - Schaltung zur identifizierung fehlerhafter bitebenen eines halbleiter- hauptspeichers

Info

Publication number: DE2529152B2
Application number: DE19752529152
Authority: DE
Inventors: Richard J Edina Minn. Petschauer (V.St.A.)
Original assignee: Sperry Rand Corp, New York, N.Y. (V.St.A.)
Priority date: 1974-07-05
Filing date: 1975-06-30
Publication date: 1977-10-20
Also published as: GB1518325A; NL7508086A; ES439166A1; CH595676A5; USB563419I5; DE2529152C3; US3999051A; SE7507670L; FR2277412B1; FR2277412A1; JPS5936358B2; DE2529152A1; SE414556B; JPS5131138A; IT1039138B

Description

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Die Erfindung betrifft eine Schaltung zur Identifizierung fehlerhafter, in Form einer Matrix angeordneter Bitebenen eines Halbleiter-Hauptspeichers, aus denen die zu einem Wort gehörenden Bits durch Adressierung der in einer Matrixzeile angeordneten Bitebenen gleichzeitig auslesbar sind, mit einer Einzelfehler-Korrekturschaltung, von der beim Auftreten eines Fehlers beim Auslesen der Bitebenen einer Matrixzeile ein einzelnes fehlerhaftes Bit innerhalb des Wortes korrigierbar und dabei diese Bitebene als Ort des Fehlers angebende Anzeichenbits (Syndrombits) erzeugbar und einem Fehlerort-Speicher zuführbar sind.
Für die Speicherung digitaler Informationen haben sich in gewissen Fällen Halbleiterspeicher als kostengünstig erwiesen, wenn sie in großem Maßstab in Verfahren der integrierten Schaltungstechnik hergestellt werden. Die meisten Speichereinheiten weisen zahlreiche einander ähnliche Speichergeräte in Form von Bitebenen auf, die je so viele Speicherzellen, also Bits enthalten, daß die Kosten je Bit gesenkt werden, und außerdem derartige Adressier-, Lese- und Schreibschaltungen aufweisen, daß die Zahl der Verbindungen zu allen Speichergeräten auf ein Kleinstmaß verringert wird. In zahlreichen Anordnungen ergibt diese Organisation eine optimale Bitebene, in der N Wörter mit je einem Bit untergebracht sind, wobei N eine beliebige Potenz von 2 bedeutet <W=256, 1024 oder 4096). Auf Grund dieser Organisation hat sich die Fehlerkorrektur am einzelnen Bit, wie sie von R. W. H a m m i η g im Aufsatz: »Error Detecting and Correcting Codes«, in der Zeitschrift: »The Bell System Journal«, Band 26, (April 1950), Nr. 2, S. 147 bis 160, erläutert ist, afs völlig wirksam erwiesen, weil ein teilweises oder vollständiges Versagen einer einzelnen Speicherzelle oder eines Bits in einem gegebenen Wort zulässig ist, dessen Größe der Wortkapazität der Speicherebene entspricht, ohne daß aus dem Speicher ausgelesene Daten verlorengehen. Hierdurch wird die zwischen den Fehlern der Speichereinheit wirksame Zeitspanne vergrößert

Da die Speichergeräte sehr kompliziert sind und eine große Anzahl in einer Halbleiterspeichereinheit benötigt wird, stellen sie die vorherrschende Komponente bei einem inneren Fehler der Speichereinheit dar. Daher wird zur Fehlerkorrektur einzelner Bits längs der Zeilen eine von Hamming beschriebene Form angewendet. Während die Fehlerkorrektur der einzelnen Bits einen Spielraum für das Versagen mehrerer Speicherzellen zuläßt, nimmt die statistische Wahrscheinlichkeit zu, zwei von ihnen im selben Wort als fehlerhaft aufzufinden. Da der Ausfall zweier Speicherzellen im selben Wort nicht korrigiert werden kann, ist es wünschenswert, alle defekten Speichergeräte zu ersetzen, bevor dieses eintritt, z. B. wenn die Speichereinheit nicht in Benutzung ist, aber routinegemäß gewartet werden soll.

Wenn es auch möglich ist, jedes fehlerhafte Speichergerät unmittelbar nach seinem Ausfall zu ersetzen, würde dies normalerweise nicht nötig sein. Es wäre weit wirtschaftlicher, einen solchen Austausch hinauszuschieben, bis mehrere Speichergeräte defekt sind, damit zwischen den Reparaturkosten und die Wahrscheinlichkeit eines doppelten Fehlers in einem gegebenen Wort ein besserer Ausgleich erzielt wird. Ein Verfahren hierfür besteht darin, die zentrale Rechenanlage, an der die Speichereinheit angeschlossen ist, mit dieser Aufgabe zu betrauen, die eine von vielen anderen, unter ihrer Mitwirkung, also der normalen logischen und Programmsteuerung auszuführenden Aufgaben ist Da hierfür jedoch die Arbeitszeit der Rechenanlage in Anspruch genommen wird, arbeitet sie für den beabsichtigten Zweck effektiv langsamer, da eine gewisse Zeitspanne zum Auffinden der Fehler in der Speichereinheit vorgesehen werden muß. Wie beachtet sei, kann das vollständige Versagen eines Speichergerätes in einem häufig benutzten Abschnitt der Speichereinheit es erfordern, daß ein einziger Fehler innerhalb aller aufeinanderfo^enden Speicherzyklen mitgeteilt wird. Da die Rechenanlage zur Auffindung eines solchen Fehlers mehrere Speicherzyklen benötigt, ergibt sich ein großer Verlust an Arbeitszeit.

In diesem Zusammenhang wird auf ein Verfahren zur

ίο

systematischen Fehlerprüfung eines monolithischen Halbleiterspeichers nach der deutschen Offenlegungssohrift 22 25 841 aufmerksam gemacht, bei dem während des normalen Belriebsablaufes von verschiedenen Einrichtungen der elektronischen Datenverarbeitungsanlage auf diesen Speicher zugegriffen werden kann, und bei dem neben den Einrichtungen, die im normalen Ablauf der Datenverarbeitung zugriffsberechtigt sind, von Seiten eines Speicherkcrrektu. systems während der nicht anderweitig benötigten Zeitzyklen ein systematischer, vorzugsweise sequentieller Zugriff zu den Speicherstellen auf der Grundlage des sogenannten Cycle-Stealing-Verfahrens erfolgt. In diesem SpeicherkorrektuF system sind Schakkreise zur Feststellung enthalten, wann der Speicher nicht anderweitig benötigt wird, oder ob ein im Rahmen des Hauptprogramms festgestellter Paritätsfehler zu korrigieren ist.

Um von solchen unerwünschten Warte^eichen des Speicherkorrektursystems wegzukommen, werden zur selbsttätigen Korrektur von Fehlern mit Hilfe einer Fehlererkennungs- _und Korrekturschaltung die in einem Halbleiterspeicher unterzubringenden Informationswörter in einen speziellen Code umgesetzt, wobei aus den zu speichernden Datenbits nach vorgegebenen Regeln Prüfbits abgeleitet werden, die gemeinsam mit den Datenbits des betreffenden Wortes den ihnen zugewiesenen Speicherplätzen aufgeprägt werden. Beim Auslesen eines auf diese Weise gegen Fehler gesicherten Wortes werden die Prüfbits erneut aus den Datenbits abgeleitet und mit den ausgelesenen Prüfbits verglichen. Die bei dem Vergleich erhaltenen Signale, die auch als Anzeichen- oder Syndrombits bezeichnet werden, werden zur Lokalisierung des fehlerhaften Bit von einer Entschlüsselungsschaltung ausgewertet, die die Korrektur des fehlerhaften Bit durch Invertieren in einer Datenbit-Modifizierschaltung bewirkt. Natürlich stellt der zum Unterbringen der Prüfbits benötigte Speicherraum einen merklichen Mehraufwand dar, mit dem die selbsttätige Fehlerkorrektur erkauft werden muß. Wie außerdem einleuchtet, müssen dem einzelnen Wort zum Zwecke der Fehlerkorrektur um so mehr Prüfbits hinzugefügt werden, je mehr Datenbits ein In Formationswort enthält, und je mehr Fehler innerhalb eines Wortes selbsttätig korrigierbar sein sollen. Daher setzt man zweckmäßigerweise die Informationswörter in einen Code um, der die selbsttätige Korrektur eines Einzelfehlers und das Erkennen eines Doppelfehlers gestattet, während das Umsetzen in einen Code, der durch Doppelfehler in einem Wort zu korrigieren gestattet, wegen der dafür benötigten, weiteren Prüfbits in der Praxis gewöhnlich ausscheidet.

Aus der deutschen Offenlegungsschrift 21 34 529 ist ferner bekannt, die Anzeichen- oder Syndrombits, die zur Lokalisierung des fehlerhaften Bits innerhalb eines Wortes ausgewertet werden, in einem Speicher vorübergehend unterzubringen.

Ausgehend von den Beobachtungen in der Praxis, daß das Auftreten eines Doppelfehlers innerhalb eines Wortes weit unwahrscheinlicher als das Auftreten von Einzelfehlern in verschiedenen oder denselben Wörtern ist, liegt der Erfindung die Aufgabe zugrunde, eine Schaltung anzugeben, mit deren Hilfe sich der Bedienende jederzeit einen Überblick verschaffen kann, in welcher. Teilbereichen des Hauptspeichers, aus denen derselbe Speicherplatz unterschiedlicher Wörter auslesbar ist und die für sich auswechselbar sind, bereits ein Itorrieierbarer Einzelfehler aufgetreten ist und in welchen nicht.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß in den Spalten des Fehlerort-Speichers, die je einer Matrixzeile des Halbleiter-Hauptspeichers zugeordnet sind, zusätzlich zu den die Anzeichenbits aufnehmenden Plätzen ein weiterer Platz zur Aufnahme eines A nzeigebit vorgesehen ist, das von der Fehlerkorrekturschaltung gemeinsam mit den Anzeichenbiis erzeugbar und zu diesem weiteren Platz übertragbar ist, und daß die für diese Übertragung benutzte Spalte des Fehlerort-Speichers von den die Matrixzeile des Halbleiter-Hauptspeichers adressierenden Signaien adressierbar ist.

Ein Ausführungsbeispiel der Erfindung ist in Verbindung mit der Zeichnung anschaulich gemacht. Es stellen dar

Fig. 1 ein Blockschaltbild einer Speicheranordnung, in der die Erfindung angewendet wird,

F i g. 2 die Art und Weise, wie die 1024 austauschbaren Bitebenen in der Speicheranordnung der F i g. 1 zusammengestellt sind,

F i g. 3 das Format eines Adreßwortes zur Adressierung eines in der Speicheranordnung der F i g. 1 vorhandenen Wortes,

Fig. 4 das Format des Anzeigebits und der Anzeichenbits, die in dem der Fehlerfeststellung dienenden Fehlerort-Speicher der F i g. 1 aufbewahrt sind, und

F i g. 5 und 6 je ein Blockschaltbild der Steuerung zum Auffinden bzw. Auslesen der Fehler nach der F i g. 1.

Die Speicheranordnung der F i g. 1 enthält eine Hauptspeichereinheit 10, deren innerer Aufbau in der Fig.2 angedeutet ist. Als Halbleiterspeicher kann sie 131 072 Wörter mit einer Länge von 45 Bits aufnehmen, von denen 38 Datenbits und 7 Prüfbits sind. Sie kann dabei in 128 Wortgruppen mit je 45 Bitebenen eingeteilt sein, die je eine großraumintegrierte Ebene bilden, die 1024 Bits (Speicherplätze) aufweist. Ein Halbleiterspeicher mit der Hauptspeichereinheit 10 und einer Schaltung 12 zur Korrektur eines einzigen Fehlers sind im Handel unter der Nr. lN-1010 von der Intel Corp. erhältlich, ßeim Adressieren der Hauptspeichereinheit 10 werden gleichzeitig eine unter den 128 Wortgruppen und ein Bit aus den 1024 Bits in allen 45 Bitebenen der einen Wortgruppe ausgewählt. Auf diese Weise werden 45 Bits, die das adressierte Wort bilden, parallel, also gleichzeitig ausgelesen.

In der F i g. 3 ist ein Adreßwort zur Auswahl, also zum Adressieren eines der 131 072 Wörter in der Hauptspeichereinheit als Format wiedergegeben. Von den unteren sieben Bits 2° bis 2⁶ wird eine der Wortgruppen identifiziert, während die zehn oberen Bits T bis 2¹⁶ eines der 1024 Bits in allen 45 Bitebenen in der von den unteren Bits 2°—2⁶ gewählten Wortgruppe festlegen.

Die Schaltung 12 zur Korrektur eines einzelnen Fehlers ermittelt in allen gespeicherten Wörtern aus Bits ein einziges fehlerhaftes Bit. Außerdem ist ein Speicheradressen-Register 14 zur Adressierung bzw. Auswahl eines der 131 072 in der Hauptspeichereinheit 10 untergebrachten Wörter vorgesehen. Während die Schaltung 12 einen Fehler in dem adressierten, in der Hauptspeichereinheit 10 aufbewahrten Wort gerade korrigiert, erzeugt sie ein Fehlerwort, das zwei andere Signale enthält, nämlich ein Anzeigebit, das irr 1-Zustand eine Fehlerbedingung angibt, während dci 0-Zustand die Fehlerfreiheit bedeutet, und 6 Anzeichen bits, die die Bitebenengruppe identifizieren, die untei

den 45 Bitebenengruppen, in welche die Hauptspeichereinheit 10 gemäß der F i g. 2 unterteilt ist, diejenige ist, die das fehlerhafte Bit enthält. Das eine Anzeigebit und die sechs Anzeichenbits, die in der Schaltung 12 erzeugt werden, sind in der F i g. 4 veranschaulicht.

Zur Aufnahme und zum Festhalten des einzelnen Anzeigebits und der sechs Anzeichenbits, die in der Schaltung 12 erzeugt werden, ist ein Fehlerort-Speicher 16 für das Auffinden der Fehler vorgesehen. Hierfür kann vorzugsweise ein Halbleiterspeicher Nr. 3107 der Intel Corp. verwendet werden. Er kann 128 Speicherregister mit je 7 Bits enthalten, von denen die Bitposition 2° das Anzeigebit und die Bitpositionen 2' bis 2⁶ die Anzeichenbits festhalten, die eine der 45 Bitebenen der Wortgruppe identifizieren, die durch das Speicherregister selbst bezeichnet wird; von den 128 Speicherregistern wird nämlich eine Wortgruppe vorgeschrieben; z. B. gibt das Speicherregister 2 die Wortgruppe 2 an. Beispielsweise sei in den Bitpositionen 2° bis 2⁶ des Speicherregisters 2 das Wort aus 7 Bits enthalten:

1101001,

in dem gemäß dem Format der F i g. 4 das Anzeigebit in der Bitposition 2° ein 1 -Bit ist, das anzeigt, daß die Bitebene 37 der Wortgruppe 2 ein fehlerhaftes Bit enthält.

Die Hauptspeichereinheit 10, die Schaltung 12 und das Speicheradressen-Register 14 bilden eine Speicheranordnung, in der ein einziger Fehler korrigiert wird; wenn also ein beliebiges Bit in einem der 131 072 Wörter aus 45 Bits fehlerhaft ist, wird es von der Schaltung 12 korrigiert, damit die zugeordnete datenverarbeitende Einrichtung so arbeiten kann, als ob kein Fehler wahrgenommen worden ist. Wenn jedoch zwei oder mehrere Fehler vorliegen, also zwei oder mehrere Bits eines Wortes fehlerhaft sind, sind sie von der Schaltung 12 nicht korrigierbar, so daß das zugeordnete datenverarbeitende System auf andere Maßnahmen zur Fehlerkorrektur zurückgreifen muß, z. B. das fehlerhafte Wort von einer anderen Quelle in die Hauptspeichereinheil 10 erneut einbringen muß. Von dem Fehlerort-Speicher 16 wird gemäß der Erfindung aufgezeichnet, welche der 128 χ 45 Bitebenen den einzelnen korrigierbaren Fehler enthält, der wahrgenommen und korrigiert wird. Jedesmal wenn beim Auslesen eines in der Hauptspeichereinheit 10 aufbewahrten Wortes ein einzelner korrigierbarer Fehler festgestellt wird, korrigiert die Schaltung 12 diesen Fehler und erzeugt ein Fehlerwort, dessen Anzeigebit als 1 -Bit auf eine Leitung 18 gelangt, und dessen sechs Anzeichenbits auf ein Kabel 20 gelegt werden und nach ihrer Aufnahme im Fehlerort-Speicher 16 die zugehörige Wortgruppe und damit eine die 1024 Bits enthaltende Bitebene unter den insgesamt 128 χ 45 Bitebenen festlegen, in der der Fehler wahrgenommen ist. Mit Hilfe der sieben unteren Bits 2°—2^b aus dem Speicheradressen-Register 14 und eines Registers 22 wird im Fehlerort-Speicher 16 eines unter den 128 Speicherregistern 0—127 zur Adressierung der Wortgruppe ausgewählt, die die eine Bitebene enthält, in der der einzelne korrigierbare Fehler von der Schaltung 12 wahrgenommen war.

Beispielsweise sei angenommen, daß der einzelne Fehler beim Auslesen eines speziellen Wortes aus der vom Speicheradressen-Register 14 über die Leitungen 24 und 26b adressierten Hauptspeichereinheit 10 d<, aufgetreten ist. Falls das Register 14 in seinen sieben unteren Bitpositionen das Adressenwort: 0100000 enthält, werden diese Bits über die Leitung 26a zum Register 22 übertragen, das das Speicherregister (Adresse) 2 des Fehlerort-Speichers 16 auswählt. Danach führt die Schaltung 12 über die Leitung 18 das 1-Anzeigebit als Fehlersignal der Schaltung 28 zu, die die Anwesenheit eines 1-Anzeigebit in der Bitposition 2° des Speicherregisters 2 mit Hilfe einer Leitung 27 nachprüft. Falls dort ein O-Bit vorgefunden wird, speist die Vergleichs-Schaltung 28 über eine Leitung 25 das

1 -Anzeigebit in die Bitposition 2° des Speicherregisters

2 im Fehlerort-Speicher 16 ein, wodurch angezeigt wird, daß ein korrigierbarer Fehler in der Wortgruppe 2 der Hauptspeichereinheit 10 wahrgenommen ist; ferner werden die sechs Anzeichenbits: 101001 über das Kabel 20 in die Bitpositionen 2¹ bis 2⁶ des Speicherregisters 2 im Fehlerort-Speicher 16 übertragen, womit angezeigt wird, daß ein korrigierbarer Fehler in der Bitebene 37 (der Wortgruppe 2 der Hauptspeichereinheit 10) aufgetreten ist.

Bei der Fehlerfeststellung würde dann jedesmal, wenn ein Fehler auftritt, das 1 -Anzeigebit als Fehlersignal aus der Schaltung 12 über die Leitung 18 die Vergleichsschaltung 28 zur Abfragung des Fehlerort-Speichers 16 erregen, wobei die sieben niederen Bits aus dem Register 14 vom Register 22 aus die eine in dem einen Speicherregister untergebrachte Wortgruppe unter den 128 Wortgruppen adressieren, die in 128 Speicherregistern gespeichert sind. Die zuvor erwähnte Abfragung erfolgt stets dann, wenn die Vergleichs-Schaltung 28 auf einer Leitung 28a ein CS-Chipwahlsignal von tiefem Niveau und auf eine Leitung 28b ein WE-Schreibsignal von hohem Niveau ausgibt. Wie beachtet sei, wird das erstere normalerweise in der Leitung 28a auf einem hohen Niveau gehalten und nur zur Auswahl des adressierten Speicherregisters auf das tiefe Niveau geschaltet, während das letztere normalerweise in der Leitung 28b auf dem hohen Niveau liegt, damit ein Lesevorgang ablaufen kann, und nur zum Schreiben auf das tiefe Niveau gebracht wird. Die sieben Adressenbits des Registers 22 würden im Fehlerort-Speicher 16 eines der 128 Speicherregister auswählen, in denen das einzelne Anzeigebit und die sechs Anzeichenbits aufbewahrt werden können. Das Bit 2° aus dem einen angewählten Speicherregister des Fehlerort-Speichers 16 gelangt über die Leitung 27 in die Vergleichs-Schaltung 28, in der es mit dem 1-Anzeigebit, also dem Fehlersignal aus der Schaltung 12 verglichen wird, aus der es über die Leitung 18 herankommt. Falls das Bit 2° aus dem angewählten Speicherregister ein O-Bit ist, wird es vom Signal, das von der Vergleichs-Schaltung 28 auf die Leitung 25 gelegt wird, in den 1-Zustand überführt, wobei die sechs Anzeichenbits aus der Schaltung 12 dann in die Bitpositionen 2¹ bis 2^b des angewählten Speicherregisters eingespeist werden. Dasselbe Signal, von dem die Bitposition 2° in den 1-Zustand versetzt wird, würde auch einen Fehlerzähler 30 um einen Schritt aufwärts schalten. Falls die Bitposition 2° bereits den 1 -Zustand einnehmen sollte, (womit angezeigt wird, daß das Vorhandensein eines fehlerhaften Bit in dieser Gruppe aus den 45 Bitebenen bereits mitgeteilt ist,) kann die Vergleichs-Schaltung 28 nicht die Leitung 29 erregen, so daß der Fehlerzähler 30 nicht weiterseschaltet wird; außerdem würden die sechs Anzeichenbits nicht in den Bitpositionen 2¹ bis 2* des adressierten Spcichcrrcgisters untergebracht. Bei der Bestimmung jedes einzelnen korrigierbaren Fehlers in der Hauplspeichcrcinhcit 10 mit Hilfe der Schaltung 12 wird somit der Fchlcrort-Speicher 16 vom Register 22 adressiert, damit von der Vergleichsschaltung 28 festgestellt

UM

werden kann, ob ein korrigierbarer Fehler bereits in einer der Gruppen mit 45 Bitebenen festgestellt ist, in denen der vorliegende Fehler wahrgenommen ist. Im negativen Fall würde das Anzeigebit 2° in den 1-Zustand gesetzt, und die von der Schaltung 12 erzeugten Anzeichenbits 2¹ bis 2^s würden durch das Kabel 20 geführt und im adressierten Speicherregister des Fehlerort-Speichers 16 untergebracht. Demgemäß würde der Fehlerzähler 30 weiterschalten und die Gesamtzahl der Gruppen Bitebenen unter den 128 Gruppen auf einem Vorführgerät 32 zur Schau stellen, in denen ein oder mehrere einzelne korrigierbare Fehler bemerkt sind. Ein Blockschaltbild für ein Ausführungsbeispiel der Vergleichsschaltung 28 der F i g. 1 ist in der F i g. 5 zu sehen.

Sobald der Bedienende bei seiner Überwachung der Zahl fehlerhafter Speichergeräte, die am Vorführgerät 32 sichtbar ist, festgestellt hat, daß die Hauptspeichereinheit 10 sicherheitshalber gewartet werden sollte, wird der Lesevorgang der Fehler eingeleitet, bei dem der Bedienende normalerweise geschlossene Schalter 21a und 216 öffnet und normalerweise offene Schalter 21 cund 21 i/schließt. Wenn das Register 22 so eingestellt ist, daß mit Hilfe eines Zählers 36 zum Lesen der Adressen das Speicherregister 0 des Fehlerort-Speichers 16 adressiert wir<l_fragt eine Abfrage-Steuer-Schaltung 38 (durch ein CS-Signal in einer Leitung 38a und ein WE-Signal in einer Leitung 3Sb) den Fehlerort-Spi-'icher 16 ab und wählt eine Wortgruppe aus, die in den Bitpositionen 2° bis 2^b des Speicherregisters 0 im Fehlerort-Speicher 16 aufbewahrt ist. Das in der Bitposition 2° vorhandene Bit läuft über eine Leitung 336 zur Abfrage-Steuer-Schaltung 38, damit geprüft wird, ob ein 1- oder O-Bit vorliegt. Falls das Bit ein O-Bit ist, wird der Zähler 36 um Eins hinaufgeschaltet, wodurch das Register 22 so eingestellt wird, daß es das unmittelbar folgende Speicherregister 1 adressiert, im Falle eines 1 -Bit werden die sieben Adressenbits 2°—2^b, die eine der 128 Wortgruppen zur Angabe der Speicherregister festlegen, in die die Hauptspeichereinheit 10 unterteilt ist, vom Register 22 über ein Kabel 40 zum Vorführgerät 34 geleitet, während zugleich das Fehlerwort, das in den Bitpositionen 2¹—2^b des Speicherregisters im Fehlerort-Speicher 16 aufbewahrt ist, das vom Register 22 adressiert ist, und eine der 45 Bitebenen in der speziellen Wortgruppe festlegt, über ein Kabel 33a zum Vorführgerät 34 geleitet wird. Diese beiden Gruppen aus 7 bzw. 6 Bits definieren die adressierte Bitebene der insgesamt 128 χ 45 Bitebenen vollständig, die in der Hauptspeichereinheit 10 enthalten ist. Der Bedienende zeichnet dann die am Vorführgerät 34 angezeigten Angaben auf, damit bei der nachfolgenden Wartung der Hauptspeichereinheit 10 die als fehlerhaft identifizierte Bitebenc ersetzt werden kann. Der Bedienende schaltet dann den Zähler 36 um einen Schritt weiter und wiederholt das zuvor erläuterte Verfahren für alle Speicherregister 0—127 der Hauptspcichcreinhcit 10. Hierbei sei auf das Blockschaltbild für ein Ausführungsbeispiel der Abfrage-Steuer-Schaltung 38 in der Fig. 6 hingewiesen.

Fehlerfestslellung

Schalter: 21a, 216 geschlossen
21c, 21 d offen

START ⁽'⁵

1. Die Adressenbits 2°—2^lb werden über eine Leitung 15 in das Register 14 eingelassen; dann werden die Adressenbits 2°—2⁶auf der Leitung 26a zum Register 22 weitergegeben, während die Hauptspeichereinheit 10 diese Bits 2°—2⁶ über eine Leitung 266 empfängt. Die übrigen Adressenbits 2⁷ —2^lf> gelangen in einer Leitung 24 vom Register 14 in die Hauptspeichereinheit 10.

2. Das CS-Signal liegt auf einer Leitung 10a und hat ein tiefes Niveau.

3. Das WE-Signal in einer Leitung 106 befindet sich auf einem hohen Niveau.

4. Die Schaltung 12 untersucht die Prüfbits des Datenworles, das in dem Speicherregister der Hauptspeichereinheit 10 aufbewahrt ist, das durch die Adressenbits 2°—2^1b aus dem Register 14 adressiert ist.

A) Die Schaltung 12 stellt fest, daß das adressierte Datenwort gültig ist, kein Fehlerwort wird erzeugt, und demgemäß wird die Folge der Fehlerfeststellung beendet, bis ein weiterer Schritt 1 erfolgt.

B) Die Schaltung 12 stellt fest, daß das adressierte Datenwort ungültig ist und erzeugt dementsprechend ein Fehlerwort, das aus einem auf die Leitung 18 gelegten Fehlersignal (1-Anzeigebit) und sechs auf das Kabel 20 gebrachten Anzeichenbits besteht.

5. In Abhängigkeit vom Fehlersignal (Anzeigebit) in der Leitung 18 adressiert die Vergleichs-Schaltung 28 den Fehlerort-Speicher 16, um das in der Bitposition 2° des Speicherregisters aufbewahrte Anzeigebit auszulesen; dieses Speicherregister wird von den Adressenbits 2°—2^b des Registers _22 dadurch adressiert, daß auf die Leitung 28a das CS-Signal von tiefem Niveau und auf die Leitung 286 das WE-Signal von hohem Niveau gebracht werden.

6. Über die Leitung 27 prüft die Vergleichs-Schaltung 28 das Anzeigebit, das in der Bitposition 2° desjenigen Speicherregisters aufbewahrt ist, das von den Adressenbits 2°—2^b aus dem Register 22 gewählt ist.

A) Die Vergleichs-Schaltung 28 stellt fest, daß das Anzeigebit ein 1 -Bit ist und damit anzeigt, daß ein fehlerhaftes Bit bereits in dem einen Speicherregister der 128 Speicherregister im Fehlerort-Spcicher 16 festgestellt ist, und dementsprechend wird die Folge der Fehlerfeststellung abgeschlossen, bis ein weiterer Schritt 1 erfolgt.

B) Die Vergleichsschaltung 28 bestimmt, daß das Anzeigebit ein O-Bit ist, womit angezeigt wird, daß ein fehlerhaftes Bit bislang noch nicht in dem einen adressierten Speicherregister der insgesamt 128 Speicherregister des Fehlcrort-Speichers 16 ermittelt worden ist.

7. Die Vergleichsschaltung 28 adressiert über die Leitung 25 den Fehlerort-Speichcr 16, um ein 1 -Anzeigebit in die Bitposition 2° und über das Kabel 20 die sechs Anzeichenbits in die Bitpositionen 2¹ —2^b des einen adressierten Spcicherrcgistcrs einzuschreiben, wenn das CSSignal von tiefem Niveau über die Leitung 28a und das WESignal von tiefem Niveau über die Leitung 286 an den Fchlcrort-Speicher 16 geliefert werden.

8. Die Vergleichsschaltung 28 schreibt das Anzeigebit und die sechs Anzeichenbits in das adressierte Spcichcrregistcr von den 128 Speichcrrcgistcrn des Fchlcrort-Spcichcrs 16, das durch das Fehlcrsignal aus dem Anzeigebit in der Leitung 25 und den sechs Anzeigebits im Kabel 20 festgelegt wird.

9. Die Vergleichs Schaltung 28 schultet mil Hilfe des

/11¹I W/1711

Fehlersignals in der Leitung 29 den Fehlerzähler 30 um einen Schritt weiter, wodurch ein fehlerhaftes Gerät angezeigt wird, worauf die Folge der Fehlerfeststellung beendet wird, bis ein weiterer Schritt t erfolgt.

STOP

Fehlerauslesung

Schalter: 21a, 216 offen

21c, 21c/ geöffnet

START

1. Der Bedienende stellt mit Hilfe eines Knopfes 37 alle Stellen des Zählers 36 auf Eins und schaltet an einem Knopf 39 der Abfrage-Steuer-Schaltung 38 den Zähler 36 um Eins weiter, so daß hierbei in alle Stellen Nullen eintreten; ferner wird der Inhalt des Zählers 36 durch das Kabel 19 in das Register 22 gebracht, das das adressierte Speicherregister des Fehlerort-Speichers 16 auswählt. Dann wird der letztere von der Abfrage-Steuer-Schaltung 38 adressiert, damit das Fehlerwort ausgelesen wird, das in dem Speicherregister aufbewahrt wird, das von den Adressenbits 2°—2⁶ des Registers _22 dadurch adressiert ist, daß der Leitung 38a das CS-Signal von tiefem Niveau und dann der Leitung 386 das WE-Signal von hohem Niveau zugeleitet werden.

2. Das aus der Bitposition 2° des Fehlerwortes ausgelesene Anzeigebit, das im Speicherregister aufbewahrt ist, das von den Adressenbits des Registers 22 adressiert ist, wird über die Leitung 336 in die Abfrage-Steuer-Schaltung 38 gebracht.

3. Die Abfrage-Steuer-Schaltung 38 prüft das Anzeigebit; falls es ein O-Bit ist, zeigt es an, daß ein fehlerhaftes Bit in dem adressierten Speicherregister der 128 Speicherregister des Fehlerort-Speichers 16 nicht festgestellt ist; dementsprechend wird der Zähler 36 um einen Schritt hinaufgeschaltet und durch das Kabel 19 sein Inhalt in das Register 22 gebracht, wodurch das unmittelbar folgende Speicherregister des Fehlerort-Speichers 16 angewählt wird. Die Arbeitsschritte, die mit dem Drücken des Knopfes 39 eingeleitet werden, werden bis hierher mehrfach wiederholt, bis alle Stellen des Registers 22 auf Eins eingestellt sind; in diesem Zeitpunkt ist die Folge für das Auslesen der Fehler beendet, falls nicht eine gegebene Adresse ein 1 -Bit als Anzeigebit enthält, was zur Einleitung des nun folgenden Schrittes führt, in dem die Abfrage-Steuer-Schaltung 38 ermittelt, daß auf Grund des 1 -Anzeigebit ein fehlerhaftes Bit im adressierten Speicherregister der 128 Speicherregister des Fehlerort-Speichers 16 enthalten ist.

4. Die Adressenbits 2° —2^h des Registers 22, die die adressierte Wortgruppe der 128 Wortgruppen festlegen, in die die Hauptspeichereinheit 10 unterteilt ist, werden durch das Kabel 40 dem Vorführgerät 34 zugeleitet, während zugleich die Anzeichenbits, die in den Bitpositionen 2¹—2⁶des einen Speicherregisters des Fehlerort Speichers 16, das vom Register 22 adressiert ist, untergebracht sind und eine der 45 Bitebenen der einen von den 128 Wortgruppen definieren, in die die Hauptspeichereinheit 10 unterteilt ist, über das Kabel 33a zum Vorführgerät 34 übertragen werden. Diese beiden Gruppen aus 7 bzw. 6 Bits bestimmen die eine adressierte Bitebene unter den 128 χ 45 = 5760 Bitebenen vollständig, die in der Hauptspeichereinheit 10 enthalten sind. Durch eine Betätigung eines Knopfes 35 stellt der Bedienende diese Adressenbits und das Fehlerwort im Vorführgerät 34 zur Schau.

5. Der Bedienende schreibt die am Vorführgerät 34 zu erkennenden Daten für die nachfolgende Wartung auf, bei der die festgestellte, fehlerhafte Bitebene ersetzt wird.

ίο 6. Nunmehr schaltet der Bedienende gemäß dem Schritt 1 mit Hilfe des Knopfes 39 den Zähler 36 um eine Einheit weiter und wiederholt die Schritte 1 —4, bis der Zähler 36 in allen seinen Stellen nur Eisen enthält, womit das Auslesen der Fehler beendet ist.

STOP

Der Hauptzweck für die Fehlerkorrektur in einem Halbleiterspeicher, wie der Hauptspeichereinheit 10, besteht darin, daß ein zulässiger Spielraum für den Ausfall der Halbleiter-Speichergeräte, also der Bits gegeben wird. Ferner ist der Hauptzweck bei der Fehlerfeststellung im Fehlerort-Speicher 16 anzuzeigen, wann die Anzahl der fehlerhaften Speichergeräte bis zu einem Punkt angestiegen ist, an dem nicht korrigierbare Doppelfehler auftreten können, so daß die Hauptspeichereinheit mit Sicherheit bereits gewartet werden kann, ehe ein solcher nicht korrigierbarer Doppelfehler statistisch erwartet werden kann. Bei der Ausführungsform der Fig. 1 liefert die Fehlerfeststellung mit Hilfe des Fehlerzählers 30 und der beiden Vorführgeräle 32 und 34 dem Bedienenden eine Information über die Anzahl einzelner, korrigierbarer Fehler seit der letzten Wartung und über ihren Platz unter den ersetzbaren Komponenten, wie er von der Bitebene 1 in der Wortgruppe 1 definiert ist. Somit gestattet das Verfahren der Fehlersuche mit der Schaltung nach der F i g. 1 dem Bedienenden eine ständige Überwachung der Anzahl wahrgenommener, korrigierbarer Fehler, um festzustellen, in welcher austauschbaren Komponente, also in welcher Bitebene mit 1024 Bits die korrigierbaren Fehler aufgetreten sind, und mit Sicherheit die Wartung vor den Zeitpunkt zu legen, zu dem nicht korrigierbare Doppelfehler in der Hauptspeichereinheit 10 zu erwarten sind.

Zusammenfassen betrachtet wird in diesem Verfahren ein Speicher zur Feststellung der Fehler mit 128 Speicherregistern benutzt, denen je eine Wortgruppe zugeordnet ist, und die je ein Anzeigebit und sechs Anzeichenbits speichern. Bei der Bestimmung eines

einzelnen Bitfehlers beim Auslesen eines Wortes aus der Hauptspeichereinheit werden im Fehlerort-Speicher eingespeist:

1. ein Anzeigebit, das im 1-Zustand ein fehlerhaftes Bit in der einen zugeordneten Wortgruppe anzeigt, und

2. eine Gruppe aus 6 Anzeichenbits, die eine der 45 Bitebenen mit je 1024 Bits der zugeordneten Wortgruppen angeben, die das fehlerhafte Bit enthält. Ein Fehlerzähler zählt die 1-Anzeigebits im Fehlerort-Speicher zusammen und wird vom Bedienenden beobachtet,

to damit er die Wartung mit Sicherheit planen kann, bei der die fehlerhaften Bitebenen ausgetauscht werden. Auf Grund einer statistischen Bestimmung der Anzahl zulässiger Fehler, d. h. korrigierbarer Fehler, die vor dem erwarteten Auftauchen von nicht korrigierbaren

Doppclfehlern auftreten dürfen, braucht die Wartung nur geplant zu werden, wenn es für die spezielle Hauptspeichereinheit erforderlich erscheint.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltung zur Identifizierung fehlerhafter, in Form einer Matrix angeordneter Bitebenen eines Halbleiter-Hauptspeichers, aus denen die zu einem Wort gehörenden Bits durch Adressierung der in einer Matrixzeile angeordneten Bitebenen gleichzeitig auslesbar sind, mit einer Einzelfehler-Korrekturschaltung, von der beim Auftreten eines Fehlers beim Auslesen der Bitebenen einer Matrixzeile ein einzelnes fehlerhaftes Bit innerhalb des Wortes korrigierbar und dabei diese Bitebene als Ort des Fehlers angebende Anzeichenbits (Syndrombits) erzeugbar und einem FehSerort-Speicher zuführbar sind, dadurch gekennzeichnet, daß in den Spalten des Fehlerort-Speichers (16), die je einer Matrixzeile des Halbleiter-Hauptspeichers (10) zugeordnet sind, zusätzlich zu den die Anzeichenbits aufnehmenden Plätzen (2¹ bis 2⁶) ein weiterer Platz (2°) zur Aufnahme eines Anzeigebits vorgesehen ist, das von der Fehlerkorrekturschaltung (12) gemeinsam mit den Anzeichenbits erzeugbar und zu diesem weiteren Platz (2°) übertragbar ist, und daß die für diese Übertragung benutzte Spalte des Fehlerort-Speichers (16) von den die Matrixzeile des Halbleiter-Hauptspeichers (10) adressierenden Signalen adressierbar ist.

2. Schaltung nach dem Anspruch 1, dadurch gekennzeichnet, daß zwischen der Fehlerkorrekturschaltung (12) und dem Fehlerort-Speicher (16) eine Vergleichsschaltung (28) angeschlossen ist, die bei einer Nichtübereinstimmung des gerade von der Fehlerkorrekturschaltung (12) übertragenen Anzeigebits mit dem aus der gerade adressierten Spalte des Fehlerort-Speichers (16) abgefragten Anzeigebits einen Zähler (30) um einen Schritt weiterschaltet.

3. Schaltung nach dem Anspruch 2, dadurch gekennzeichnet, daß von einem weiteren Zähler (36) eine abzufragende Spalte des Fehlerort-Speichers (16) adressierbar und von einer Schaltung (38) das Fehlerwort, das in der vom Zähler (36) adressierten Spalte eingeschrieben ist, zu einem Vorführgerät (34) übertragbar ist.

4. Schaltung nach dem Anspruch 3, dadurch gekennzeichnet, daß am Vorführgerät (34) die Spalte des Fehlerort-Speichers (16), aus der das Fehlerwort übertragen wird, und damit die Matrixspalte des Hauptspeichers (10), in der das falsche Bit korrigiert wird, anzeigbar sind.