DE10137332B4

DE10137332B4 - Verfahren und Anordnung zur Ausgabe von Fehlerinformationen aus Halbleitereinrichtungen

Info

Publication number: DE10137332B4
Application number: DE10137332.5A
Authority: DE
Inventors: Detlev Richter; Dr. Spirkl Wolfgang; Dr. McConnell Roderick; Thomas Janik; Sebastian Kuhne
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-07-31
Filing date: 2001-07-31
Publication date: 2014-11-06
Anticipated expiration: 2021-08-01
Also published as: US6910163B2; DE10137332A1; US20030079164A1

Abstract

Verfahren zur Ausgabe von Fehlerinformation aus einer Halbleitereinrichtung (HE) mit Speichereinrichtungen (SE), die Speicherzellen (SZ) aufweisen, umfassend: gleichzeitiges Ermitteln der jeweils genau einer der Speichereinrichtungen (SE) zugeordneten Fehlerinformation mittels Teststeuereinheiten (TE), die jeweils genau einer der Speichereinrichtungen (SE) zugeordnet sind; Zwischenspeichern der Fehlerinformation in Pipelinestufen, die den Speichereinrichtungen (SE) zugeordnet sind; und sequenzielles übertragen der den Speichereinrichtungen (SE) zugeordneten Fehlerinformation auf einem mit den Teststeuereinheiten (TE) verbundenen Test-Datenausgangsbus (ATE_D0) an eine Prüfapparatur (PA).

Description

Die Erfindung betrifft ein Verfahren und eine Anordnung zur Ausgabe von Fehlerinformationen aus Halbleitereinrichtungen.
Die Anzahl von Speicherzellen in Speichereinrichtungen ist in der Regel größer als in heute üblicher Fertigungstechnologie in wirtschaftlicher Ausbeute fehlerfrei zu realisieren ist. Üblicherweise enthalten daher Speichereinrichtungen mehr als die für die Spezifikation der Speichereinrichtung erforderliche Anzahl von Speicherzellen. Die überzähligen, redundanten Speicherzellen werden zum Ersatz defekter Speicherzellen herangezogen.
Dazu werden alle Speicherzellen mit Soll-Daten beschrieben und anschließend wieder ausgelesen. Durch Vergleich der ausgelesenen mit den Soll-Daten werden defekte Speicherzellen erkannt. Man erhält eine Bitfehler-Tabelle, in der jeder Speicherzelle der Speichereinrichtung die Information defekt/nicht defekt zugeordnet ist.
Anhand der Bitfehler-Tabelle wird ein Ersatzschema errechnet, gemäß dem redundante Speicherzellen an die Adressleitungen angeschlossen werden und damit defekte Speicherzellen ersetzen.
Speichereinrichtungen können als selbstständige Einheiten (commodity memories) vorliegen. Dann erfolgt das Auslesen der Bitfehler-Tabelle durch eine Prüfapparatur in einfacher Weise direkt über deren Daten- und Adressleitungen.
Ist dagegen eine Speichereinrichtung eine von mehreren Komponenten einer Halbleitereinrichtung (embedded memory bzw. eingebetteter Speicher), dann sind die Daten- und Adressleitungen, wenn überhaupt, nur eingeschränkt der Prüfapparatur zugänglich.
Die US 6,065,141 beschreibt eine Halbleiterspeichereinrichtung mit einem Selbstdiagnose-Schaltkreis und serieller Ausgabe einer Fehlerinformation zur Identifizierung defekter Speicherzellen.
Halbleitereinrichtungen, bei denen Speichereinrichtungen als embedded memory vorliegen, sind Systems-On-A-Chip (im Folgenden SoCs).
Auf solchen SoCs ist üblicherweise eine Testvorrichtung vorgesehen, die auf dem SoC ein Interface zur Verfügung stellt, über das die Prüfapparatur auf das embedded memory zugreifen kann, wenn auch mit deutlich verminderter Übertragungsbandbreite. Damit ist das Auslesen der Bitfehler-Tabelle bei embedded memories möglich, aber erheblich aufwendiger als bei commodity memories.
Darüberhinaus werden solche Halbleitereinrichtungen vom Typ SoC meist kundenspezifisch mit großer Variabilität der internen Konfiguration, kleinen Stückzahlen pro Konfiguration und hohen time-to-market Anforderungen gefertigt.
Damit ergibt sich allgemein die Anforderung, Halbleitereinrichtungen mit unterschiedlich konfigurierten Speichereinrichtungen mit möglichst geringem Aufwand an Modifikationen an Prüfapparaturen und Prüfprogrammen zu prüfen.
Es ist daher Aufgabe der Erfindung, ein Verfahren bzw. eine Halbleitereinrichtung zur Verfügung zu stellen, welche es ermöglichen die Anforderungen an eine aus einer Prüfapparatur und einem Prüfprogramm bestehende Prüfumgebung zur Reparatur von Speicherzellen in embedded memories zu vermindern sowie die Prüfzeit zu verringern.
Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Anspruchs 1 und eine Halbleitereinrichtung mit den Merkmalen des Anspruchs 7 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen angegeben.
Auf der Halbleitereinrichtung werden die mit Soll-Daten beschriebenen Speicherzellen der Speichereinrichtung unabhängig von deren Konfiguration ausgelesen und deren Inhalt mit den Soll-Daten verglichen. Die daraus gewonnene Bitfehler-Tabelle wird selbstständig sequentiell zur Prüfapparatur übertragen. Alle dazu notwendigen Steuersignale werden von der Halbleitereinrichtung erzeugt.
Auf SoCs setzt sich das embedded memory üblicherweise aus einer variablen Zahl von Speichereinrichtungen zusammen. Jeder dieser Speichereinrichtungen ist ein eigener Bereich mit redundanden Speicherzellen zugeordnet. Entsprechend ist für jede dieser Speichereinrichtungen ein eigenes Ersatzschema zu ermitteln.
In diesem Fall werden gemäß dem erfindungsgemäßen Verfahren die Speichereinrichtungen gleichzeitig ausgelesen. Da die Übertragung zur Prüfapparatur sequentiell erfolgt, werden die Daten in den Speichereinrichtungen zugeordneten Pipelinestufen zwischengespeichert.
Die Anforderungen an die Prüfumgebung reduzieren sich zunächst insofern, als sich in der Prüfapparatur ein Zähler erübrigt, dessen Funktion im Wesentlichen die erfindungsgemäße Anordnung auf dem SoC übernommen hat. Die Prüfzeit verringert sich, wenn während der Übertragung der Bitfehler-Tabellen andere Teile des SoCs geprüft werden können.
Die Konfiguration (z. B. Anzahl der Datenbits pro Adresse, Datenbus-Breite) der Speichereinrichtungen unterscheidet sich für verschiedene Typen von SoCs. Um verschieden konfigurierte Speichereinrichtungen einheitlich handhaben zu können, werden die Steuersignale der Teststeuereinheit angepasst.
Die Anpassung erfolgt automatisiert mit Schablonen auf einer frühen Design-Ebene des SoCs. Mit jeder Schablone für eine Speichereinrichtung ist die dazugehörende und für die Konfiguration der Speichereinrichtung passende Teststeuereinrichtung verknüpft, so dass im fertigen SoC die Teststeuereinrichtung immer die richtigen Signale zur Verfügung stellt.
Eine Standardisierung der Prüfprogramme ist dadurch möglich, dass die Kommunikation zwischen der Prüfapparatur und der Teststeuereinheit unabhängig von der Konfiguration der Speichereinrichtungen ist. Eine weitere Vereinfachung wäre möglich, wenn das Prüfprogramm die Anzahl und die Konfiguration der Speichereinrichtungen auf dem SoC anhand der zur Prüfapparatur übermittelten Daten selbst ermittelt.
Eine weitere Verringerung der Prüfzeit kann durch ein geeignetes Komprimieren der Bitfehlertabelle und dadurch verringerte Übertragungszeiten erreicht werden.
In der Regel werden keine einzelnen Speicherzellen ersetzt sondern immer ganze Gruppen von Speicherzellen. Dann kann auf die Übertragung der gesamten Bitfehler-Tabelle verzichtet werden. Es reicht die Übertragung einer komprimierten Bitfehler-Tabelle.
Üblicherweise sind die Speicherzellen in den Speichereinrichtungen wortweise organisiert und über Spalten- und Zeilenadressen adressierbar.
In besonders bevorzugter Weise werden jeweils mehrere Speicherzellen innerhalb eines Datenworts gemeinsam ersetzt. In diesem Fall enthält die komprimierte Bitfehler-Tabelle für alle gemeinsam ersetzbaren Speicherzellen nur einen Eintrag, der angibt, ob alle diese Speicherzellen in Ordnung oder mindestens eine dieser Speicherzellen defekt ist. Eine solche Komprimierung läßt sich in bevorzugter Weise durch eine ODER-Schaltung realisieren.
Die Speicherzellen können in Gruppen über mehrere, in bevorzugter Weise benachbarte, Spaltenadressen ersetzt werden.
Entsprechend erfolgt die Komprimierung, indem die den solcherart zusammengefassten Spaltenadressen zugeordneten Datenworte bei gleicher Zeilenadresse nacheinander ausgelesen werden, mit den Solldaten verglichen werden und das Ergebnis des Vergleichs als Fehlerinformation akkumuliert wird.
Die Speicherzellen können in ähnlicher Weise in Gruppen über mehrere, in bevorzugter Weise benachbarte, Zeilenadressen ersetzt werden.
Nachfolgend wird die Erfindung anhand einer Zeichnung näher erläutert, in deren einziger Figur die erfindungsgemäße Anordnung in einer bevorzugten Ausführungsform schematisch dargestellt ist.
Die Zeichnung enthält lediglich die für die Erläuterung der Erfindung wesentlichen Komponenten.
1 stellt schematisch eine Prüfapparatur PA und eine Halbleitereinrichtung HE dar, wobei letztere mehrere Speichereinrichtungen SE mit jeweils zugeordneten Teststeuereinheiten TE enthält, von denen lediglich jeweils zwei gezeichnet sind.
Von den Leitungsverbindungen zwischen der Prüfapparatur PA und der Halbleitereinrichtung HE sind lediglich ein Test-Steuerbus ATE_CMD und ein Test-Datenausgangsbus ATE_DO gezeigt.
Jede Speichereinrichtung SE besteht aus zwei gleichartigen Arrays (MacroA, MacroB) mit Speicherzellen SZ, die in diesem Fall mit einer Datenbus-Breite von jeweils 128 Bit konfiguriert sind.
Jede Teststeuereinheit TE besteht aus einer Teststeuerlogik TL, die auf den Test-Datenausgangsbus ATE_DO die Bitfehler-Tabelle ausgibt, über den Test-Steuerbus ATE_CMD Steuersequenzen der Prüfapparatur PA empfängt und in der Folge mit einem Zähler-Startsignal ZS einen Zähler TZ startet.
Über Ausgänge des mehrstelligen Zähler TZ werden in einer Teststeuertabelle TTAB Signaldaten für ein Interface-Select-Signal TISEL, ein Macro-Select-Signal DO_Enable und ein Speicher-Select-Signal Output_En (X bzw. Y) erzeugt.
Das Speicher-Select-Signal Output_En ist für jede Teststeuereinheit TE auf einer Halbleitereinrichtung HE verschieden (X bzw. Y) und steuert über eine dritte Treiberstufe Dr3 die aufeinanderfolgende Übertragung mehrerer Bitfehler-Tabellen.
Daneben initiieren alle Teststeuerlogiken TL gleichzeitig das Auslesen und Vergleichen der Daten aus den Speichereinrichtungen SE. Die Daten werden an Datenbussen DA zur den Teststeuereinheiten TE ausgegeben.
Die über den Datenbus DA ausgelesenen Daten werden in dieser Ausführungsform in einer Vergleichsstufe VS in einem Testbearbeitungsmodul TBM mit Soll-Daten verglichen. Dabei wird zunächst für jede Speicherzelle eine Fehlerinformation (defekt/nicht defekt) gewonnen.
Ferner wird in dieser Ausführungsform die so gewonnene Fehlerinformation in der Komprimierungsstufe KS des Testbearbeitungsmodul TBM komprimiert. Dazu wird die Fehlerinformation mehrerer, in der Regel benachbarter, Speicherzellen innerhalb eines Datenworts an die Eingänge einer Oder-Schaltung geführt. Der Ausgang der Oder-Schaltung gibt dann an, ob alle Speicherzellen, deren Fehlerinformation auf einen Eingang der Oder-Schaltung geführt ist, ohne Defekt sind, oder ob mindestens eine der Speicherzellen defekt ist.
Schließlich wird noch im Testbearbeitungsmodul TBM in Abhängigkeit des Interface-Select-Signals TISEL die obere oder die untere Hälfte der in diesem Fall schon komprimierten Fehlerinformation eines Datenworts über zweite Datenbusse DB an ein Macro-Select-Modul TMS weitergeschaltet.
in Abhängigkeit des Macro-Select-Signales DO-Enable wird entweder die Fehlerinformation für das Speicherzellen-Array MacroA oder für das Speicherzellen-Array MacroB über Busleitungen DC zur Teststeuerlogik TL übertragen.
In Abhängigkeit von Speichereinrichtung-Select-Signalen Output_EnX, Output_EnY wird die Fehlerinformation jeweils einer Speichereinrichtung aus der Teststeuerlogik auf den Test-Datenausgangsbus geschaltet.
Durch eine geeignete Teststeuer-Tabelle TTAB läßt sich die gewünschte sequentielle Ausgabe der Fehlerinformation innerhalb einer Bitfehler-Tabelle und von Bitfehler-Tabelle zu Bitfehler-Tabelle sicherstellen.
Dazu ist für jede mögliche Konfiguration der Speichereinrichtungen eine eigene Teststeuer-Tabelle TTAB erforderlich.
Die Speichereinrichtung ist im vorliegenden Fall ein eDRAM.
Bezugszeichenliste

HE

Halbleitereinrichtung

PA

Prüfapparatur

MacroA

erstes Array aus Speicherzellen

MacroB

zweites Array aus Speicherzellen

SE

Speichereinrichtung

TE

Teststeuereinheit

TBM

Testbearbeitungsmodul

TMS

Macro-Select-Modul

TL

Teststeuerlogik

TZ

Zähler

TTAB

Teststeuer-Tabelle

VS

Vergleichsstufe

KS

Komprimierungsstufe

Dr1

erste Treiberstufe

Dr2

zweite Treiberstufe

Dr3

dritte Treiberstufe

ATE_CMD

Test-Steuerbus

ATE_DO

Test-Datenausgangsbus

TISEL

Interface-Select-Signal

DO_Enable

Macro-Select-Signal

Output_EnX

erstes Speicher-Select-Signal

Output_EnY

zweites Speicher-Select-Signal

DA

erster Datenbus

DB

zweiter Datenbus

DC

dritter Datenbus

ZS

Zähler-Startsignal

SZ

Speicherzellen

Claims

Verfahren zur Ausgabe von Fehlerinformation aus einer Halbleitereinrichtung (HE) mit Speichereinrichtungen (SE), die Speicherzellen (SZ) aufweisen, umfassend: gleichzeitiges Ermitteln der jeweils genau einer der Speichereinrichtungen (SE) zugeordneten Fehlerinformation mittels Teststeuereinheiten (TE), die jeweils genau einer der Speichereinrichtungen (SE) zugeordnet sind; Zwischenspeichern der Fehlerinformation in Pipelinestufen, die den Speichereinrichtungen (SE) zugeordnet sind; und sequenzielles übertragen der den Speichereinrichtungen (SE) zugeordneten Fehlerinformation auf einem mit den Teststeuereinheiten (TE) verbundenen Test-Datenausgangsbus (ATE_D0) an eine Prüfapparatur (PA).
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das sequenzielle Übertragen in der Folge von über einen Test-Steuerbus (ATE_CMD) empfangenen Steuersequenzen von den Teststeuereinheiten (TE) gesteuert wird.
Verfahren nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass die jeweils einer der Speichereinrichtungen (SE) zugeordnete Fehlerinformation vor der Übertragung komprimiert wird.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Speichereinrichtungen (SE) wortweise organisierte Speicherzellen (SZ) umfassen und die Komprimierung der Fehlerinformation durch das Zusammenfassen der Fehlerinformation bezüglich mehrerer Speicherzellen (SZ) innerhalb desselben Datenworts erfolgt.
Verfahren nach einem der Ansprüche 3 bis 4, dadurch gekennzeichnet, dass die Speicherzellen (SZ) der Speichereinrichtungen (SE) jeweils über Spalten- und Zeilenadressen adressierbar sind und eine Komprimierung der Fehlerinformation durch Zusammenfassung der mehrere Spaltenadressen betreffenden Fehlerinformation erfolgt.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die auf mehrere Zeilenadressen bezogene Fehlerinformation komprimiert wird.
Halbleitereinrichtung umfassend: eine Mehrzahl von jeweils Speicherzellen (SZ) aufweisenden Speichereinrichtungen (SE); eine Mehrzahl von jeweils genau einer der Speichereinrichtungen (SE) zugeordneten und an diese angepassten Teststeuereinheiten (TE), die zum Auslesen und Vergleichen von Daten aus den Speicherzellen (SZ) geeignet sind; eine Mehrzahl von jeweils genau einer Speichereinrichtungen zugeordneten Pipelinestufen, die zur Zwischenspeicherung der jeweils einer der Speichereinrichtungen (SE) betreffenden Fehlerinformation geeignet sind; und einen mit den Teststeuereinheiten (TE) verbundenen Datenbus (ATE_D0) zur sequenziellen Ausgabe der Fehlerinformationen.
Halbleitereinrichtung nach Anspruch 7, gekennzeichnet durch eine erste Komprimierstufe (KS), die die Fehlerinformation eines mehrere Speicherzellen (SZ) umfassenden Datenworts in einer wortweise organisierten Speichereinrichtung (SE) zu komprimieren vermag.
Halbleitereinrichtung nach einem der Ansprüche 7 oder 8, gekennzeichnet durch eine zweite Komprimierstufe, die die Fehlerinformation mehrerer Spaltenadressen in einer durch Spalten- und Zeilenadressen organisierten Speichereinrichtung (SE) zusammenzufassen vermag.
Halbleitereinrichtung nach Anspruch 9, gekennzeichnet durch eine dritte Komprimierstufe, die die Fehlerinformation mehrerer Zeilenadressen in der durch Spalten- und Zeilenadressen organisierten Speichereinrichtung zu komprimieren vermag.