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GEBIET DER ERFINDUNG
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Die Erfindung betrifft allgemein
automatische Testgeräte
zum Testen von Halbleitereinrichtungen und insbesondere einen Mustergenerator
zur Verwendung in einem Speichertester zum Testen von burst- oder paket-gestützten Speichereinrichtungen.
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HINTERGRUND
DER ERFINDUNG
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Ein Speicher mit einem wahlfreien
Zugriff (Random Access Memory, RAM) bildet das größte Segment des
Halbleiterspeichermarkts. Von den zahlreichen Arten von RAM Speichern
ist einer der dominantesten Speichertypen ein Dynamisches RAM (Dynamic
RAM, DRAM). Die Charakteristiken eines hohen Leistungsvermögens und
von geringen Kosten des DRAMs macht dieses für Massenanwendungen in PC und
Arbeitsstations-Hauptspeichern geeignet.
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In einer Anstrengung zum Verbessern
der Datenraten an und von DRAM Speichern haben Speicherhersteller
Vorgehensweisen erdacht, um auf Gruppen von Zellen in dem Speicherkern
in Burst oder Paketen zuzugreifen. Diese Speicher, beispielsweise
Rambus Direkt-DRAM (Bambus Direct DRAM, DRDRAM) werden oft als barst-
oder paketgestützte
Speicher bezeichnet. Der Speicherausbau umfasst allgemein eine Vielzahl von
Eingangs/Ausgangs- (I/O) Stiften, die sowohl als Eingänge als
auch Ausgänge
für die
Einrichtung verdoppelt sind. Jeder I/O Stift empfangt und sendet
jeweilige Paketsignale mit vorgegebenen Burstlängen an die und von der Einrichtung.
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Die Pakete umfassen allgemein jeweilige
Wellenformen mit seriellen Bits, die Adressenbits enthalten, die
Stellen in dem Speicher zum Speichern von Datenbits spezifizieren.
Jedes Paket umfasst eine Einzelpaketadresse, die eine Spalten- und
Zeilenstelle einer Einrichtung, die gerade getestet wird (DUT),
zum anfänglichen
Zugreifen auf eine Gruppe von Zellen von dem Speicherkern identifiziert.
Eine Vielzahl von Datenbits in dem Paket werden dann aus dem Kern
in Bezug auf die Einzelpaketadresse gemäß einer DUT Abbildungsmythologie
gelesen oder an diesen geschrieben.
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In herkömmlichen Speichertestern für herkömmliche
1-Bit breite Speichereinrichtungen erzeugen Datengeneratoren in
dem Tester Datenbits für
eine Anlegung an die DUT in Übereinstimmung
mit der Adresseninformation. Herkömmliche Datengeneratoren weisen
typischerweise Einzelbitausgänge
auf und erfordern als Eingänge
eine Zellenadresse, die bestimmt, wo der Datenwert in der DUT angewendet
werden soll. Ein algorithmischer Mustergenerator spezifiziert im
Allgemeinen die Zeilen- und Spaltenstelle oder die Adresse für jedes
Datenbit und führt
die Adresseninformation an den Datengenerator. Die Datenbits werden
dann an die spezifizierten Adressen in dem DUT Kern geschrieben
und danach aus der DUT gelesen und mit erwarteten Datenwerten verglichen,
um zu bestimmen, ob irgendwelche Fehler aufgetreten sind.
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Für
herkömmliche
Speichereinrichtungen mit 1-Bit Breiten werden Datenmuster an die
Einrichtung in einer unkomplizierten Weise auf Grundlage der Zeilen-
und Spaltenadresse des physikalischen Speicherfelds geschrieben.
Ferner entspricht die serielle Bitrate der Adressen- und Datenbits
typischerweise der Betriebsfrequenz der DUT. Jedoch sind gegenwärtig die
meisten DRAMs 16-Bit breit. Ein RAM Bus Direkt-DRAM ist ein 18-Bit
breiter Teil mit einer Burstlänge
von 8 Wörtern.
Dies bedeutet im Allgemeinen, dass auf das interne Speicherfeld
der DUT mit jeweils 144 Bits (8*18 = 144) zugegriffen wird.
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Um die internen Zellen des Speicherkerns
genau zu testen muss das Einschreiben und Lesen der Daten von der
DUT und die DUT in einer vorhersagbaren und wiederholten Weise durchgefährt werden.
Somit müssen
die einzelnen Datenbits für
jedes Paket jeweilige Adressen aufweisen, die einer spezifischen
Zelle in dem Kern entsprechen, damit der Tester erfolgreich die
tatsächlichen
gegenüber
den erwarteten Datenwerten von der DUT verfolgt.
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Eine mögliche Lösung zum Testen von Paket-gestützten Speichern
beinhaltet das Implementieren eines Adressengenerators, der der
DUT Frequenz angepasst ist. Da erwartet wird, das RAM Einrichtungen
die 1 GigaHertz Schwelle übersteigen,
würde die
Implementierung eines derartiges Adressengenerators schwierig sein.
Außer
wenn eine der erzeugten Adressen für die Datenerzeugung der Adresse
entspricht, die der Benutzer an die Adressenstifte der DUT anliegen
möchte,
würde ferner
der Tester eine zusätzliche
Adresse erzeugen müssen.
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Eine alternative Lösung für den Einzelhochgeschwindigkeits-Adressengenerator,
der voranstehenden vorgeschlagen wurde, besteht darin, eine Vielzahl
von langsameren Mustergeneratoren parallel bereitzustellen, jeder
mit jeweiligen Adressengeneratoren. Ein Vorschlag, der ähnlich zu
dieser Lösung
ist, wird in dem U.S. Patent Nr. 5,796,748 von Housako et al. offenbart.
Zum Testen eines Speichers, der eine Betriebsfrequenz M aufweist,
mit einem Mustergenerator einer Frequenz L, werden N Mustergeneratoren
parallel in Übereinstimmung
mit der Beziehung M = N × L
verwendet.
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Obwohl die Lösung mit mehreren Mustergeneratoren
angeblich einfacher implementiert werden kann, als Folge der individuell
geringeren Geschwindigkeiten, erfordert dies einen N mal so großen Hardwarebetrag. Dies
ist höchst
unerwünscht,
wenn versucht wird die Anzahl von Gattern auf integrierten Schaltungen
und die Größe der Schaltungen
zu minimieren. Außer
wenn eine der Adressen des Datenbits für die DUT verwendet werden
kann, muss der Tester zum Beispiel eine 9-te Adresse erzeugen, wie
bei dem Ansatz mit dem einzelnen Hochgeschwindigkeits-Adressengenerator.
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Ein zusätzliches Problem bei beiden
obigen Ansätzen
betrifft die relative Schwierigkeit für den Benutzer Software zu
programmieren, um sämtliche
Datenbitadressen in Synchronisation zu halten, wenn sie an die DUT
angelegt werden. Für
eine gegebene Adresse, die zu einem Bit „0" gehört, gibt es beispielsweise
nur eine legale Adresse für
Bits „1"
bis „N".
Es könnte
eine relativ monumentale Aufgabe sein, derartige programmierte Muster
einem Debugging zu unterziehen.
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Weitere Beispiele der herkömmlichen
Vorgehensweisen findet man in dem U.S. Patent Nr. 5,835,969, der
europäischen
Patentanmeldung Nr. EP-A-0847060 und dem Artikel „Meet Synchronous
Memory Test Challenges", Test and Measurement World, Januar 1997.
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Was benötigt und bislang nicht verfügbar war
ist ein Speichertester, der eine minimale Hardwarelösung für das Adressenproblem
anbietet, welches voranstehend beim Testen von Paketgestützten Speichereinrichtungen
beschrieben wurde. Ferner besteht die Notwendigkeit, dass ein derartiger
Speichertester eine derartige Fähigkeit
mit einer geringen Modifikation an herkömmlichen Speichertesterkonstruktionen
aufweist. Ferner besteht die Notwendigkeit zum Testen von Paket-gestützten Speichereinrichtungen,
während
eine maximale Betriebszweckdienlichkeit für einen Benutzer bereitgestellt
wird. Der Paket-gestützte
Speichertester der vorliegenden Erfindung erfüllt diese Anforderungen.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Der Paket-gestützte Speichenester der vorliegenden
Erfindung stellt einen einzigartigen Mustergenerator bereit, der
eine minimale Hardware-gestützte
Lösung
anbietet, um die internen Adressen einer DUT zu identifizieren,
die zu einer DUT Paketadresse gehören. Die Lösung stellt diese Möglichkeit
mit minimalen Modifikationen an einem existierenden Hardwaredesign
bereit und maximiert die Betriebszweckdienlichkeit des Testen für einen
Benutzer.
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Um die voranstehenden Vorteile zu
realisieren umfasst die Erfindung in einer Ausbildung einen Mustergenerator
zur Verwendung in einem Speichenester zum Bereitstellen von Paketadressen-
und Datensignalen an einem Paket-gestützten Speicher, der gerade
getestet wird. Der Mustergenerator umfasst eine Adressenquele zum
Erzeugen eines externen Paketspeicher-Adressensignals. Das externe
Paketspeicher-Adressensignal stellt eine Vielzahl von adressierbaren
Speicherelementen in dem Speicher, der gerade getestet wird, dar.
Eine Vielzahl von Datengeneratoren sind in einer parallelen Beziehung
angeordnet und mit dem Ausgang der Adressenquelle gekoppelt, um
wenigstens einen Teil bzw. einen Abschnitt des Paketspeicher-Adressensignals
zu empfangen. Jeder der Datengeneratoren weist eine Logik auf, die
arbeitet, um eine interne Adresse von der Paketadresse abzuleiten.
Jede interne Adresse entspricht einem einzelnen Speicherelement innerhalb
des Speichers der gerade getestet wird. Ein Sequenzer (Ablaufsteuerung)
ist an den Ausgängen
der Datengeneratoren angeordnet, um die Datengeneratorausgänge in einer
Paketwellenform für
eine Anlegung an den Speicher, der gerade getestet wird, zu verteilen.
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In einer anderen Ausbildung umfasst
die Erfindung einen Halbleiterspeichertester, der eine Benutzerarbeitsstation
und einen Testerkörper,
der auf die Benutzerarbeitsstation reagiert, einschließt. Der
Testerkörper umfasst
eine Steuerlogik zum Erzeugen von Testbefehlen und einen Mustergenerator
zum Erzeugen von Paketadressen- und Datensignalen für eine Anlegung
an den Speicher, der gerade getestet wird. Der Mustergenerator umfasst
eine Adressenquelle und eine Vielzahl von Datengeneratoren, die
parallel mit der Adressenquelle gekoppelt sind. Die Datengeneratoren
weisen eine Logik auf, um einen Teil des Paketadressensignals zu
empfangen, und arbeiten, um jeweilige interne Adressen des Speichers,
der gerade getestet wird, von der Paketadresse abzuleiten. Der Mustergenerator
umfasst ferner einen Sequenzer (Ablaufsteuerung), um die Datengeneratorausgänge in eine
Paketwelleaform hinein zu verteilen. Eine Konditionierungs-Schaltungsanordnung
ist an dem Ausgang des Sequenzers in dem Testerkörper angeordnet, um die Wellenform
zu formatieren. Ein Testkopf koppelt mit dem Testerkörper und
umfasst eine Schnittstellen-Schaltungsanordnung, die dafür ausgelegt
ist, um an den Speicher, der gerade getestet wird, Ansteuersignale
zu koppeln und Signale von dem Speicher, der gerade getestet wird,
zu vergleichen.
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In einer noch anderen Ausbildung
umfasst die Erfindung einen Datengenerator zur Verwendung in einem
Mustergenerator, der zum Testen von Paket-gestützten Speichereinrichtungen
ausgelegt ist. Der Datengenerator umfasst einen Zeilenadresseneingang
zum Empfangen einer Paketzeilenadresse, einen Spaltenadresseneingang
zum Empfangen einer Paketspaltenadresse, und eine Logik mit einem
Eingang zum Empfangen der Paketspaltenadresse. Die Logik arbeitet,
um eine Vielzahl der internen Adressen von der Paketadresse abzuleiten.
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In einer noch anderen Ausbildung
umfasst die Erfindung eine Burstadressen-Steuerschaltung zur Verwendung
in einem Mustergenerator, ausgelegt zum Testen von Paket-gestützten Speichereinrichtungen.
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Die Burstadressen-Steuerschaltung
umfasst einen Keimadressenwähler
zum Identifizieren einer Keimadresse, einen Zähler, und eine Burstadresse-Nachschlagtabelle
zum erneuten Abbilden von vorgegebenen internen Adressen in der
Paketspaltenadresse für
eine Signalverschachtelung. Die Burstadressen-Nachschlagtabelle
reagiert auf die Keimadresse und den Zählerwert, um die Burstsequenz
der internen Adressen zu identifiziern.
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KURZBESCHREIBUNG
DER ZEICHNUNGEN
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Die Erfindung lasst sich besser unter
Bezugnahme auf die folgende ausführlichere
Beschreibung und die beiliegenden Zeichnungen verstehen. In den
Zeichnungen zeigen:
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1 ein
Blockdiagramm eines automatischen Testsystems, dass den Mustergenerator
der vorliegenden Erfindung verwendet;
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2 ein
Blockdiagramm des Mustergenerators in Übereinstimmung mit einer Ausführungsform
der vorliegenden Erfindung;
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3 ein
Blockdiagramm des Mustergenerators, der in 2 gezeigt
ist;
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4 ein
Blockdiagramm des Datengenerators, der in 3 gezeigt ist;
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5 ein
Blockdiagramm eines Datengenerators in Übereinstimmung mit einer zweiten
Ausführungsform
der vorliegenden Erfindung.
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AUSFÜHRLICHE
BESCHREIBUNG DER ERFINDUNG
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Burst- oder Paketspeichereinrichtungen
bieten die Möglichkeit
an, eine Spalte eines Speicherfelds mit einer „Paket" Adresse zu adressieren
und dann automatisch zusätzliche
Spalten in einer vorgegebenen Weise zu adressieren, ohne die zusätzlichen
internen Spaltenadressen auf externen Adressenleitungen bereitzustellen.
Dies ermöglicht
ein gleichzeitiges Zugreifen auf mehrere Speicherelemente mit einem
einzelnen Adresssignal, was die Geschwindigkeit der Einrichtung
dramatisch verbessert. Eine vollständigere Beschreibung einer
derartigen Einrichtung findet man z. B. in dem U.S. Patent Nr. 5,812,488
mit dem Titel „Synchronous
Bunt Extended Data Out DRAM".
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Bezugnehmend nun auf 1 umfasst ein automatisches Testsystem 10 zum
Testen einer derartigen Einrichtung, die sich unter einem Test befindet
(DUT) 29, in Übereinstimmung
mit einer Ausbildung der Erfindung, eine computer-gestützte Benutzerarbeitsstation
(Workstation) 12, die mit einem Testerkörper 14 gekoppelt
ist. In dem Testerkörper
sind eine Vielzahl von Testenubsystemen untergebracht, einschließlich einer
Steuerlogik 16, einer Ausfallverarbeitungs-Schaltungsanordnung 18 und
eines Mustergenerators 30 zum Erzeugen von Adressen- und
Datensignalen. Die Konditionierungs-Schaltungsanordnung 20, die
an dem Ausgang des Mustergenerator angeordnet ist, führt Zeitsteuerungs- und Formatierungsoperationen
für die
Adressen- und Datensignale aus. Der Testerkörper umfasst ferner eine DUT
Schnittstelle 23, die in der Nähe zu der DUT positioniert
ist. Die DUT Schnittstelle verbindet die Treiber-Schaltungsanordnung
(24) und die Vergleichs-Schaltungsanordnung 26 zum
Anlegen und Erfassen von Signalen an die und von den jeweiligen
Eingangs/Ausgangs-(I/O)Stifte 28 der DUT 29.
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Weiter bezugnehmend auf 1 bietet der Mustergenerator 30 der
vorliegenden Erfindung eine unkomplizierte Hardwarelösung an,
um die internen Adressen zu erzeugen, die zu den einzelnen Datenbits
in einem Paket gehören.
Dies wird durch Verwenden einer Adressenquelle 32 zum Erzeugen
einer Paketadresse und einer Vielzahl von Datenerzeugungsschaltungen 70,
die mit der Adressenquelle gekoppelt sind, um die zu dem Paket gehörigen Datenbits
zu erzeugen, erreicht. Jede Datenerzeugungsschaltung umfasst eine
Logik 74 (2),
um jeweilige interne Adresse für
die jeweiligen Datenbits abzuleiten.
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Bezugnehmend nun auf 2 umfasst die Adressenquelle 32 einen
algorithmischen Mustergenerator (Algorithmic Pattern Generator,
APG), um Paketadressen algorithmisch zu erzeugen und diese entlang
eines Eingangsadressen Busses 34 zuzuführen. Die Paketadressen sind
algorithmisch in Einheiten von Zeilen-(X), Spalten-(Y) und Bank-(Z)Orte
innerhalb der DUT definiert. Vorzugsweise umfasst der algorithmische
Mustergenerator eine Logik, die in dem technischen Gebiet altbekannt
ist, um einen 32-Bit Ausgang zu erzeugen, um Paket X und Y Adressenausgänge MEMPAT_XY
und optional MEMPAT_DATA an die Datenerzeugungsschaltungen 70 und
einen Ausfallvektorspeicher (Fail Vector Memory, FVM) 36 zu
führen.
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In vielen Fällen können die Datenbits in einem
Paket in unterschiedlichen Sequenzen angeordnet werden. Um Variationen
in der verpackten Ablaufsteuerung zu ermöglichen verwendet der Mustergenerator 30 optional
eine Burstadressen-Steuerschaltung 40 (die in Phantomdarstellung
in 2 dargestellt ist),
um zu ermöglichen,
dass verschiedene Abbildungen der Datenbits auf Grundlage einer
Y Keimadresse auftreten. Eine Keimadresse ist die Adresse des ersten
Datenbits in einem Paket. Die Burstadressen-Steuerschaltung umfasst ein 128 × 6 RAM 42,
das den Y Adressen - Keimadressenausgang von drei 16 : 1 Multiplexere 44,
die mit der Adressenquelle 32 gekoppelt sind, empfängt. Ein
interner Zähler 46 ist
vorgesehen, um die Burstadresse nach zu verfolgen, und reagiert
auf einen Kontroller 48 (Steuereinrichtung) über jeweilige
Rücksetzbefehlsleitungen 50 und 52.
Der Zähler
umfasst einen „Zweierzählmodus",
der von einer „Zweierzähl-„Schaltung 54 zur
Verwendung während
eines Betriebs bei 100 MHz eingegeben wird. Eine 50 MHz Modulschaltung 56 erzeugt
ein 50 MHz Modulsignal (wenn gewählt),
das bei 55 invertiert und danach mit dem ersten Rücksetzsignal
durch ein UND Gatter 57 UND-Verknüpft wird. Der Ausgang des UND
Gatters ist mit einem ODER Gatter 61 verbunden. Das ODER
Gatter umfasst als einen zweiten Eingang den Ausgang von einem zweiten
UND Gatter 59. Das zweite UND Gatter reagiert auf das Rücksetz-0-Signal.
Kollektiv bilden die UND Gatter 57 und 59, die
Inverter 55 und das ODER Gatter 61 eine Halteschaltung.
Auf Grundlage des Modus der DUT 29 erzeugt die Burstadressen-Steuerschaltung 40 einen
6-Bit Ausgang BA_RAM, der die erneute Abbildung von Information
in der Y Adresse für
eine DDR Verschachtelung bereitstellt.
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Weiter bezugnehmend auf 2 wird der Burstadressensteuerschaltungsausgang
und die mehrfach Bitadressen-Quellenausgänge MEMPAT_XY und MEMPAT_DATA über ein
Eingangsmultiplexerfeld 60 verteilt. Das Feld umfasst mehrere
Multiplexergruppen M1–M8.
Jede Multiplexergruppe umfasst eine Vielzahl von Multiplexere, die
individuell Eingangsverbindungen einschließen, die mit sechs Gruppen
von Signalquellen gekoppelt sind. Die Quellen umfassen die Musterspeicher
X Y Adressensignale MEMPAT_XY, die Musterspeicher-Datensignale MEMPAT_DATA,
die Burstadressensteuerchaltungsausgänge, Steuerausgangssignale SVM_INMUX_CTRL
von dem Kontroller 58 und jeweilige Signale 1 Logisch 1 und
Logisch 0. Das Eingangsmultiplexerfeld verteilt und steuert
kollektiv, welche Bits den jeweiligen internen X und Y Adressenbussen 62 und 64 (über die
Gruppe M2) zugewiesen werden. Die Eingangsfeldmultiplexer wählen auch,
welche Bits ein DY Verscrambelungs-RAM 76 (über die Gruppe M1) ein X Verscrambelungs-RAM 150 (Gruppe
M5), ein Y Verscrambelungs- RAM 152 (Gruppe
M6), einen Datenmultiplexer RAM 142 (Gruppe M3), ein Befehls-RAM 171 (Gruppe
M4), ein Post-Topo-RAM 143 (Gruppe M7) und einen Ausgangsmultiplexer
RAM 178 (Gruppe M8) adressieren. Die einzelnen Quellen
werden durch vorprograminierte statische Register (nicht gezeigt),
die zu jedem Multiplexer gehören,
gewählt.
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Bezugnehmend nun auf die 2 und 3 umfasst der Mustergenerator 30 eine
parallele Konfiguration von vier (oder weiteren) Datenerzeugungsschaltungen 70,
um die einzelnen Datenbits für
Paketburstlängen von
vier oder acht zu erzeugen. Jede Datenerzeugungsschaltung umfasst
einen Datengenerator 72 und eine Logik 74, die
ein DY Verscrambelungs-RAM 76 umfasst, um die interne Y
Adresse für
das Datenbit abzuleiten, das von der Paket X, Y und Z Adresse erzeugt
wird. Der Datengenerator empfängt
die X Adresseninformation direkt von dem X Adressenbus 64.
Ein Pro-Bit-Überbrückungsmultiplexer 78 empfängt den
Ausgang des DY RAM 76 und die Paket Y Adresse von dem Y
Adressenbus 62. Der Ausgang des Multiplexers 78 wird
entlang eines DY Adressenbusses 80 an einen zugehörigen Datengenerator 72 geführt, um
eine Spaltenadresse pro Paketdatenbit bereitzustellen.
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Unter besonderer Bezugnahme auf 4 umfasst jeder Datengenerator 72 einen
Logikfunktionsgenerator (Logic Function Generator, LFG) 82,
der Quelleneingänge
von dem ankommenden DY Adressenbus 80 und dem X Adressenbus 72 empfängt. Ein
Paar von 32 : 1 Multiplexere 84 und 86 wählen zwischen
den ankommenden Quellen und verteilen Einzelbitsignale durch jeweilige
Sechs-Bit Statikregister 88 und 90 für jeweilige
J und K Buseingänge
(nicht gezeigt) des LFG. Der LFG arbeitet in Übereinstimmung mit einer Vielzahl von
Moden, die über
eine LFG Funktionsauswahl von einem Datensatz-RAM-Speicher 96 (2) wählbar sind, der in dem Controller 48 angeordnet
ist. Jeder Datengenerator weist sein eigenes Feld in dem Datensatz-RAM
auf, der jedem Generator erlaubt, seine Logikfunktion zu wählen, auszugeben
und unabhängig
von den anderen Datengeneratoren zu invertieren.
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An dem Ausgang des LFG 82 ist
ein 4 : 1 Multiplexer 98 angeordnet, der die Datenbitquelle
in Übereinstimmung
mit einem Steuersignal DS_MEM_DGO_OUTPUT_SEL, das von dem Datensatzspeicher 96 bereitgestellt
wird, wählt.
Andere Quellen an dem Eingang zu dem Multiplexer 98, abgesehen
von dem LFG, umfassen ein Übereinstimmungs/Paritätssignal
und jeweilige Logisch 1 und Logisch 0 Bits. Das Übereinstimmungs/Paritätssignal
stammt von jeweiligen Übereinstimmungs-
und Paritätsschaltungen 100 und 102 und wird über einen
Münzen/Paritäts-Multiplexer
104 gewählt,
der mit einem statischen Register 106 gekoppelt ist. Der
Ausgang des Quellenwählmultiplexen 98 wird
durch ein XOR Gatter 108 mit einem Pre-Topo-Invertierungsbit
DS_MEM_DG0_INVERT von dem Datensatzspeicher 96 XOR-verkaüpft. Dieser
"Pre-Topo"-Ausgang wird durch ein Register 109 und an einen
zweiten Teil des FVM Speichen 97 (2)
für einen
nachfolgenden Vergleich mit eingefangenen Daten der DUT 29 geführt.
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Weiter bezugnehmend auf 4 umfasst jeder Datengenerator 72 eine
topologische Invertierungs-Schaltungsanordnung 119 (in
Phantomdarstellung) um topologische Invertierungsbits, wenn erforderlich,
bereitzustellen. Dieses Merkmal ist wichtig, da viele DRAM Speicherkernelemente
das Datenbits invertieren, das an vorgegebenen Speicherelemente
in dem Kern geschrieben wird. Die topologische Invertierungs-Schaltungsanordnung
berücksichtig
jegliche Invertierungen durch die DUT, um eine Konsistenz für einen
Benutzer aufrechtzuerhalten, wenn er in Ausdrücken von logisches 1-en und
logischen 0-en denkt.
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Die Invertierungs-Schaltungsanordnung 110 umfasst
einen 34 : 1 Eingangsmultiplexer 112, der die X Adresse
X ADR, die DV Adresse DG0_DTY_ADR und Logisch 0 und Logisch 1 Bits
empfangt. Der Ausgang des Multiplexers stellt ein 10-Bit Signal
an einem Wähler 114 bereit,
der auch als einen Eingang eine Datenbus-Topo-RAM-Adresse von einem
Topo-RAM-Adressengenerator 116 empfangt. Ein PG BUSY Bit
wirkt zum Wählen
der Quelle des Wählerausgangs.
Der Ausgang des Wählers
ist mit einem Register 118 gekoppelt, das ein 10-Bit Adressensignal
an einem Multimodus-Topo-RAM-Speicher 120 bereitstellt.
Ein elftes Bit von dem Eingangsmultiplexer wird über ein Register 123 gekoppelt,
um als ein Modusbit für
eine Modusauswahllogik 122 zu dienen. Die Modusauswahllogik 122 umfasst
ein UND-Gatter 124,
welches das Modulbit mit einem invertierten programmierten Modulsignal 2 TOPO-MODE
UND-verknüpft,
um ein Steuersignal an einem Invertierungswähler 126 zu erzeugen.
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Ausgangsdatenbitpfade 128 und 130 koppeln
mit dem Topo-RAM 120 und umfassen jeweilige UND-Gatter 132 und 134,
die ein Freigabesignal DB_ENA mit dem jeweiligen Invertierungsbit
(Invertierungsbits) von dem Topo-RAM „UND"-verknüpfen. Jeweilige
XOR Gatter 136 und 138 empfangen die UND-verknüpften Ausgänge und
dienen dazu, das Invertierungsbit mit dem XORverknüpften DG_DATA
Bit von dem LFG 82 XOR zu verknüpfen. Die Ausgänge der
jeweiligen XOR Gatter stellen ein oder zwei Datenbits bereit, in
Abhängigkeit
von dem Topo-RAM-Modus, für
einen bestimmten Datengenerator 72. Demzufolge unterstützt ein
Bit von jedem Datengenerator Paketbursts von vier, während zwei
Bits von jedem Generator Paketbursts von acht unterstützen.
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Bezugnehmend wiederum auf die 2 werden die Datenbits,
die von den jeweiligen Datengeneratoren 72 erzeugt werden,
an jeweilige DG DATA Wähler 140 geführt. Die
Wähler
werden durch ein 16 × 12 Daten-Mux-RAM 142 über einen
Daten-Mux-Steuerbus 144 gesteuert. Das Daten-Mux-RAM erzeugt vier
Sätze (einen
Satz für
jeden Datengenerator) von 3-Bits für eine Auswahl von einem der
acht möglichen
Eingänge.
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Um eine herkömmliche X und Y Adressenverscrambelung
bereitzustellen sind jeweilige X und Y Adressen-Verscrambelungsschaltungen 146 und 148 zwischen
dem Mustergeneratoreingang und Ausgabemultiplexerfeldern 60 und 166 angeordnet.
Die Verscrambelungsschaltungen umfassen jeweilige 256K X und Y Verscramblungs-RAMs 150 und 152,
die als Nachschlagtabellen zwischen den physikalischen und logischen X
und Y Adressen dienen. Die Ausgänge
des Verscrambelungs-RAMs sind mit jeweiligen Wählern 154 und 156 verbunden,
um die verscrambelten Signale entlang jeweiliger X und Y verscrambelter
Adressenbusse 158 und 160 zu verteilen. Jeweilige Überbrückungs-Verbindungen 162 und 164 koppeln
die nicht verscrambelten X und Y Adressensignale an die Wähler 154 und 156.
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Um eine Post-topologische Invertierungsinformation
bereitzustellen ist eine Post-Topo-Schaltung 141 in dem
Mustergenerator 30 implementiert. Die Post-Topo-Schaltung
umfasst ein 8K Post-Topo-RAM 143, dass einen 2-Bit Ausgang
an einem Paar von XOR Gattern 154 bereitstellt. Die XOR
Gatter führen
eine XOR Funktion für
den Ausgang des Post-Topo-RAMs mit dem Datensignal MEMPAT DATA aus.
Der XOR-verknüpfte Ausgang
wird dann als ein alternatives Datensignal ALT DATA an ein anderes
Mustergeneratormodul geführt.
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Unter fortgesetzter Bezugnahme auf 2 umfasst der Mustergenerator 30 eine
Ausgangsschnittstelle 166, die eine Vielzahl von Ausgangsadressen-Multiplexerfeldern 168, 170 und 172 umfasst,
die Signale entlang eines Einzeladressen (ADS)-Busses 174 (in der 2 zur Übersichtlichkeit als getrennte
8-Bit und 24-Bit-Busse gezeigt) und einem Testkopfbus 176 verteilen.
Der Testkopfbus wird in zweckdienlicher Weise für Bereichsausfallhalte-(Region
Fail Latch, RFL) Anwendungen implementiert, die in dem technischen
Gebiet altbekannt sind. Das Testkopf-Wählerfeld 168 umfasst
eine Gruppe von sechszehn 58 : 1 Multiplexern, die individuell als
Eingänge
jeweilige alternierende Testkopfsignale ALT_TH_BUS, DG Datensignale,
verscrambelte X und Y Adressensignale, Post-Topo-Signale, alternative
Invertierungssignale, und Logisch 0 und Logisch 1 Signale
empfangen. Die Eingänge
werden durch das Wählerfeld 168 durch
vorprogrammierte statische Register (nicht gezeigt) durchgeschaltet,
um einen 16-Bit Ausgang für
den Testkopfbus 176 zu erzeugen.
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Für
den ADS Bus 174 werden obere und untere Multiplexerfelder 170 und 172 ähnlich zu
dem Testkopf-Wählerfeld 168 verwendet,
um die verschiedenen Ausgangssignale zu verteilen. Das obere ADS
Multiplexerfeld 170 verteilt die oberen 8 Bits des ADS
Busses in Übereinstimmung
mit vorprogrammierten statischen Registern (nicht gezeigt). Die
Eingänge
an dem oberen Multiplexerfeld sind ähnlich wie diejenigen, die
mit dem Testkopf-Wählerfeld
identifiziert werden, mit Ausnahme der alternativen Testkopfsignale.
Ferner umfassen die oberen und unteren Multiplexerfelder einen Eingang
von einem Befehls-RAM 171, der Befehlspaketdaten an dem
ADS Bus 174 bereitstellt. Das untere ADS Wählerfeld 172 ist ähnlich wie
die anderen Wählerfelder
und verwendet vierundzwanzig 52:1 Multiplexer, um die unteren 24
Bits des 32-Bit ADS Busses zu erzeugen. Im Gegensatz zu dem oberen
ADS Wähler
spricht der untere ADS Wähler
auf Quellenwählbits
von einem 64-tiefem Ausgangs-MUX-RAM 178 an. Das Ausgangs-Mux-RAM
wird in 24 Sätze
von 6-Bits aufgebrochen, wobei jedes Bit an einen 52 : 1 Multiplexer
für die
Auswahl des unteren Abschnittes des ADS Busses (die letzten 24 Bits)
geht. Der ADS Bus koppelt mit einem dritten Abschnitt des FVM 177.
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Im Betrieb wird die DUT 29 über die
DUT Schnittstelle 23 mit dem Testkopftreiber und der Vergleichs-Anordnung 24 und 26 verbunden.
In Abhängigkeit
von dem Typ der DUT, die gerade getestet wird, wird ein Testprogramm,
welches vorgegebene Teststeuerungs-, Adressen- und Datensignale
für jeden
Stift der DUT umfasst, in die Steuerlogik 16 geladen und über die
Benutzerarbeitsstation 12 überwacht.
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In Betrieb und unter Bezugnahme nun
auf 1 führt die
Steuerlogik 16 die Sequenz der programmierten Befehle aus,
um den Mustergenerator 30 m aktivieren, um Adressen- und Datensignale
für eine
Anlegung an die DUT 29 zu erzeugen. Allgemein erzeugt der
Mustergenerator arithmetisch Paketadressen mit der Adressenquelle 32.
Gewählte
Bits von den Paketadressen werden dann durch die parallele Konfiguration
der Datengeneratoren 70 geführt, um die Vielzahl von Datenbits
zu erzeugen, die zu jeder Paketadresse gehören.
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Insbesondere unter Bezugnahme auf
die 2 und 3 arbeitet der Mustergenerator 30,
indem er zunächst
die algorithmisch erzeugte Paketadresse MEMPAT XY über dem
Eingangsmultiplexerfeld 60 verteilt. Die Paketadresse wird
auch an den ersten Teil des FVM 36 und die Burstadressen-Steuerschaltung 40 durch die
Keimadressenmultiplexer 44 geführt.
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Die Burstadressen-Steuerschaltung
40 identifiziert
die Paketkeimadresse für
eine Eingabe an das Burstadressen-RAM
42. Der Zähler
46 wird
initialisiert, um ein Zählen
zu beginnen, sobald die Keimadresse erfasst wird. Die Verarbeitung
des Zählwerts
im Zusammenhang mit der Keimadresse wird durch den Betriebsmodus
der DUT
29 bestimmt. Zum Beispiel kann die DUT in einem
Verschachtelungsmodus oder einem linearen Modus sein, wie in dem
technischen Gebiet altbekannt ist. In jedem Fall ist oft die erneute
Abbildung der Y Adresse durch die Burstadressen-Steuerschaltung
erforderlich. In dem Verschachtelungsmodus ist ein typischer Fall
für das
RAM, welches gerade getestet wird, die Keimadresse mit dem internen
Zählwert
für jeden interen
Adressenort (oder Rahmen) XOR-zu verknüpfen, wie in der nachstehenden
Tabelle gezeigt:
-
Für
eine Einrichtung in einem linearen Modus bestimmt die Keimadresse
die Paketstartadresse. Die interne Adresse wird dann für jedes
Datenbit des Pakets implementiert, wie in der nachstehenden Tabelle
gezeigt:
-
Der neu abgebildete Paketadressenausgang,
der von der Burstadressen-Steuerschaltung 40 erzeugt wird,
wird dann als ein Quelleneingang über dem Eingangsmultiplexerfeld 60 verteilt.
-
Um die internen Adressen für die Datengeneratoren 72 zu
identifizieren, empfängt
die Logik 74 die Paket-XY-Information von dem Ausgang der
ersten Multiplexergruppe M1. Die XY Information adressiert das Datagen-Verscrambelungs-RAM 76,
das die internen Adressen der DUT, die zu der Paketadresse gehören, ausgibt.
Die internen Adressen werden durch eine Vorprogrammierung des DY
RAM konsistent mit der erwarteten DUT Abbildungsmythologie abgeleitet.
Ein Pro-Bit-Überbrückungsmultiplexer 78 verarbeitet
die abgeleitete interne Adresse, die von dem DY RAM erzeugt wird,
mit Y Adressen-Information auf dem Y Adressenbus 62.
-
Die DV internen Adressen werden dann
von der Logik
74 an die Datengeneratoren
72 über den
DV Adressenbus
80 weitergeleitet (
4). Die X Adressen- und DY-Adressensignale
werden an die topologische Invertierungs-Schaltungsanordnung
110 und
den Logikfunktionsgenerator
82 verteilt. Der Logikfunktionsgenerator
verarbeitet dann die Adresseninformation in Übereinstimmung mit einer Funktion,
die von dem 4-Bit Moduswählsignal
DS_MEM_DG0_LFG_FCN_SEL eingestellt wird. Die Modusauswahl bestimmt,
welche Logikfunktion bei dem 1-Bit J und K Eingängen ausgeführt werden wird. Das 1-Bit
Ergebnis ist auf die folgende Tabelle gestützt:
-
Der LFG Ausgang wird dann als eine
Eingabequelle an dem Quellenwählmultiplexer 98 verwendet
und mit dem Pre-Topo-Invertierungsbit DS_MEM_DG0_INVERT XOR verknüpft. Der
sich ergebende Ausgang umfasst das Datenbit für eine Anlegung an die abgeleitete
DY Adresse. Der Datenbitausgang wird in dem zweiten FVM Abschnitt 97 gespeichert
und an die jeweiligen XOR Gatter 136 und 138 für eine XOR-Verknüpfung mit dem
erzeugten Invertierungsbit (den Invertierungsbits) verteilt.
-
Die topologische Invertierungs-Schaltungsanordnung 110 empfangt
auch die X und DY Adressenbits und verarbeitet diese durch den Eingangsmultiplexer 112.
Die verarbeitete Adresseninformation wird mit der Topo-RAM Adresseninformation
von dem Topo-RAM-Adressengenerator 116 paarweise
zusammengefasst und durch den Wähler 114 an
das Adressenregister 118 verteilt. Das Register erzeugt
dann die 10-Bit Topo-RAM-Adresse an dem Topo-RAM 120, das
die Invertierungsbits für
den Datengenerator 72 bereitstellt. Das RAM wirkt als eine
konfigurierbare Nachschlagtabelle, um Invertierungsbits auf Grundlage
der jeweiligen X und DV Adressenbusse 62 und 80 zu
erzeugen. Eine Programmierung des Modus der Topo-RAM-Konfiguration
wird über
einen Datenbus (nicht gezeigt) erreicht. Die Programmierung spezifiziert,
ob das RAM ein oder zwei Invertierungsbits erzeugt, und konfiguriert
entsprechend das RAM als ein 1K tiefes (für zwei Ausgabebits) oder ein
2K tiefes (für
ein Ausgabebit).
-
Das (die) Topo-RAM-bit (bits) werden
dann entlang der jeweiligen Datenpfade 128 und 130 für eine abschließende XOR-Verknüpfung mit
dem LFG Datenbit durch XOR Gatter 136 und 138 ausgegeben.
-
Bezugnehmend wiederum auf 2 werden die Datenbits an
die jeweiligen DGDATA Wähler 140 für eine richtige
Paketverarbeitung an dem Ausgangsmultiplexerfeld 166 geführt, wie
von dem Daten-Mux-RAM 142 geleitet.
Datenbits werden über
den Testkopfwähler 168 an
den Testkopfbus 178 und durch die ADS Wähler 170 und 172 an
den ADS Bus 174 verteilt.
-
Bezugnehmend nun auf 1 werden
die Adressen- und Datensignale, die vom dem Mustergenerator 30 erzeugt
werden, an die Konditionierungs-Schaltungsanordnung 20 geführt, die
die Adressen- und Datensignale formatiert und modifiziert, um dem
DUT Signalformat angepasst zu sein. Die erzeugten Adressen- und
Datensignale werden auch in den FVM (2)
177 gespeichert, um später
einen Vergleich mit eingefangenen Datensignalen von der DUT an den
gleichen Speicherstellen bereitzustellen.
-
Die formatierten Paketadressen- und
Datensignale werden dann an die geeigneten Speicherelemente der
DUT 29 durch die Treiber-Schaltungsanordnung 24 angelegt.
Die einzelnen Speicherelemente werden durch die DUT in Übereinstimmung
mit der Paketadresse und der DUT Abbildungsmythologie geladen. Durchschnittsfachleute
in dem technischen Gebiet werden erkennen, dass durch Ableiten der
internen Adressen für die
einzelnen Datenbits in jedem Paket auf Grundlage der DUT Abbildungstechnik
der Tester in der Lage ist die tatsächliche Speicherelementadresse
in dem FVM 177 zu verfolgen.
-
Die Datenbits, die an die DUT geschrieben
werden, werden danach davon durch die Vergleichs-Schaltungsanordnung 26 gelesen,
die Pakete von Datenbits einfängt,
durch jeweilige Paketadressen von der DUT identifiziert werden.
Die eingefangen Paketsignale werden an die Ausfallverarbeitungs-Schaltungsanordnung 18 geführt, wo
sie mit neu erzeugten Adressen- und Datensignalen von dem Mustergenerator
verglichen werden. Wenn die eingefangenen Datensignale mir erwarteten
Werten übereinstimmen,
dann gelten die entsprechenden Speicherelemente der DUT als für den bestimmten
Test, der gerade ausgeführt
wird, akzeptabel.
-
Bezugnehmend nun auf 5 minimiert eine Logikschaltung 200 zur
Verwendung in einem Datengenerator gemäß einer zweiten Ausführungsform
der vorliegenden Erfindung den Speicherbedarf, der zum Ableiten
einer internen Y Adresse von einer Paket Y Adresse benötigt wird.
Die Logikschaltung umfasst ein erstes Feld von sechs 50 : 1 Multiplexern 202,
die einen Sechs-Bit-Eingang an einem relativ kleinen 64 × 16 RAM 204 erzeugen.
Das RAM speichert Information in bezog auf die Y Adressendiskontinuitäten, um
den Betrag der Information zu minmieren, die zum Ableiten der internen
Y Adresse benötigt
wird. Der Ausgang des RAM wird durch ein XOR Gatter 206 mit
dem Ausgang eines zweiten Multiplexerfelds 208, dass eine
16-Bit nominelle Y Adresse ausgibt, XOR-verknüpft.
-
Im Gegensatz zu der Logik 74,
die in der ersten Ausfühungsform
offenbart wird, und die ein RAM verwendet, das einen DG Y Adressenausgang
bereitstellt, zeigt das RAM, das in der zweiten Ausführungsform verwendet
wird, lediglich an, wann eine Y Adresse auf Grundlage von vorgegebenen
Kriterien zu invertieren ist. Die Breite des RAM wird durch die
Breite der DG Y Adresse bestimmt. Die Tiefe des RAM wird andererseits dadurch
bestimmt, wie viele Diskontinuitäten
vorhanden sind. Beispiele von Diskontinuitäten umfassen Fälle bei
denen:
-
- (1) eine Hälfte
eines Felds die Spiegelung der anderen Hälfte ist, was ein Bit zur Beschreibung
benötigt
(das höchstwertige
Bit dieser Achse);
- (2) Balkenleitungen an der Hälfte
des Felds umgedreht werden, was ein Bit zur Beschreibung benötigt (das höchstwertige
Bit der X Adresse);
- (3) zwei Spaltenbits sich in der Hälfte des Felds umdrehen, was
ein Bit zur Beschreibung erfordert (das höchstwertige Bit der X Adresse);
- (4) vier Spaltenbits sich an der Hälfte des Felds umdrehen, was
zur Beschreibung drei Bits erfordert (das MSB der X Adresse und
die 2 LSBs der Y Adresse).
-
Der letzte Fall nimmt an, dass der
gleiche Datengenerator sämtliche
vier Bits schreibt, oder mit anderen Worten, nur eines der vier
Bits wird pro Paket geschrieben. Wenn sämtliche vier Bits in dem gleichen
Paket geschrieben werden, dann wird nur ein Bit benötigt und
zwei Ausgabebits werden benötigt,
die beschreiben, welche der vier Bitpositionen der Datengenerator
gerade adressieri.
-
Dwchschnittsfachleute im technischen
Gebiet werden die vielen Nutzen und Vorteile erkennen, die von der
vorliegenden Erfindung bereitgestellt werden. Von besonderer Wichtigkeit
ist die minimale Hardware, die benötigt wird, um interne Spaltenadressen
von Paketadressen durch eine Verwendung der Datengeneratorlogik
abzuleiten. Dies erlaubt nicht nur eine Implementierung von relativ
wenigen herkömmlichen
Adressenquellen, sondern minimiert jegliche erforderliche Modifikationen
für herkömmliche
Tester auf die Datengeneratorkonstruktion.
-
Während
die Erfindung unter Bezugnahme auf ihre bevorzugten Ausführungsformen
besonders dargestellt und beschrieben worden ist, werden Dwchschnittsfachleute
in dem technischen Gebiet erkennen, dass verschiedene Änderungen
in der Ausbildung und den Einzelheiten darin durchgerührt werden
können,
ohne von dem Umfang der Erfindung abzuweichen, so wie er in den
Ansprüchen
definiert ist.
