JP2915945B2 - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JP2915945B2 JP2915945B2 JP2004788A JP478890A JP2915945B2 JP 2915945 B2 JP2915945 B2 JP 2915945B2 JP 2004788 A JP2004788 A JP 2004788A JP 478890 A JP478890 A JP 478890A JP 2915945 B2 JP2915945 B2 JP 2915945B2
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- polarity
- address
- memory
- inversion
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は半導体によって作られたメモリを試験する
メモリ試験装置に関し、特に記憶容量が大きいメモリを
試験するに適した機能を付加したメモリ試験装置を提供
しようとするものである。
メモリ試験装置に関し、特に記憶容量が大きいメモリを
試験するに適した機能を付加したメモリ試験装置を提供
しようとするものである。
「従来の技術」 ダイナミック・ランダム・アクセスメモリ（DRAM）に
おいては、ビットセンス回路に差動のセンスアンプを用
いる。このため論理値“1"を書き込んでも、ビットライ
ンがセンスアンプの入力のどちらかに接続されているか
で、中のセルをチャージするかディスチャージするかが
違ってくる。つまり、アドレスにより記憶する論理を本
来の論理とは逆の論理に反転させて記憶し、読み出し時
は元の論理に戻して出力する。
おいては、ビットセンス回路に差動のセンスアンプを用
いる。このため論理値“1"を書き込んでも、ビットライ
ンがセンスアンプの入力のどちらかに接続されているか
で、中のセルをチャージするかディスチャージするかが
違ってくる。つまり、アドレスにより記憶する論理を本
来の論理とは逆の論理に反転させて記憶し、読み出し時
は元の論理に戻して出力する。
またDRAMの容量が4Mbit,16Mbitと大容量化するにつれ
て、ビットライン間の結合容量の増加およびメモリセル
の容量が減少してS/N比が低下する問題があり、これを
防ぐために、センスアンプより差動で出力されたビット
ラインを途中で複数回交差させることにより、近接する
ビットラインによるカップリング・ノイズを低減させ
て、S/N比を向上させる“Twisted bitline方式”の技術
が多く使用されているが、この方式では、ディスチャー
ジで論理値“1"を書き込むアドレスの組み合わせ条件が
複雑になる。
て、ビットライン間の結合容量の増加およびメモリセル
の容量が減少してS/N比が低下する問題があり、これを
防ぐために、センスアンプより差動で出力されたビット
ラインを途中で複数回交差させることにより、近接する
ビットラインによるカップリング・ノイズを低減させ
て、S/N比を向上させる“Twisted bitline方式”の技術
が多く使用されているが、この方式では、ディスチャー
ジで論理値“1"を書き込むアドレスの組み合わせ条件が
複雑になる。
このような機能をここでは極性反転機能と称し、この
極性反転機能を持つメモリを極性反転機能付メモリと称
することにする。
極性反転機能を持つメモリを極性反転機能付メモリと称
することにする。
極性反転機能付メモリを試験する場合、従来と同様に
単に試験データ信号を被試験メモリに書込んでこれを読
出し、その読出されたデータが期待値と一致するか否か
を試験することの外にメモリの内部で極性が反転されて
書込が行なわれる記憶領域に対しては試験データ信号の
極性を試験装置側で予め反転させて与え、この極性反転
によって極性反転領域に対して他の記憶領域と同等の極
性で書込、読出を行なって被試験メモリを厳しい条件下
で動作させ、試験を行なうことが要求される。
単に試験データ信号を被試験メモリに書込んでこれを読
出し、その読出されたデータが期待値と一致するか否か
を試験することの外にメモリの内部で極性が反転されて
書込が行なわれる記憶領域に対しては試験データ信号の
極性を試験装置側で予め反転させて与え、この極性反転
によって極性反転領域に対して他の記憶領域と同等の極
性で書込、読出を行なって被試験メモリを厳しい条件下
で動作させ、試験を行なうことが要求される。
このような試験を行なうには試験パターンを発生する
パターン発生器のパターン発生プログラムを作り替えれ
ば実行できるが、プログラムの作り替は人手が掛り面倒
である。また被試験メモリの規格が一様でなく、極性反
転領域と非反転領域が一定していないため、各規格に合
致するようにプログラムを作り替えることは得策ではな
い。
パターン発生器のパターン発生プログラムを作り替えれ
ば実行できるが、プログラムの作り替は人手が掛り面倒
である。また被試験メモリの規格が一様でなく、極性反
転領域と非反転領域が一定していないため、各規格に合
致するようにプログラムを作り替えることは得策ではな
い。
このため従来より被試験メモリの極性反転領域を試験
装置に認識させ、極性反転領域をアクセスする際に試験
データ信号の極性を「反転させる」、「反転しない」を
自由に制御できるように構成した試験装置が作られてい
る。
装置に認識させ、極性反転領域をアクセスする際に試験
データ信号の極性を「反転させる」、「反転しない」を
自由に制御できるように構成した試験装置が作られてい
る。
第２図はその一例を示す。図中10はパターン発生器を
示す。パターン発生器10にはアドレス発生器11と、試験
データを発生するデータ発生器12とを具備し、アドレス
発生器11から出力されるアドレス信号が被試験メモリ20
のアドレス入力端子に与えられて被試験メモリ20がアク
セスされると共に、そのアクセスされたアドレスにデー
タ発生器12から試験データ信号を与え、書込読出を行な
う。
示す。パターン発生器10にはアドレス発生器11と、試験
データを発生するデータ発生器12とを具備し、アドレス
発生器11から出力されるアドレス信号が被試験メモリ20
のアドレス入力端子に与えられて被試験メモリ20がアク
セスされると共に、そのアクセスされたアドレスにデー
タ発生器12から試験データ信号を与え、書込読出を行な
う。
試験メモリ20から読出された応答出力は論理比較器30
に与えられ、論理比較器30においてデータ発生器12から
出力される期待値データと比較され、不一致が検出され
たとき、その被試験メモリ20は不良であるとする判定信
号を出力する。
に与えられ、論理比較器30においてデータ発生器12から
出力される期待値データと比較され、不一致が検出され
たとき、その被試験メモリ20は不良であるとする判定信
号を出力する。
データ発生器12から被試験メモリ20に与える試験デー
タ信号の通路13と、データ発生器12から論理比較器30に
期待値データ信号を与える通路14に極性切替器15と16が
設けられる。
タ信号の通路13と、データ発生器12から論理比較器30に
期待値データ信号を与える通路14に極性切替器15と16が
設けられる。
この極性切替器15と16が極性制御器40から出力される
極性切替信号によって切替制御され、アドレス領域毎に
被試験メモリ20に書込む試験データ信号の極性を選定で
きるように構成される。
極性切替信号によって切替制御され、アドレス領域毎に
被試験メモリ20に書込む試験データ信号の極性を選定で
きるように構成される。
極性制御器40は被試験メモリ20の極性反転領域を認識
するために設けられた反転領域メモリ41,42,43と、極性
反転領域に印加する試験データ信号及び期待値データ信
号の極性を反転させるか否かを決める反転データを記憶
する反転データ記憶レジスタ44と、この反転データ記憶
レジスタ44に記憶した反転データを選択して出力する反
転データ選択器45とによって構成される。
するために設けられた反転領域メモリ41,42,43と、極性
反転領域に印加する試験データ信号及び期待値データ信
号の極性を反転させるか否かを決める反転データを記憶
する反転データ記憶レジスタ44と、この反転データ記憶
レジスタ44に記憶した反転データを選択して出力する反
転データ選択器45とによって構成される。
反転領域メモリ41,42,43には被試験メモリ20の極性反
転領域に対応するアドレスデータを記憶させる。
転領域に対応するアドレスデータを記憶させる。
つまりこの例ではアドレス信号をＸアドレス信号とＹ
アドレス信号と、Ｚアドレス信号とし、これらＸアドレ
ス信号と、Ｙアドレス信号と、Ｚアドレス信号をそれぞ
れ三つの反転領域メモリ41,42,43に振り分けて与え、各
反転領域メモリ41,42,43をＸアドレス信号と、Ｙアドレ
ス信号及びＺアドレス信号によってアクセスするように
構成した場合を示す。
アドレス信号と、Ｚアドレス信号とし、これらＸアドレ
ス信号と、Ｙアドレス信号と、Ｚアドレス信号をそれぞ
れ三つの反転領域メモリ41,42,43に振り分けて与え、各
反転領域メモリ41,42,43をＸアドレス信号と、Ｙアドレ
ス信号及びＺアドレス信号によってアクセスするように
構成した場合を示す。
反転領域メモリ41,42,43の被試験メモリ20の極性反転
すべき領域内のアドレスには予め例えば「１」論理を書
込んでおく。従ってアドレス発生器11から被試験メモリ
20の極性反転領域内のアドレスが出力されると、各反転
領域メモリ41,42,43のそれぞれから「１」論理が読出さ
れる。
すべき領域内のアドレスには予め例えば「１」論理を書
込んでおく。従ってアドレス発生器11から被試験メモリ
20の極性反転領域内のアドレスが出力されると、各反転
領域メモリ41,42,43のそれぞれから「１」論理が読出さ
れる。
各反転領域メモリ41,42,43から読出されるデータは３
ビットの選択信号として反転データ選択器45に入力され
る。
ビットの選択信号として反転データ選択器45に入力され
る。
反転データ選択器45は三つの反転領域メモリ41,42,43
から読出されるデータに従って反転データ記憶レジスタ
44に記憶した試験データ信号を反転させるか否かを決め
る反転データを選択して取出す。
から読出されるデータに従って反転データ記憶レジスタ
44に記憶した試験データ信号を反転させるか否かを決め
る反転データを選択して取出す。
反転データ記憶レジスタ44は例えば８ビットのレジス
タによって構成することができ、８ビットのレジスタに
第３図に示すように例えば「0,0,0,0,0,0,0,1」を書込
む。三つの反転領域メモリ41,42,43から読出されるデー
タX,Y,Zが000〜011のとき、反転データ選択器45は反転
データ記憶レジスタ44の第１ビットB1〜第７ビットB7を
選択する。つまりＸ＝0,Y＝0,Z＝０のときは第１ビット
B1の反転データ「０」を選択して取出し、この反転デー
タを極性切替器15及び16に与える。またＸ＝1,Y＝1,Z＝
１が読出されたときは反転データ選択器45は、第８ビッ
トB8の反転データ「１」を選択し、この「１」論理の反
転データを極性切替器15及び16に与える。
タによって構成することができ、８ビットのレジスタに
第３図に示すように例えば「0,0,0,0,0,0,0,1」を書込
む。三つの反転領域メモリ41,42,43から読出されるデー
タX,Y,Zが000〜011のとき、反転データ選択器45は反転
データ記憶レジスタ44の第１ビットB1〜第７ビットB7を
選択する。つまりＸ＝0,Y＝0,Z＝０のときは第１ビット
B1の反転データ「０」を選択して取出し、この反転デー
タを極性切替器15及び16に与える。またＸ＝1,Y＝1,Z＝
１が読出されたときは反転データ選択器45は、第８ビッ
トB8の反転データ「１」を選択し、この「１」論理の反
転データを極性切替器15及び16に与える。
極性切替器15と16はこの例では排他的論理和回路によ
って構成した場合を示し、反転データ選択器45から
「０」論理の反転データが与えられたときはデータ発生
器12から出力される試験データ信号及び期待値データ信
号は極性反転されることなくそのままの極性で被試験メ
モリ20と比較器30に与えられる。
って構成した場合を示し、反転データ選択器45から
「０」論理の反転データが与えられたときはデータ発生
器12から出力される試験データ信号及び期待値データ信
号は極性反転されることなくそのままの極性で被試験メ
モリ20と比較器30に与えられる。
これに対し極性切替器15及び16に「１」論理の反転デ
ータが入力されると、この場合はデータ発生器12から被
試験メモリ20に与えられる試験データ信号及び期待値デ
ータ信号は極性切替器15と16において極性が反転されて
被試験メモリ20と比較器30に与えられる。従って反転デ
ータレジスタ44に書込む反転データを適宜変更すること
によって例えばＸ＝1,Y＝1,Z＝０のときも「１」論理を
出力するように設定し、この場合も極性を反転させるよ
うに設定することができる。
ータが入力されると、この場合はデータ発生器12から被
試験メモリ20に与えられる試験データ信号及び期待値デ
ータ信号は極性切替器15と16において極性が反転されて
被試験メモリ20と比較器30に与えられる。従って反転デ
ータレジスタ44に書込む反転データを適宜変更すること
によって例えばＸ＝1,Y＝1,Z＝０のときも「１」論理を
出力するように設定し、この場合も極性を反転させるよ
うに設定することができる。
このようにして被試験メモリ20が極性反転機能を持つ
場合、メモリの内部でデータの極性を反転させて書込、
読出を行なう極性反転領域を反転領域メモリ41,42,43に
予め記憶させておくことによってその反転領域に対する
データの書込を極性反転させて書込んだり、また極性を
反転させずに書込を行なうことを自由に選択することが
できる。
場合、メモリの内部でデータの極性を反転させて書込、
読出を行なう極性反転領域を反転領域メモリ41,42,43に
予め記憶させておくことによってその反転領域に対する
データの書込を極性反転させて書込んだり、また極性を
反転させずに書込を行なうことを自由に選択することが
できる。
「発明が解決しようとする課題」 第２図に示したメモリ試験装置において、極性を反転
させるアドレスの論理式がＸアドレスの中の演算と、Ｙ
アドレス内の演算と、Ｚアドレス内の演算と、それぞれ
の演算結果の演算という形に展開できるアドレスについ
てだけ反転信号を発生することが可能である。
させるアドレスの論理式がＸアドレスの中の演算と、Ｙ
アドレス内の演算と、Ｚアドレス内の演算と、それぞれ
の演算結果の演算という形に展開できるアドレスについ
てだけ反転信号を発生することが可能である。
つまり特定のアドレスをiNVとすると、 iNV＝f4（f1（X0,X1,…Xl）,f2（Y0,Y1,…Ym）,f3（Z0,Z1,Zn）） と展開できるアドレスについて極性反転信号の発生が可
能となる。
能となる。
これに対し、X,Y,Zアドレス間の演算が複数項有り、
さらにその間の演算を行なうと云う論理式にしか展開で
きないアドレス、つまり iNV＝f4（f1（Xl,Yl,Zl）,f2（Zm,Ym,…Zm），…fi（Xn、Yn、Zn）） の用な論理式で表わされるアドレスについては反転信号
を発生することができない不都合がある。
さらにその間の演算を行なうと云う論理式にしか展開で
きないアドレス、つまり iNV＝f4（f1（Xl,Yl,Zl）,f2（Zm,Ym,…Zm），…fi（Xn、Yn、Zn）） の用な論理式で表わされるアドレスについては反転信号
を発生することができない不都合がある。
また第２図に示したメモリ試験装置において、極性制
御器40は一つの領域を規定するだけで、複数の領域を反
転領域に指定するには極性制御器40を極性反転させるべ
き領域の数だけ必要となり、ハード量が大きくなる欠点
がある。
御器40は一つの領域を規定するだけで、複数の領域を反
転領域に指定するには極性制御器40を極性反転させるべ
き領域の数だけ必要となり、ハード量が大きくなる欠点
がある。
また反転領域メモリ41,42,43はX,Y,Zの各アドレス分
について容量が必要となるので大きい容量のメモリが必
要となる。例えばアドレス信号が16ビットの場合、64K
ビットのメモリが必要となる。更にこの様な大容量のメ
モリを用いて高速試験を行なうにはさらにハード量が大
きくなる欠点がある。
について容量が必要となるので大きい容量のメモリが必
要となる。例えばアドレス信号が16ビットの場合、64K
ビットのメモリが必要となる。更にこの様な大容量のメ
モリを用いて高速試験を行なうにはさらにハード量が大
きくなる欠点がある。
この発明の目的は極性反転機能を内蔵したメモリを試
験するメモリ試験装置において、少ないハード量で複数
の領域を反転領域として指定することができる。メモリ
試験装置を提供しようとするものである。
験するメモリ試験装置において、少ないハード量で複数
の領域を反転領域として指定することができる。メモリ
試験装置を提供しようとするものである。
「課題を解決するための手段」 この発明のメモリ試験装置は、被試験メモリに与える
アドレス信号を発生するアドレス発生器と、このアドレ
ス発生器が出力するアドレス信号に同期して被試験メモ
リに与える試験データ信号及び期待値データ信号を発生
するデータ発生器と、このデータ発生器から被試験メモ
リに印加する試験データ信号を被試験メモリ内の極性反
転領域に合致させて極性反転させる極性反転器と、この
極性反転器に極性反転のための制御信号を与える極性制
御器とを具備し、極性反転機能を持つメモリを試験する
メモリ試験装置において、 上記アドレス発生器が出力するアドレス信号の中の極
性を反転すべき領域を選択するための上位のビットを記
憶するビットレジスタと、上記アドレス発生器から出力
されるアドレス信号の中から、上記ビットレジスタに設
定されたビットに対応する上位のアドレス信号を摘出す
るアドレス選択器と、このアドレス選択器によって選択
されたアドレス信号によってアクセスされ、被試験メモ
リの極性反転領域と対応して極性反転信号が読み出さ
れ、その極性反転信号を上記極性反転器に与える領域反
転メモリと、によって構成したことを特徴とする。
アドレス信号を発生するアドレス発生器と、このアドレ
ス発生器が出力するアドレス信号に同期して被試験メモ
リに与える試験データ信号及び期待値データ信号を発生
するデータ発生器と、このデータ発生器から被試験メモ
リに印加する試験データ信号を被試験メモリ内の極性反
転領域に合致させて極性反転させる極性反転器と、この
極性反転器に極性反転のための制御信号を与える極性制
御器とを具備し、極性反転機能を持つメモリを試験する
メモリ試験装置において、 上記アドレス発生器が出力するアドレス信号の中の極
性を反転すべき領域を選択するための上位のビットを記
憶するビットレジスタと、上記アドレス発生器から出力
されるアドレス信号の中から、上記ビットレジスタに設
定されたビットに対応する上位のアドレス信号を摘出す
るアドレス選択器と、このアドレス選択器によって選択
されたアドレス信号によってアクセスされ、被試験メモ
リの極性反転領域と対応して極性反転信号が読み出さ
れ、その極性反転信号を上記極性反転器に与える領域反
転メモリと、によって構成したことを特徴とする。
この発明の構成によれば被試験メモリの形式に応じて
極性反転される領域を規定するアドレス信号のビット位
置をビットレジスタに設定する。この設定されたビット
データがアドレス選択器に与えられ、このアドレス選択
器によってビットレジスタに設定されたビットのアドレ
ス信号が摘出され、このアドレス信号が領域反転メモリ
に与えられる。
極性反転される領域を規定するアドレス信号のビット位
置をビットレジスタに設定する。この設定されたビット
データがアドレス選択器に与えられ、このアドレス選択
器によってビットレジスタに設定されたビットのアドレ
ス信号が摘出され、このアドレス信号が領域反転メモリ
に与えられる。
領域反転メモリには被試験メモリ内において極性が反
転されて書込が行なわれる領域に対応したアドレスに極
性反転信号を書込む。
転されて書込が行なわれる領域に対応したアドレスに極
性反転信号を書込む。
従ってこの発明によれば被試験メモリがその極性が反
転されて書込及び読出が行なわれるアドレス領域がアク
セスされると、そのとき領域反転メモリから極性反転信
号が読出される。この極性反転信号が極性反転器に印加
されてデータ発生器から被試験メモリに与えられるデー
タ信号の極性が反転され、データ信号の極性を反転して
書込を行なう。
転されて書込及び読出が行なわれるアドレス領域がアク
セスされると、そのとき領域反転メモリから極性反転信
号が読出される。この極性反転信号が極性反転器に印加
されてデータ発生器から被試験メモリに与えられるデー
タ信号の極性が反転され、データ信号の極性を反転して
書込を行なう。
このようにこの発明によれば被試験メモリの極性反転
領域を規定するために必要最小限のビット数のアドレス
信号を使って領域反転メモリをアクセスする構成とした
から、 領域反転メモリは小容量のメモリで済せることができ
る。
領域を規定するために必要最小限のビット数のアドレス
信号を使って領域反転メモリをアクセスする構成とした
から、 領域反転メモリは小容量のメモリで済せることができ
る。
然もこの領域反転メモリの任意のアドレスに極性反転
信号を書込んでおくことによって、どのアドレス領域に
対しても極性反転信号を発生させることができる。
信号を書込んでおくことによって、どのアドレス領域に
対しても極性反転信号を発生させることができる。
また従来のように大容量のメモリを使用しなくてよい
からハード量を少なくすることができる。よって安価に
作ることができることと、高速処理が可能となる利点が
得られる。
からハード量を少なくすることができる。よって安価に
作ることができることと、高速処理が可能となる利点が
得られる。
「実施例」 第１図にこの発明の一実施例を示す。
第１図において、第２図と対応する部分には同一符号
を付して示す。
を付して示す。
この発明においてはパターン発生器10と、極性制御器
40と、極性反転器15,16と、比較器30とによって構成さ
れる極性反転機能を持つメモリを試験するメモリ試験装
置において、 極性制御器40をビットレジスタ46と、アドレス選択器
47と、領域反転メモリ48とによって構成する。
40と、極性反転器15,16と、比較器30とによって構成さ
れる極性反転機能を持つメモリを試験するメモリ試験装
置において、 極性制御器40をビットレジスタ46と、アドレス選択器
47と、領域反転メモリ48とによって構成する。
ビットレジスタ46にはアドレス発生器11から出力され
るアドレス信号X,Y,Zの中の極性反転領域を指定するに
必要なビット情報を設定する。つまり例えばX,Y,Zアド
レス信号がそれぞれ８ビットの信号であった場合、被試
験メモリ20内の極性反転されて書込読出が行なわれる領
域を指定するために必要なビットが例えば全て上位２ビ
ットのアドレス信号を必要とする場合にはビットレジス
タ46にはＸアドレスの各ビットX0〜X7に関しては上位ビ
ットX6,X7に「１」を設定し、Ｙアドレスの各ビットY0
〜Y7に関しては上位２ビットのY6,Y7に「１」を設定
し、Ｚアドレスに関しては上位２ビットのZ6,Z7に
「１」を設定する。
るアドレス信号X,Y,Zの中の極性反転領域を指定するに
必要なビット情報を設定する。つまり例えばX,Y,Zアド
レス信号がそれぞれ８ビットの信号であった場合、被試
験メモリ20内の極性反転されて書込読出が行なわれる領
域を指定するために必要なビットが例えば全て上位２ビ
ットのアドレス信号を必要とする場合にはビットレジス
タ46にはＸアドレスの各ビットX0〜X7に関しては上位ビ
ットX6,X7に「１」を設定し、Ｙアドレスの各ビットY0
〜Y7に関しては上位２ビットのY6,Y7に「１」を設定
し、Ｚアドレスに関しては上位２ビットのZ6,Z7に
「１」を設定する。
この設定信号をアドレス選択器47に与え、アドレス選
択器47において、アドレス発生器11から出力される各８
ビットのアドレス信号X0〜X7,Y0〜Y7,Z0〜Z7の中のビッ
トレジスタ46に設定したビットのアドレス信号X6,X7,
Y6,Y7,Z6,Z7を摘出する。
択器47において、アドレス発生器11から出力される各８
ビットのアドレス信号X0〜X7,Y0〜Y7,Z0〜Z7の中のビッ
トレジスタ46に設定したビットのアドレス信号X6,X7,
Y6,Y7,Z6,Z7を摘出する。
従って全アドレス信号のこの例では1/4のビット数の
アドレス信号がアドレス選択器47から出力され、このア
ドレス信号によって領域反転メモリ48をアクセスする。
アドレス信号がアドレス選択器47から出力され、このア
ドレス信号によって領域反転メモリ48をアクセスする。
領域反転メモリ48には被試験メモリ20内において極性
反転されて書込読出が行なわれる反転領域を指示するア
ドレスに例えば「１」論理を記憶させておく、従ってこ
のアドレスがアクセスされることによって領域反転メモ
リ48から「１」論理が出力され、この「１」論理が極性
反転器15及び16に与えられることによってデータ発生器
12から被試験メモリ20に与えられる試験データ信号及び
比較器30に与えられる期待値データ信号は極性反転され
て被試験メモリ20と比較器30に印加される。
反転されて書込読出が行なわれる反転領域を指示するア
ドレスに例えば「１」論理を記憶させておく、従ってこ
のアドレスがアクセスされることによって領域反転メモ
リ48から「１」論理が出力され、この「１」論理が極性
反転器15及び16に与えられることによってデータ発生器
12から被試験メモリ20に与えられる試験データ信号及び
比較器30に与えられる期待値データ信号は極性反転され
て被試験メモリ20と比較器30に印加される。
「発明の効果」 以上説明したようにこの発明によれば極性制御器40を
ビットレジスタ46と、アドレス選択器47と、領域反転メ
モリ48によって構成したから極性制御器40のハード量を
小さくすることができる。特に従来のように各アドレス
信号X,Y,Zに関して領域反転メモリ41,42,43（第２図参
照）を設けなくて済むから、コストを大幅に低減するこ
とができる。
ビットレジスタ46と、アドレス選択器47と、領域反転メ
モリ48によって構成したから極性制御器40のハード量を
小さくすることができる。特に従来のように各アドレス
信号X,Y,Zに関して領域反転メモリ41,42,43（第２図参
照）を設けなくて済むから、コストを大幅に低減するこ
とができる。
また容量の大きい領域反転メモリ41,42,43を用いなく
て済み、然もこの発明で用いる領域反転メモリ48は容量
の小さいメモリでよいから動作速度を高速化することが
できる利点が得られる。
て済み、然もこの発明で用いる領域反転メモリ48は容量
の小さいメモリでよいから動作速度を高速化することが
できる利点が得られる。
また極性反転信号は領域反転メモリ48から読出す構成
としたから、複数の領域を反転領域として設定すること
ができる大きな特徴が得られる。
としたから、複数の領域を反転領域として設定すること
ができる大きな特徴が得られる。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来の技術を説明するためのブロック図、第３図は従
来の技術の動作を説明するための図である。 10:パターン発生器、15,16:極性反転器、20:被試験メモ
リ、30:比較器、40:極性反転制御器、46:ビットレジス
タ、47:アドレス選択器、48:領域反転メモリ。
は従来の技術を説明するためのブロック図、第３図は従
来の技術の動作を説明するための図である。 10:パターン発生器、15,16:極性反転器、20:被試験メモ
リ、30:比較器、40:極性反転制御器、46:ビットレジス
タ、47:アドレス選択器、48:領域反転メモリ。
Claims (1)
- 【請求項１】A.被試験メモリに与えるアドレス信号を発
生するアドレス発生器と、 B.このアドレス発生器が出力するアドレス信号に同期し
て被試験メモリに与える試験データ信号及び期待値デー
タ信号を発生するデータ発生器と、 C.このデータ発生器から被試験メモリに印加する試験デ
ータ信号を被試験メモリ内の極性反転領域に合致させて
極性反転させる極性反転器と、 D.この極性反転器に極性反転のための制御信号を与える
極性制御器とを具備し、極性反転機能を持つメモリを試
験するメモリ試験装置において、 E.上記アドレス発生器が出力するアドレス信号の中の極
性を反転すべき領域を選択するための上位のビットを記
憶するビットレジスタと、 F.上記アドレス発生器から出力されるアドレス信号の中
から、上記ビットレジスタに設定されたビットに対応す
る上位のアドレス信号を摘出するアドレス選択器と、 G.このアドレス選択器によって選択されたアドレス信号
によってアクセスされ、被試験メモリの極性反転領域と
対応して極性反転信号が読み出され、その極性反転信号
を上記極性反転器に与える領域反転メモリと、 によって構成したことを特徴とするメモリ試験装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004788A JP2915945B2 (ja) | 1990-01-12 | 1990-01-12 | メモリ試験装置 |
| DE69120301T DE69120301T2 (de) | 1990-01-12 | 1991-01-02 | Speicherprüfgerät |
| EP91100111A EP0437217B1 (en) | 1990-01-12 | 1991-01-02 | Memory tester |
| US07/637,201 US5214654A (en) | 1990-01-12 | 1991-01-03 | Memory tester |
| KR1019910000138A KR950000343B1 (ko) | 1990-01-12 | 1991-01-08 | 메모리 시험장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004788A JP2915945B2 (ja) | 1990-01-12 | 1990-01-12 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03210483A JPH03210483A (ja) | 1991-09-13 |
| JP2915945B2 true JP2915945B2 (ja) | 1999-07-05 |
Family
ID=11593527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004788A Expired - Fee Related JP2915945B2 (ja) | 1990-01-12 | 1990-01-12 | メモリ試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5214654A (ja) |
| EP (1) | EP0437217B1 (ja) |
| JP (1) | JP2915945B2 (ja) |
| KR (1) | KR950000343B1 (ja) |
| DE (1) | DE69120301T2 (ja) |
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| JP6046012B2 (ja) * | 2013-09-11 | 2016-12-14 | 株式会社東芝 | Ｂｉｓｔ回路 |
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1990
- 1990-01-12 JP JP2004788A patent/JP2915945B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-02 DE DE69120301T patent/DE69120301T2/de not_active Expired - Fee Related
- 1991-01-02 EP EP91100111A patent/EP0437217B1/en not_active Expired - Lifetime
- 1991-01-03 US US07/637,201 patent/US5214654A/en not_active Expired - Lifetime
- 1991-01-08 KR KR1019910000138A patent/KR950000343B1/ko not_active IP Right Cessation
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| JPH03210483A (ja) | 1991-09-13 |
| KR910014951A (ko) | 1991-08-31 |
| DE69120301T2 (de) | 1996-12-05 |
| DE69120301D1 (de) | 1996-07-25 |
| EP0437217A2 (en) | 1991-07-17 |
| EP0437217A3 (en) | 1992-04-08 |
| US5214654A (en) | 1993-05-25 |
| KR950000343B1 (ko) | 1995-01-13 |
| EP0437217B1 (en) | 1996-06-19 |
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