JP6046012B2

JP6046012B2 - Ｂｉｓｔ回路

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Publication number: JP6046012B2
Application number: JP2013188145A
Authority: JP
Inventors: 藏顕一安
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-09-11
Filing date: 2013-09-11
Publication date: 2016-12-14
Anticipated expiration: 2033-09-11
Also published as: JP2015056191A; US9355745B2; US20150074475A1

Description

本発明の実施形態は、ＢＩＳＴ（Ｂｕｉｌｔ−ｉｎＳｅｌｆ−Ｔｅｓｔ）回路に関する。

従来、半導体集積回路に組み込まれたメモリデバイスに対して、組み込み自己テスト回路（以下、ＢＩＳＴ（Ｂｕｉｌｔ−ｉｎＳｅｌｆ−Ｔｅｓｔ）回路という）を組み込み、製造テストにおいて故障を検出する方法が実施される。

故障検出の方法には、書き込みデータと読み出したデータの比較を行い、故障の有無を判別する比較器型ＢＩＳＴや、読み出された結果をＢＩＳＴ回路内で圧縮し、圧縮した結果を元に故障の有無を判別する圧縮器型ＢＩＳＴなどがある。

このような、従来のＢＩＳＴ回路において、複雑なアドレス遷移を持つテストシーケンスを生成する場合は、テストシーケンスを生成する回路構成を複雑化させる必要があった。

特開２００７−１８８５６０特開２００５−１４１７９４特開２００２−３５８７９７

回路構成の簡易化を図りつつ、より広範囲なテストシーケンスを生成することが可能なＢＩＳＴ回路を提供する。

本発明の一態様に係るＢＩＳＴ回路は、半導体集積回路に内蔵されたメモリ又は半導体集積回路の外部に設けられたメモリのテストを実行する。ＢＩＳＴ回路は、実行すべきテストシーケンスに応じて、論理アドレスを規定する論理アドレス信号、前記論理アドレスに対応する書き込みデータである論理データを規定する論理データ信号、および、前記論理アドレスに対応する読み出しデータの期待値である論理期待値を規定する論理期待値信号を生成するテストシーケンス生成回路を備える。ＢＩＳＴ回路は、前記論理アドレス信号、前記論理データ信号および前記論理期待値信号が入力されるアドレス・データ変換回路を備える。このアドレス・データ変換回路は、前記メモリの物理構成に応じて、前記論理データを変換することにより、前記メモリに書き込むための物理データを規定する物理データ信号を生成する。このアドレス・データ変換回路は、前記メモリの物理構成に応じて、前記論理アドレスを変換することにより、前記物理データに対応する前記メモリの物理アドレスを規定する物理アドレス信号を生成する。このアドレス・データ変換回路は、前記メモリの物理構成に応じて、前記論理期待値を変換することにより、前記物理データに対応する前記メモリの読み出しデータの期待値である物理期待値を規定する物理期待値信号を生成する。ＢＩＳＴ回路は、前記物理アドレス信号により規定される前記メモリの前記物理アドレスに書き込まれた前記物理データを前記メモリから読み出した出力データを規定する出力データ信号と、前記論理期待値信号とが入力され、前記出力データと前記物理期待値とを比較し、この比較結果に基づいて、前記メモリの故障の有無を解析した解析結果信号を出力する出力解析回路を備える。

前記アドレス・データ変換回路は、前記論理アドレスのアドレス順を、前記メモリに対して物理的にテストシーケンスを実行する順に変換する。

図１は、実施例１に係るＢＩＳＴ回路１００の構成の一例を示すブロック図である。図２は、図１に示すＢＩＳＴ回路１００の具体的な構成の一例を示すブロック図である。図３は、論理アドレスＡ０〜Ａ２とアドレス順との関係の一例を示す図である。図４は、図３に示す論理アドレスＡ０〜Ａ２のビットに予め設定された拡張アドレスＥ０のビットを加えたアドレスと、アドレス順との関係の一例を示す図である。図５は、図４に示すアドレスをメモリＭの物理構成に応じて変換した物理アドレスＡ０ｐ〜Ａ２Ｐと、アドレス順との関係の一例を示す図である。図６は、図２のＭａｒｃｈデータレジスタ（記憶回路）ＤＲの構成の一例を示す図である。図７は、Ｍａｒｃｈデータ設定の一例を示す図である。

以下、実施例について図面に基づいて説明する。

図１は、実施例１に係るＢＩＳＴ回路１００の構成の一例を示すブロック図である。また、図２は、図１に示すＢＩＳＴ回路１００の具体的な構成の一例を示すブロック図である。

図１、図２に示すように、ＢＩＳＴ回路１００は、半導体集積回路（図示せず）に内蔵されたメモリＭ又は半導体集積回路（図示せず）の外部に設けられたメモリＭのテストを実行する。

なお、メモリＭは、例えば、図２に示すように、ＤＲＡＭである。ここで、図２に示すように、メモリＭは、書き込み動作においては、物理アドレス信号ＰＡにより規定される物理アドレスに、物理データ信号ＰＤにより規定された物理データを書き込む。また、メモリＭは、読み出し動作においては、物理アドレス信号ＰＡにより規定される物理アドレスに書き込まれた物理データを、読み出す（すなわち、読み出された出力データを規定する出力データ信号ＯＤを出力する）。

このＢＩＳＴ回路１００は、例えば、図１、図２に示すように、テストシーケンス生成回路ＴＣと、アドレス・データ変換回路ＣＣと、出力解析回路ＯＣと、を備える。

ここで、図２に示すように、テストシーケンス生成回路ＴＣは、実行すべきテストシーケンスに応じて、論理アドレスを規定する論理アドレス信号ＬＡ、論理アドレスに対応する書き込みデータである論理データを規定する論理データ信号ＬＤ、および、論理アドレスに対応する読み出しデータの期待値である論理期待値を規定する論理期待値信号ＬＥを生成する。

このテストシーケンス生成回路ＴＣは、例えば、図２に示すように、アドレス生成回路ＡＧＣと、データ生成回路ＤＧＣと、Ｍａｒｃｈデータレジスタ（記憶回路）ＤＲと、を有する。

ＭａｒｃｈデータレジスタＤＲは、例えば、テスト時に外部から設定されたテストシーケンス（書き込み動作、読み出し動作、書き込み動作におけるデータ、および読み出し動作におけるデータ等）を規定する情報を記憶している。そして、ＭａｒｃｈデータレジスタＤＲは、テストシーケンスを規定する情報に基づいた制御信号をアドレス生成回路ＡＧＣおよびデータ生成回路ＤＧＣに出力する。

アドレス生成回路ＡＧＣは、実行すべきテストシーケンスに応じて、論理アドレスを規定する論理アドレス信号ＬＡを出力する。

データ生成回路ＤＧＣは、実行すべきテストシーケンスに応じて、論理アドレスに対応する書き込みデータである論理データを規定する論理データ信号ＬＤを出力する。さらに、このデータ生成回路ＤＧＣは、実行すべきテストシーケンスに応じて、論理アドレスに対応する読み出しデータの期待値である論理期待値を規定する論理期待値信号ＬＥを出力する。

また、図２に示すように、アドレス・データ変換回路ＣＣは、論理アドレス信号ＬＡ、論理データ信号ＬＤおよび論理期待値信号ＬＥが入力される。

そして、このアドレス・データ変換回路ＣＣは、メモリＭの物理構成（物理設計上の構造）に応じて、論理データを変換することにより、メモリＭに書き込むための物理データを規定する物理データ信号ＰＤを生成する。

さらに、アドレス・データ変換回路ＣＣは、メモリＭの物理構成に応じて、論理アドレスを変換することにより、物理データに対応するメモリＭの物理アドレスを規定する物理アドレス信号ＰＡを生成する。

さらに、アドレス・データ変換回路ＣＣは、メモリＭの物理構成に応じて、論理期待値を変換することにより、物理データに対応するメモリＭの読み出しデータの期待値である物理期待値を規定する物理期待値信号ＰＥを生成する。

このアドレス・データ変換回路ＣＣは、論理アドレスのアドレス順を、メモリＭに対して物理的にテストシーケンスを実行する順に変換する。このアドレス順は、少なくとも１の物理アドレスに対して１回以上アクセス動作するように設定される。

また、アドレス・データ変換回路ＣＣは、論理アドレスのビットに予め設定された拡張アドレスのビットを加えたアドレスを、メモリＭの物理構成に応じて、物理アドレスに変換する。

なお、アドレス・データ変換回路ＣＣは、メモリＭのアドレス入力のビット幅よりも多いアドレス入力のビット幅を有する。

なお、アドレス・データ変換回路ＣＣは、論理アドレスを物理アドレスに変換する規則となるメモリＭの物理構成に応じた情報を、例えば、テスト時に外部から入力される。

ここで、アドレス・データ変換回路ＣＣは、例えば、図２に示すように、変換回路ＡＣと、変換回路ＤＣと、演算回路ＸＤと、変換回路ＥＣと、演算回路ＸＥと、遅延回路ＤＥと、を有する。

変換回路ＡＣは、例えば、ＳＲＡＭを含む。この変換回路ＡＣは、論理アドレス信号ＬＡが入力され、この論理アドレス信号ＬＡで規定される論理アドレスに記憶されたデータを、物理データに対応するメモリＭの物理アドレスとして読み出し、この物理アドレスを規定する物理アドレス信号ＰＡを出力する。

ここで、変換回路（ＳＲＡＭ）ＡＣには、テスト時に、メモリＭの物理構成に応じて、データが記憶される。これにより、物理アドレス信号ＰＡにより規定される物理アドレスは、メモリＭの物理構成に応じて、論理アドレスを変換した値に設定されることとなる。

また、変換回路ＤＣは、例えば、ＳＲＡＭを含む。この変換回路ＤＣは、論理アドレス信号ＬＡが入力され、この論理アドレス信号ＬＡで規定される論理アドレスに記憶されたデータを読み出して出力する。なお、この変換回路ＤＣは、物理アドレス信号ＰＡが入力され、この物理アドレス信号ＰＡで規定される物理アドレスに記憶されたデータを読み出して出力するようにしてもよい。

そして、演算回路ＸＤは、例えば、図２に示すように、排他的論理和回路である。この演算回路ＸＤは、変換回路ＤＣの出力信号と論理データ信号ＬＤが入力され、変換回路ＤＣの出力信号のデータと論理データを演算（排他的論理和演算）する。そして、演算回路ＸＤは、この演算結果によるデータを規定する信号を、物理データを規定する物理データ信号ＰＤとして出力する。

ここで、変換回路（ＳＲＡＭ）ＤＣには、テスト時に、メモリＭの物理構成に応じて、データが記憶される。これにより、物理データ信号ＤＡにより規定される物理データは、メモリＭの物理構成に応じて、論理データを変換した値に設定されることとなる。

また、変換回路ＥＣは、例えば、ＳＲＡＭを含む。この変換回路ＥＣは、論理期待値信号ＬＥが入力され、この論理アドレス信号ＬＥで規定される論理アドレスに記憶されたデータを読み出して出力する。なお、既述のように変換回路ＤＣに物理アドレス信号ＰＡが入力される場合は、この変換回路ＥＣは、同様に物理アドレス信号ＰＡが入力され、この物理アドレス信号ＰＡで規定される物理アドレスに記憶されたデータを読み出して出力するように設定される。

演算回路ＸＥは、例えば、図２に示すように、排他的論理和回路である。この演算回路ＸＥは、変換回路ＥＣの出力信号と論理期待値信号ＬＥが入力され、変換回路ＥＣの出力信号のデータと論理期待値を演算（排他的論理和演算）する。そして、演算回路ＸＥは、この演算結果によるデータを規定する信号を、物理期待値を規定する物理期待値信号ＰＥとして出力する。

ここで、変換回路（ＳＲＡＭ）ＥＣには、テスト時に、メモリＭの物理構成に応じて、データが記憶される。これにより、物理期待値信号ＥＡにより規定される物理期待値は、メモリＭの物理構成に応じて、論理期待値を変換した期待値に設定されることとなる。

また、遅延回路ＤＥは、物理期待値信号ＰＥを所定時間だけ遅延させる。この遅延時間は、メモリＭのデータの読み出し時間に基づいて（例えば、データの読み出し時間と等しくなるように）、設定される。この遅延回路ＤＥは、例えば、図２に示すように、レジスタである。

また、出力解析回路ＯＣは、物理アドレス信号ＰＡにより規定されるメモリＭの物理アドレスに書き込まれた物理データをメモリＭから読み出した、出力データを規定する出力データ信号ＯＤと、物理期待値信号ＰＥとが入力される。

そして、出力解析回路ＯＣは、メモリＭから読み出した出力データと、物理期待値とを比較し、この比較結果に基づいて、メモリＭの故障の有無を解析した解析結果信号を出力する。

例えば、この出力解析回路ＯＣは、物理期待値と出力データとが一致しない場合は、メモリＭに故障が有る（ｆａｉｌ）ことを規定する解析結果信号を出力する。

一方、出力解析回路ＯＣは、物理期待値と出力データとが一致する場合には、メモリＭに故障が無い（ｐａｓｓ）ことを規定する解析結果信号を出力する。

ここで、出力解析回路ＯＣは、例えば、図２に示すように、複数の排他的論理和回路Ｘと、論理和回路ＯＲと、を有する。

複数の排他的論理和回路Ｘは、それぞれメモリＭの出力ビット位置に対応して設けられている。そして、この複数の排他的論理和回路Ｘは、それぞれ、同じ物理アドレスに対応する出力データ信号ＯＤと物理期待値信号ＰＥとが入力され、それぞれを排他的論理和演算した結果に応じた信号を出力する。

そして、論理和回路ＯＲは、複数の排他的論理和回路Ｘが出力した信号を論理和演算して出力する。この論理和回路ＯＲは、例えば、１つでも出力データと物理期待値とが一致しない場合は、メモリＭの故障が有ること（ｆａｉｌ）を規定する論理（例えば、“１”）を出力する。一方、論理和回路ＯＲは、例えば、出力データと物理期待値とがすべて一致する場合は、メモリＭの故障が無いこと（ｐａｓｓ）を規定する論理（例えば、“０”）を出力する。

次に、以上のような構成を有するＢＩＳＴ回路１００の動作の一例について説明する。

既述のように、テストシーケンス生成回路ＴＣは、実行すべきテストシーケンスに応じて、論理アドレスを規定する論理アドレス信号ＬＡ、論理アドレスに対応する書き込みデータである論理データを規定する論理データ信号ＬＤ、および、論理アドレスに対応する読み出しデータの期待値である論理期待値を規定する論理期待値信号ＬＥを生成する。

そして、アドレス・データ変換回路ＣＣは、メモリＭの物理構成（物理設計上の構造）に応じて、論理データを変換することにより、メモリＭに書き込むための物理データを規定する物理データ信号ＰＤを生成する。さらに、アドレス・データ変換回路ＣＣは、メモリＭの物理構成に応じて、論理アドレスを変換することにより、物理データに対応するメモリＭの物理アドレスを規定する物理アドレス信号ＰＡを生成する。さらに、アドレス・データ変換回路ＣＣは、メモリＭの物理構成に応じて、論理期待値を変換することにより、物理データに対応するメモリＭの読み出しデータの期待値である物理期待値を規定する物理期待値信号ＰＥを生成する。

ここで、図３は、論理アドレスＡ０〜Ａ２とアドレス順との関係の一例を示す図である。また、図４は、図３に示す論理アドレスＡ０〜Ａ２のビットに予め設定された拡張アドレスＥ０のビットを加えたアドレスと、アドレス順との関係の一例を示す図である。また、図５は、図４に示すアドレスをメモリＭの物理構成に応じて変換した物理アドレスＡ０ｐ〜Ａ２Ｐと、アドレス順との関係の一例を示す図である。

例えば、3ビットのアドレスA２,A１,A０への入力は、論理的にカウントすると、図３のように順に上から生成される。

例として、拡張アドレスを１ビット持つ場合、図３に示す論理アドレスＡ０〜Ａ２のビットに予め設定された拡張アドレスＥ０のビットを加えたアドレスへの入力は、論理的にカウントすると、図４のように順に上から生成される。

アドレス・データ変換回路ＣＣは、この図４に示す全アドレスビットを入力とし、メモリＭの物理構成（物理設計上の構造）に応じて、メモリＭのアドレス入力となる物理アドレス情報を生成する。

ここで、図５は、図４に示すアドレスをメモリＭの物理構成に応じて変換した物理アドレスＡ０ｐ〜Ａ２Ｐと、アドレス順との関係の一例を示す図である。

この図５に示す場合における、アドレスの変換式は下記のようになる。この変換式は、メモリＭの物理構成（物理設計上の構造）に応じて、設定される。
Ａ２ｐ=Ａ２
Ａ１ｐ=Ａ１
Ａ０ｐ=Ａ０^Ｅ０ ("^"は、排他的論理和)

この図５に示すように、アドレス変換による論理アドレスと物理アドレスの対応が一部多対一となり、同一のアドレスを複数回生成することができるようになる。

すなわち、同一アドレスに複数回アクセスするテストシーケンスをメモリＭに対して生成することができる。そして、テストシーケンス生成回路に複雑な機能を追加しないでも、複雑なテストシーケンスをＢＩＳＴ回路１００が生成することができるようになる。

また、対応式を外部からテスト時に入力し、アドレス・データ変換回路を構成可能にすることにより、外部メモリＭの任意の物理構成に対応することができる。

本実施例により、半導体集積回路の埋め込みメモリＭあるいは外付けメモリＭのテストをＢＩＳＴ回路で行う際に、アドレス・データの物理スクランブル変換回路にアドレスの拡張範囲を持たせる。これにより、信号変化をプログラム化するよりも簡易な回路で、より広範囲のテストシーケンス生成ができる。

以上のように、本実施例１に係るＢＩＳＴ回路によれば、回路構成の簡易化を図りつつ、より広範囲なテストシーケンスを生成することができる。

図６は、図２のＭａｒｃｈデータレジスタ（記憶回路）ＤＲの構成の一例を示す図である。

図６に示すように、ＭａｒｃｈデータレジスタＤＲは、メモリＭに対するアクセスの書き込み動作又は読み出し動作の設定コード（動作１〜Ｍ、Ｍ＋１〜Ｎ）と、アクセスにおける書き込みデータである論理データ又は読み出しデータである論理期待値（データ１〜Ｍ、Ｍ＋１〜Ｎ）と、拡張アドレスのビットを用いるか否かを設定するフラグ情報（フラグ１〜Ｍ、Ｍ＋１〜Ｎ）の組を、複数記憶する。

そして、アドレス・データ変換回路ＣＣは、フラグ情報が拡張アドレスのビットを用いることを規定する場合（例えば、論理“１”）は、論理アドレスのビットに拡張アドレスのビットを加えたアドレスを、メモリＭの物理構成に応じて、物理アドレスに変換する。

一方、アドレス・データ変換回路ＣＣは、フラグ情報が拡張アドレスのビットを用いないことを規定する場合（例えば、論理“０”）は、論理アドレスのビットに拡張アドレスのビットを加えていないアドレスを、メモリＭの物理構成に応じて、物理アドレスに変換する。

そして、ＢＩＳＴ回路１００は、アドレス・データ変換回路ＣＣが生成する物理アドレスのアドレス順に、設定コードに対応するメモリＭへのアクセス動作（書き込み動作、読み出し動作）を、順次、実行する。

なお、フラグ情報は、例えば、テスト時に、ＭａｒｃｈデータレジスタＤＲに外部から入力される。

ここで、図７は、Ｍａｒｃｈデータ設定の一例を示す図である。

この図７に示すＭａｒｃｈデータ設定が、図６に示すアドレスの遷移と組み合わされた場合、アドレス順１〜１６までの物理アドレスに対し、READ“０”、WRITE“１”、READ“０”の動作を順次行う。

この際、同一物理アドレスがそれぞれ２度ずつ現れることから、これら書き込みおよび読み出し動作も、それぞれ一つの物理アドレスに対し２度ずつ行われることになる。

そして、上述のように、フラグ情報が“０”に設定される場合は、拡張アドレスへのアクセスは行わず、各アドレスに１回ずつ、物理アドレス順にアクセスを行うことになる。

このようにして、アドレス・データ変換回路ＣＣの入力に拡張アドレス部分を持たせる。これにより、メモリＭに対応してＢＩＳＴ回路１００を複雑に変更することなく、より広範なテストシーケンスを生成できる。

なお、その他の構成・機能は、実施例１のＢＩＳＴ回路１００と同様である。

すなわち、本実施例２に係るＢＩＳＴ回路によれば、回路構成の簡易化を図りつつ、より広範囲なテストシーケンスを生成することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００ＢＩＳＴ回路
ＴＣテストシーケンス生成回路
ＣＣアドレス・データ変換回路
ＯＣ出力解析回路
Ｘ排他的論理和回路
ＯＲ論理和回路
ＡＧＣアドレス生成回路
ＤＧＣデータ生成回路
ＤＲＭａｒｃｈデータレジスタ（記憶回路）
ＡＣ変換回路
ＤＣ変換回路
ＸＤ演算回路
ＥＣ変換回路
ＸＥ演算回路
ＤＥ遅延回路

Claims

半導体集積回路に内蔵されたメモリ又は半導体集積回路の外部に設けられたメモリのテストを実行するＢＩＳＴ回路であって、
実行すべきテストシーケンスに応じて、論理アドレスを規定する論理アドレス信号、前記論理アドレスに対応する書き込みデータである論理データを規定する論理データ信号、および、前記論理アドレスに対応する読み出しデータの期待値である論理期待値を規定する論理期待値信号を生成するテストシーケンス生成回路と、
前記論理アドレス信号、前記論理データ信号および前記論理期待値信号が入力され、前記メモリの物理構成に応じて、前記論理データを変換することにより、前記メモリに書き込むための物理データを規定する物理データ信号を生成し、前記メモリの物理構成に応じて、前記論理アドレスを変換することにより、前記物理データに対応する前記メモリの物理アドレスを規定する物理アドレス信号を生成し、前記メモリの物理構成に応じて、前記論理期待値を変換することにより、前記物理データに対応する前記メモリの読み出しデータの期待値である物理期待値を規定する物理期待値信号を生成するアドレス・データ変換回路と、
前記物理アドレス信号により規定される前記メモリの前記物理アドレスに書き込まれた前記物理データを前記メモリから読み出した出力データを規定する出力データ信号と、前記物理期待値信号とが入力され、前記出力データと前記物理期待値とを比較し、この比較結果に基づいて、前記メモリの故障の有無を解析した解析結果信号を出力する出力解析回路と、を備え、
前記アドレス・データ変換回路は、前記論理アドレスのアドレス順を、前記メモリに対して物理的にテストシーケンスを実行する順に変換し、
前記テストシーケンス生成回路は、
前記メモリに対するアクセスの書き込み動作又は読み出し動作の設定コードと、前記アクセスにおける書き込みデータである論理データ又は読み出しデータである論理期待値との組を、複数記憶する記憶回路を有し、
前記ＢＩＳＴ回路は、
前記アドレス・データ変換回路が生成する前記物理アドレスのアドレス順に、前記設定コードに対応する前記メモリへのアクセス動作を、順次、実行するＢＩＳＴ回路。
前記アドレス・データ変換回路は、
前記論理アドレスのビットに予め設定された拡張アドレスのビットを加えたアドレスを、前記メモリの物理構成に応じて、前記物理アドレスに変換する
請求項１に記載のＢＩＳＴ回路。
前記記憶回路は、
前記拡張アドレスのビットを用いるか否かを設定するフラグ情報を記憶し、
前記アドレス・データ変換回路は、
前記フラグ情報が前記拡張アドレスのビットを用いることを規定する場合は、前記論理アドレスのビットに前記拡張アドレスのビットを加えたアドレスを、前記メモリの物理構成に応じて、前記物理アドレスに変換し、
一方、前記フラグ情報が前記拡張アドレスのビットを用いないことを規定する場合は、前記論理アドレスのビットに前記拡張アドレスのビットを加えていないアドレスを、前記メモリの物理構成に応じて、前記物理アドレスに変換する請求項２に記載のＢＩＳＴ回路。
前記フラグ情報は、テスト時に、前記記憶回路に外部から入力される請求項３に記載のＢＩＳＴ回路。
前記アドレス・データ変換回路は、
前記メモリのアドレス入力のビット幅よりも多いアドレス入力のビット幅を有する請求項１ないし４のいずれか一項に記載のＢＩＳＴ回路。
前記アドレス・データ変換回路は、
前記論理アドレスを前記物理アドレスに変換する規則となる前記メモリの物理構成に応じた情報を、テスト時に外部から入力される請求項１ないし５のいずれか一項に記載のＢＩＳＴ回路。