JP3298621B2 - 組込み自己テスト回路 - Google Patents

組込み自己テスト回路

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JP3298621B2 JP24835298A JP24835298A JP3298621B2 JP 3298621 B2 JP3298621 B2 JP 3298621B2 JP 24835298 A JP24835298 A JP 24835298A JP 24835298 A JP24835298 A JP 24835298A JP 3298621 B2 JP3298621 B2 JP 3298621B2
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

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  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ダイナミック型の
メモリセルを用いた半導体記憶装置（ＤＲＡＭ）のため
の組込み自己テスト回路に関し、特に、ロジック回路及
びＤＲＡＭが混載された半導体集積回路（ＬＳＩ）に好
適に用いられる組込み自己テスト回路に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭ等のメモリデバイスに対
するテストは、メモリ用テスタを用いて、所定の制御信
号を供給しつつ行うことが一般的であった。メモリ用テ
スタは、内蔵したマイクロプロセッサによって、メモリ
テストに必要なテストパターンを発生する。テストパタ
ーンとしては、コラムバー(column bars)、チェッカー
ボード(checker board)、或いは、マーチング(marchin
g)等が使用される。
【０００３】ところで、専用のメモリ用テスタを用い、
ＤＲＡＭに対する４０種類以上のテストパターンによる
テストを行う場合には、次のような問題があった。例え
ば、ロジック回路とＤＲＡＭとが混載されたシステムＬ
ＳＩをテストする際には、ロジック用テスタを用いたロ
ジックテストと、メモリ用テスタを用いたＤＲＡＭテス
トとの双方が必要であるため、テスタ設備に起因する生
産コストの増大、及びテスト使用時の時間的なロスを招
く。時間的ロスを解消するためにテストを高速で実行し
ようとすると、高価なテスタが必要になって生産コスト
が一層増大することになる。
【０００４】上記問題に対処するため、近年では、テス
ト回路をシステムＬＳＩに内蔵した組込み自己テスト
(ＢＩＳＴ:Built-In Self Test)方式が注目されてい
る。ＢＩＳＴ方式では、ＬＳＩ自身が、内部ブロック
（ＤＵＴ）に対するテストデータ発生回路及びテストデ
ータ判定回路を有しており、外部からの開始信号に従っ
てテストを開始する。テスト終了後には、論理シミュレ
ーションで正常回路に関して計算した期待値とテスト終
了結果とを比較して、良否の判定結果を出力する。
【０００５】上記の場合には、テスタとしてＬＳＩテス
タのみが使用される。ＬＳＩテスタは、開始信号及びク
ロック信号をＬＳＩチップに供給し、一定時間後に、Ｌ
ＳＩチップから出力されるテスト結果に基づいてＬＳＩ
チップの良否を判定する処理のみを行う。このように、
ＢＩＳＴ方式では高価なテスタは不要であり、ＵＬＳＩ
の場合でもその実使用時とほぼ同じ動作条件でテストが
実行でき、より大きなシステムにＬＳＩを組み込んだ後
でも使用できる等の利点がある。
【０００６】従来のＢＩＳＴ方式は、マイクロ命令制御
方式と、テストデータ発生が決められた回路構成により
テストを行うハードウエア制御方式とに分類される。マ
イクロ命令制御方式は、特開平10-69799号公報（第１の
従来例）に記載の自己テスト装置に採用されており、内
蔵したＲＯＭに格納されたマイクロ命令を読み出して自
己テストを実行する。マイクロ命令制御方式では、テス
トパターンの実行に自由度がある。一方、ハードウエア
制御方式は、特開昭61-54550号公報（第２の従来例）、
特開昭63-4500号公報（第３の従来例）、及び特開平8-1
00536号（第４の従来例）に記載された自己テスト装置
に採用されている。
【０００７】
【発明が解決しようとする課題】ところで、マイクロ命
令制御方式では、特に、ＲＯＭを作製するプロセスが別
途必要になるので、回路規模が増大し、生産コストが上
昇する傾向がある。また、ＤＲＡＭの全機能をテストす
るためには、高度な方式がマイクロ命令制御に必要にな
り、回路規模が更に増大することになる。第１の従来例
では、テストパターンを削減してマイクロ命令方式を簡
素化することによって上記問題を回避している。このた
め、ＤＲＡＭの全ての機能をテストすることができず、
従来のメモリ用テスタを用いるテストに比してテスト品
質が低い。
【０００８】一方、ハードウエア制御方式を採用した第
２〜第４の従来例では、０、１の読出し及び書込みを交
互に実行するチェッカーボードと呼ばれるテストパター
ンのみを実行する。特に、第４の従来例では、チェッカ
ーボードに加え、０、１を繰り返す回数を変更しつつテ
ストすることはできるが、これはチェッカーボードを拡
張したテストを複数実施しているに過ぎず、従来のメモ
リ用テスタによるテストには及ばない。このように、第
２〜第４の従来例では、マイクロ命令制御方式における
回路規模の増大やコストアップを緩和できる利点はある
ものの、予め決められた回路構成で生成した特定種類の
テストパターンのみを実行するだけで、従来のメモリ用
テスタを用いたテストに比して品質が低い。
【０００９】本発明は、上記に鑑み、簡素な回路構成を
備えながらも、テストパターン数を削減することなく、
多種のテストパターンによって高品質のテストを行うこ
とができる組込み自己テスト回路を提供することを目的
とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の組込み自己テスト回路は、半導体装置に内
蔵され、該半導体装置に備えた記憶部に対し複数のテス
トパターンを用いてテストを行う組込み自己テスト回路
であって、前記記憶部における所定数のアドレスに対す
る一連の書込み／読出し処理が終了する毎に終了信号を
出力するアドレスカウンタと、前記終了信号を受け取る
毎に異なる共通制御信号を順次に出力する制御信号出力
回路と、符号化された複数の処理データを有し、受け取
った各共通制御信号に夫々対応して前記処理データを順
次に復号化して出力する処理データ出力回路と、前記処
理データ出力回路から受け取った前記処理データに対応
するビットデータを各テストパターンとして前記記憶部
に出力するテストパターン発生回路とを備えることを特
徴とする。
【００１１】本発明の組込み自己テスト回路では、アド
レスカウンタ、制御信号出力回路、処理データ出力回路
及びテストパターン発生回路を備える簡素な構成を有し
ながらも、記憶部のアドレスパターンを発生させつつ共
通制御信号を順次に出力し、この共通制御信号に従っ
て、相互に異なるテストパターンを順次に発生すること
ができる。このため、従来のハードウエア制御方式で問
題になっていたテストパターン不十分によるテスト品質
の低下を回避することができると共に、半導体装置の回
路規模の縮小及び生産コストの低減を図ることができ
る。
【００１２】ここで、前記制御信号出力回路が、前記終
了信号を受け取る毎にカウントアップ又はカウントダウ
ンし、カウント値を前記共通制御信号として出力するモ
ードカウンタから成ることが好ましい。これにより、制
御信号出力回路を簡素な回路構成によって得ることがで
きる。
【００１３】前記アドレスカウンタは、前記一連の書込
み／読出し処理が終了する毎に終了フラグデータを前記
終了信号として前記モードカウンタに出力する機能を有
することが好ましい。これにより、終了フラグデータを
モードカウンタに与え、該モードカウンタのカウント値
を共通制御信号として出力させる回路構成を得ることが
できる。
【００１４】また、前記アドレスカウンタが、前記テス
トパターン発生回路からのテストパターンに従って前記
記憶部に書込み／読出し処理する際に、前記記憶部のア
ドレスの指定を行うことが好ましい。これにより、記憶
部への書込み／読出し処理が適正に行われる。
【００１５】更に好ましくは、前記テストパターン発生
回路が、前記処理データ出力回路から処理データを受け
取る毎にカウントアップ又はカウントダウンするデータ
カウンタと、該データカウンタのカウント値に対応する
０又は１のビットデータを出力する複数のデコーダとを
備える。この場合、テストパターン発生回路を簡素な回
路構成によって実現することができる。
【００１６】好適には、前記データカウンタが複数設け
られ、前記複数のデコーダが前記各データカウンタに夫
々対応して複数組設けられ、前記各データカウンタと各
データカウンタに夫々対応する前記１組のデコーダとか
ら、書込み処理に関するデータを出力する書込み回路、
読出し処理に関するデータを出力する読出し回路、及
び、書込み処理と読出し処理とを同時進行的に行う処理
に関するデータを出力する読出し／書込み回路が夫々構
成される。この場合、記憶部における所定数のアドレス
に対する一連の書込み／読出し処理に必要なデータを得
ることができる。
【００１７】また、前記記憶部がＤＲＡＭから構成さ
れ、該ＤＲＡＭに対し所定のタイミングでリフレッシュ
処理を行うリフレッシュ回路を更に設け、該リフレッシ
ュ回路、前記書込み回路、前記読出し回路、及び前記読
出し／書込み回路からＲＡＭインタフェースを構成する
ことが好ましい。
【００１８】更に好ましくは、前記処理データ出力回路
が、書込み／読出し・選択処理データを有する第１デコ
ーダと、書込み処理データを有する第２デコーダと、処
理データとしての期待値を有する第３デコーダとを備え
る。この場合、テストパターン発生回路でテストパター
ンを生成するために必要な各処理データを夫々のタイミ
ングで供給することができる。
【００１９】前記処理データ出力回路が、アップ／ダウ
ン処理データを有する第４デコーダを更に備えており、
復号化した前記アップ／ダウン処理データを前記アドレ
スカウンタに出力することが好ましい。この場合、テス
トパターン発生回路で順次に発生するテストパターンに
夫々対応させて、アドレスカウンタをカウントアップ又
はカウントダウンさせることができる。
【００２０】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の一実施形態例における組
込み自己テスト回路（以下、ＢＩＳＴ回路とも呼ぶ）の
内部構成を示すブロック図である。同図では、システム
クロック信号及びシステムリセット信号の図示を省略し
ている。
【００２１】ＢＩＳＴ回路１１は、テストモードコント
ローラ(Test mode CTL)１２、ＲＡＭインタフェース(Ｒ
ＡＭ I/F)１３、アドレスカウンタ(Address couter)１
５、及び、ビットマップコンバータ(Bitmap conv)１６
の４ブロックから構成されている。ＢＩＳＴ回路１１で
は、ＤＲＡＭ１７に対して連続して書込み可能又は連続
して読出し可能なワード数を示すバースト長や、制御信
号ＣＡＳ(Column Access Strobe)による動作時のレイテ
ンシイ(Cas latency)等はユーザによって設定される。
【００２２】ＢＩＳＴ回路１１では、テストモードコン
トローラ１２に備えたモードカウンタ１９のカウント値
（共通制御信号Ｃｃｓ）に従って、ＤＲＡＭ１７に対す
る複数のテストパターンを順次に生成する。テストモー
ドとは、複数のテストパターンを夫々生成するために必
要な信号の組合わせを意味する。
【００２３】テストモードコントローラ１２は、上記モ
ードカウンタ１９を有し、モードカウンタ１９の後段
に、アップ／ダウン処理データUp/dnを夫々生成するデ
コーダ２０と、読出し／書込み・選択処理データR/w se
lを夫々生成するデコーダ２１と、書込み処理データdat
aｗを生成するデコーダ２２と、比較用データである期
待値dataｅ（処理データ）を生成するデコーダ２３とを
有する。この構成のテストモードコントローラ１２は、
ＤＲＡＭ１７のアドレスを昇順でアクセスするのか降順
でアクセスするのか（Up/dn）をデコーダ２０で選択
し、書込み処理をするのか読出し処理をするのか(R/w)
をデコーダ２１で選択し、ＤＲＡＭ１７に対する書込み
データは“０”か“１”かをデコーダ２２で選択し、こ
のときの比較用の期待値をデコーダ２３で選択する。デ
コーダ２０〜２３における各選択動作は、モードカウン
タ１９のカウント値（共通制御信号Ｃｃｓ）に従って行
われる。
【００２４】テストパターンとしては、コラムバー(col
umn bars)、チェッカーボード(checker board)、マーチ
ング(marching)、シフトダイアゴナル(shifted diagona
l)、バタフライ(butterfly)、ウォーキング(walking)、
及びギャロッピング(galloping)等が使用される。
【００２５】例えば、ＤＲＡＭ１７におけるメモリセル
アレイがｎ行ｎ列のメモリセルから成る場合に、メモリ
セルの個数をＮとするとＮ=ｎ2になる。ｉ行ｊ列(i,j=
1,2,…,n)のメモリセルはＣijで示す。メモリセルに、
１行１列、２行１列、……、ｎ行１列、２行１列、２行
２列、……、ｎ行ｎ列の順序で番号を付し、p番目（p=
0,1,……,N-1(但し、Ｎ=ｎ2)）のメモリセルをＣpで表
す。この条件下で、テストパターンが例えばコラムバー
の場合には、 奇数番目の列に１、偶数番目の列に０を書き込む。 メモリセルの内容をＣ0,Ｃ1,……,ＣN-1の順に読み出
す。 ０と１とを交換して、及びの処理を繰り返す。
【００２６】また、テストパターンがチェッカーボード
の場合には、 奇数番目の列に０と１とをこの順に書き込み、偶数番
目の列に１と０とをこの順に書き込む。 メモリセルの内容をＣ0,Ｃ1,……,ＣN-1の順に読み出
す。 ０と１とを交換して、及びの処理を繰り返す。
【００２７】モードカウンタ１９は、ＤＲＡＭ１７にお
ける所定数のアドレスに対する一連の書込み／読出し処
理が終了する毎にアドレスカウンタ１５が出力する終了
フラグデータAdrs endを受け取る都度に、カウントアッ
プ（即ち、テストモードを１インクリメント）して次の
テストモードに移行し、そのテストモードの内容に応じ
てデコーダ２０〜２３の値を夫々設定する。つまり、デ
コーダ２０〜２３は夫々、モードカウンタ１９からの共
通制御信号Ｃｃｓに従って、ＤＲＡＭ１７に対する複数
のテストパターンを生成するためのアップ／ダウン処理
データUp/dn、読出し／書込み・選択処理データR/w se
l、書込み処理データdataｗ、及び期待値dataｅを夫々
復号化して出力する。また、デコーダ２２及びデコーダ
２３は夫々、アドレスカウンタ１５からの切替え制御信
号toggleに従って、“０”、“１”、“toggle”の内の
いずれかを選択、復号化して出力する。
【００２８】ＲＡＭインタフェース１３は、ＤＲＡＭ１
７への１データの書込み／読出しのシーケンスを発生さ
せ、ＤＲＡＭ１７への各種処理データと制御信号とを発
生させる。ＲＡＭインタフェース１３は、書込み回路(w
rite)２５、読出し回路(read)２６、読出し／書込み回
路(Read/write)２７、及びリフレッシュ回路(refresh)
２８を有しており、書込み回路２５、読出し回路２６及
び読出し／書込み回路２７の各出力は、読出し／書込み
・選択処理データR/w selに対応して選択される。
【００２９】アップ／ダウン処理データUp/dnは、アド
レスカウンタ１５に入力され、現在のテストモードでは
アドレスカウンタ１５のアドレスをカウントアップする
かカウントダウンするかを伝える。読出し／書込み・選
択処理データR/w selは、書込み回路２５、読出し回路
２６及び読出し／書込み回路２７に夫々入力され、現在
のテストモードではＤＲＡＭ１７に対して読出し処理を
行うのか、書込み処理を行うのか、書込み処理及び読出
し処理を同時進行的に行うのかを示す。書込み処理デー
タdataｗは、書込み回路２５と読出し／書込み回路２７
とに夫々入力される信号であり、ＤＲＡＭ１７に書き込
まれるべき値“０”、“１”、“toggle”を示す。期待
値dataｅは、読出し回路２６と読出し／書込み回路２７
とに夫々入力される信号で、現在のテストモードにおけ
るＤＲＡＭ１７からの読み出し期待値を示しており、そ
の値には“０”、“１”、“toggle”がある。
【００３０】書込み回路２５、読出し回路２６、読出し
／書込み回路２７及びリフレッシュ回路２８から、読出
し／書込みデータｄinがビットマップコンバータ１６と
ＤＲＡＭ１７とに夫々出力される。また、ＲＡＭインタ
フェース１３のアドレスカウンタ１５に対応する出力端
子には、ＤＲＡＭ１７における１アドレスに対する一連
の書込み／読出しシーケンスが終了したことを示す１ア
ドレス終了フラグR/wendが立つ。また、読出し回路２６
及び読出し／書込み回路２７は、ＤＲＡＭ１７から読み
出された値の期待値照合結果resultを出力する。
【００３１】アドレスカウンタ１５は、カウンタに論理
回路を付加した構成を有し、ＤＲＡＭ１７のアドレスを
設定すると共にＤＲＡＭ１７への書込みデータをも発生
する。アドレスカウンタ１５は、書込み回路２５、読出
し回路２６、読出し／書込み回路２７からのテストパタ
ーンに従ってＤＲＡＭ１７に書込み／読出し処理する際
に、ＤＲＡＭ１７のアドレスの指定を行う。アドレスカ
ウンタ１５は更に、１アドレス終了フラグR/w endが立
ったとき、デコーダ２０からの信号Up/dnの値に対応し
て１インクリメント又は１デクリメントして、終了フラ
グデータAdrs endをテストモードコントローラ１２に出
力する。アドレスカウンタ１５からの信号addressは、
現在のＤＲＡＭ１７のアドレスを示す。
【００３２】ビットマップコンバータ１６は、ＤＲＡＭ
１７に接続されており、ＤＲＡＭ１７の物理条件に応じ
てビット論理を反転させる機能と、データを多ビット化
する機能とを有する。ビットマップコンバータ１６は、
読出し回路２６及び読出し／書込み回路２７に対して、
ＤＲＡＭ１７から読み出された出力値ＤOUTをビットマ
ップ変換したｄoutとして出力する機能を有している。
【００３３】ＤＲＡＭ１７におけるＣＳ（チップセレク
ト）、ＲＡＳ（Row Access Strobe）、ＣＡＳ（Column
Access Strobe）、及びＷＥ（ライトイネーブル）は、
夫々、ＤＲＡＭ１７に対する書込み／読出し処理のため
の制御信号を示す。また、ＡＸ（アドレスＸ）及びＡＹ
（アドレスＹ）は、ＲＡＳ及びＣＡＳに夫々対応するア
ドレスを示す値である。
【００３４】図２は、読出し回路２６の内部構成を示す
ブロック図である。読出し回路２６は、デコーダ２１、
２３から読出し／書込み・選択処理データR/w selを受
け取る毎にカウントアップ又はカウントダウンするデー
タカウンタ(counter)１８と、デコーダ(decoder)３０、
３１、３２、３３と、比較回路(COMP)３４とを有する。
処理データR/w selが入力されるデータカウンタ１８
が、０から順にカウントアップすると、カウント値に対
応して、デコーダ３０では制御信号ＣＳが、デコーダ３
１では制御信号ＲＡＳが、デコーダ３２では制御信号Ｃ
ＡＳが、デコーダ３３では制御信号ＷＥが夫々復号化さ
れる。また、読出し回路２６には、アドレスカウンタ１
５からのアドレスデータaddressが入力されるが、Ｘア
ドレス及びＹアドレスを夫々示す制御信号ＡＸ、ＡＹと
してＤＲＡＭ１７にスルーされる。
【００３５】比較回路３４は、データカウンタ１８によ
るカウント結果がある値になったとき、ＤＲＡＭ１７の
読出し値ＤOUTがビットマップコンバータ１６で必要に
応じてビットマップ変換されて入力された読出し値ｄou
tと、期待値dataｅとを比較し、その結果を期待値照合
結果resultとして出力する。データカウンタ１８とデコ
ーダ３０〜３３との関係は、ユーザが使用するＤＲＡＭ
１７の仕様、及び、予めパラメータとして指定されたCa
sレイテンシイやバースト長に依存する。
【００３６】図３は、読出し／書込み回路２７の内部構
成を示すブロック図である。書込み回路２５及びリフレ
ッシュ回路２８の各内部構成は、読出し回路２６及び読
出し／書込み回路２７の内部構成とほぼ同様であるの
で、図示を省略する。
【００３７】読出し／書込み回路２７は、デコーダ２１
〜２３から処理データを受け取る毎にカウントアップ又
はカウントダウンするデータカウンタ４５と、デコーダ
４０〜４３と、比較回路４４とを有する。読出し／書込
み・選択処理データR/w selが入力されるデータカウン
タ４５が、０から順にカウントアップすると、カウント
値に対応して、デコーダ４０では制御信号ＣＳが、デコ
ーダ４１では制御信号ＲＡＳが、デコーダ４２では制御
信号ＣＡＳが、デコーダ４３では制御信号ＷＥが夫々復
号化されて出力される。読出し／書込み回路２７には、
デコーダ２２からの書込み処理データdataｗが入力され
るが、実際の書込みデータｄinとしてＤＲＡＭ１７にス
ルーされる。また、読出し／書込み回路２７には、アド
レスカウンタ１５からアドレスデータaddressが入力さ
れるが、Ｘアドレス及びＹアドレスを夫々示す制御信号
ＡＸ、ＡＹとしてＤＲＡＭ１７にスルーされる。
【００３８】比較回路４４は、データカウンタ４５によ
るカウント結果がある値になったとき、ビットマップコ
ンバータ１６を経由して入力された読出し値ｄoutと、
期待値dataｅとを比較し、その結果を期待値照合結果re
sultとして出力する。データカウンタ４５とデコーダ４
０〜４３との関係は、ユーザが使用するＤＲＡＭ１７の
仕様、及び、予めパラメータとして指定されたCasレイ
テンシイやバースト長に依存する。
【００３９】図４は、アドレスカウンタ１５の内部構成
を示すブロック図である。アドレスカウンタ１５は、カ
ウンタ回路３５と、出力側の組合わせ回路３６、３７、
３８、３９とを有している。
【００４０】カウンタ回路３５には、ＲＡＭインタフェ
ース１３からの１アドレス終了フラグR/w endと、テス
トモードコントローラ１２からのアップ／ダウン処理デ
ータUp/dnとが夫々入力される。組合わせ回路３６は、
カウンタ回路３５のカウント値に従って、現在の読出し
アドレスを示す信号Read addressを出力する。また、組
合わせ回路３７は、カウンタ回路３５のカウント値に従
って、現在の書込みアドレスを示す信号Write address
を出力する。組合わせ回路３８は、カウンタ回路３５の
カウント値に従って、トグルパターン用データである切
替え制御信号toggleを出力する。組合わせ回路３９は、
カウンタ回路３５のカウント値に従って、アドレス値が
最終アドレスまで到達したことを示す終了フラグデータ
Adrs endを出力する。トグルパターンは、予め指定され
たアドレス値によって生成される。また、単純にカウン
トアップ、カウントダウンするコラムバー、チェッカー
ボード及びマーチング等のテストでは、出力側における
アドレスの組合わせ回路３６、３７、３８、３９はスル
ーするので、この場合、アドレス分のカウンタ回路３５
のみが必要となる。
【００４１】組合わせ回路３８は、例えばコラムバーが
テストパターンである場合には、アドレス最下位ビット
をスルーし、チェッカーボードの場合には最下位ビット
を反転する。また、テストパターンがウォーキングやギ
ャロッピング等である場合には、カウンタにはアドレス
の２倍分が必要であるので、信号Read addressには下位
アドレスを選択する組合わせ回路３６が、信号Write ad
dressには上位アドレスを選択する組合わせ回路３７が
夫々付属する。ギャロッピングがテストパターンである
場合には、組合わせ回路３８は、上位アドレスと下位ア
ドレスとを比較する回路として機能する。
【００４２】ここで、モードカウンタ１９とデコーダ２
０〜２３との間における信号関係について説明する。図
５は、信号関係の一例を示す表であり、図中の「Counte
r」はモードカウンタ１９によるカウント値、つまり共
通制御信号Ｃｃｓとしてのモード信号を示す。このモー
ド信号が「０」の場合には、ＤＲＡＭ１７の初期化シー
ケンスを発生する。同表においてのモード信号１〜７に
よってテストパターンのマーチングが発生し、モード信
号８〜１１によってテストパターンのチェッカーボード
が発生する。
【００４３】例えば、アップ／ダウン処理データUp/dn
においての数値「０」は、ＤＲＡＭ１７のバンク(bank)
を予め決められた順でインクリメントし、Ｘアドレス
（ＡＸ）を１ずつインクリメントし、Ｘアドレスにおけ
る最終アドレスに達した時点で、Ｙアドレス（ＡＹ）
を、決められた数であるバースト長だけ増加させる。数
値「１」は、ＤＲＡＭ１７のバンクを予め決められた順
でデクリメントし、Ｘアドレスを１ずつデクリメント
し、Ｘアドレスの０アドレスに達した時点で、Ｙアドレ
スをバースト長だけ減少させる。数値「２」は、バンク
を予め決められた順でインクリメントし、Ｙアドレスを
バースト長ずつ増加させ、最終アドレスに達した時点で
Ｘアドレスを１インクリメントする。数値「３」は、予
め決められた順でバンクをデクリメントし、Ｙアドレス
をバースト長ずつ減少させ、最終アドレスに達した時点
でＸアドレスを１デクリメントする。なお、バンクは、
＋１,＋２，＋３，＋４・・・の順に足し込んで増加さ
せ、また、・・・−３,−２,−１の順に減算して減少さ
せている。
【００４４】読出し／書込み・選択処理データR/w sel
においての数値「０」は読出し処理(read)、数値「１」
は書込み処理(write)、数値「２」は書込み／読出し処
理(write&read)を夫々示す。
【００４５】更に、書込み処理データdataｗ及び期待値
dataｅ（処理データ）においての数値「０」はビットデ
ータとしての０を、数値「１」はビットデータとしての
１を夫々示す。数値「２」は、Ｘアドレスにおける最下
位ビットとＹアドレスにおける３ビット目の値との排他
的論理和を示し、数値「３」は、Ｘアドレスにおけるの
最下位ビットの反転値とＹアドレスにおける３ビット目
の値との排他的論理和を夫々示す。このＹアドレスの３
ビット目との排他的論理和は、ＤＲＡＭ１７のサブモジ
ュールが８アドレス単位でレイアウトされていることに
起因しており、サブモジュールのレイアウトが変更され
ればこの値は変わる。
【００４６】図６は、読出し／書込み回路２７における
データカウンタ４５のカウント値とデコーダ４０〜４３
の各出力値との間の信号関係の一例を示す表である。
【００４７】「Counter」はデータカウンタ４５による
カウント値を示しており、カウント値１２、１３は、Ｃ
ａｓレイテンシイに依存する（例えばcas latency＝
２）。カウント値１４〜１８は、バースト長に依存する
（例えばバースト長＝５）。Ｘアドレス及びＹアドレス
の各値はアドレスカウンタ１５から入力され、また、書
込み処理データdataｗ及び期待値dataｅの各値は、テス
トモードコントローラ１２から入力される。
【００４８】上記構成の組込み自己テスト回路１１は、
次のように動作する。終了フラグデータAdrs endと切替
え制御信号toggleとがアドレスカウンタ１５からテスト
モードコントローラ１２に入力されると、モードカウン
タ１９が、終了フラグデータAdrs endに従って、テスト
モードを１インクリメントして次のテストモードに移行
し、そのテストモードの内容に応じてデコーダ２０〜２
３の各値を設定する。
【００４９】例えば、移行したテストモードに対応し
て、デコーダ２０でカウントアップ(Up)が設定され、デ
コーダ２１で書込み処理(W)が設定され、デコーダ２２
で書込み処理データdataｗとして“０”が設定される
と、カウントアップしつつＤＲＡＭ１７に“０”を書き
込むマーチングやウォーキング等のテストを行うことに
なる。
【００５０】また、デコーダ２２がdataｗとして切替え
制御信号toggleを、デコーダ２３がdataｅとして切替え
制御信号toggleを夫々選択した際には、ＤＲＡＭ１７に
書き込まれる値は、アドレスカウンタ１５で生成された
値となる。この場合、ＤＲＡＭ１７に対しては、カウン
トアップしつつ０１０１０１を書き込み次いでカウント
アップしつつ０１０１０１を読み出すチェッカーボー
ド、コラムバー、或いはバタフライ等のテストが実行さ
れる。
【００５１】デコーダ２０で復号化されたアップ／ダウ
ン処理データUp/dnがアドレスカウンタ１５に入力され
ることにより、ＲＡＭインタフェース１３で順次に発生
するテストパターンに夫々対応して、アドレスカウンタ
１５がカウントアップ又はカウントダウンする。また、
デコーダ２１で復号化された読出し／書込み・選択処理
データR/w selが、書込み回路２５、読出し回路２６及
び読出し／書込み回路２７に夫々入力される。更に、デ
コーダ２２で復号化された書込み処理データdataｗが読
出し／書込み回路２７に、デコーダ２３で復号化された
期待値dataｅが読出し回路２６及び読出し／書込み回路
２７に夫々入力される。
【００５２】書込み回路２５、読出し回路２６等のシー
ケンスは、予め定義されている内容に従って、ＤＲＡＭ
１７の各制御端子を設定し、アドレスカウンタ１５で指
定されたアドレスに、指定された値を書き込み、期待値
との照合を行う。更に、予め指定されたアドレスに達し
た時点で、リフレッシュ回路２８によるリフレッシュ動
作を行う。
【００５３】アドレスカウンタ１５は、１アドレス終了
フラグR/w endがＲＡＭインタフェース１３の出力端子
に立ったとき、テストモードコントローラ１２からの信
号Up/dnに対応して、ＤＲＡＭ１７のアドレスをインク
リメント又はデクリメントする。アドレスカウンタ１５
は更に、カウントアップで最終アドレスに到達し、或い
は、カウントダウンで０アドレスに到達した場合に終了
フラグデータAdrs endを出力する。
【００５４】ビットマップコンバータ１６は、ＤＲＡＭ
１７に書き込まれる電気的な値を考慮し、必要に応じて
ビットの０、１を反転させるために、予めアドレスが指
定された値を比較しその値が相互に等しければデータを
反転させる。このようなビットマップコンバータ１６
は、ＤＲＡＭ１７に対して書込み処理又は読出し処理す
る値を、予め指定されたアドレスに対応して反転させ
る。また、ビットマップコンバータ１６には、現在のＤ
ＲＡＭ１７のアドレス値を示すアドレスデータaddress
がアドレスカウンタ１５から入力され、一方、信号din
がＲＡＭインタフェース１３から入力される。ビットマ
ップコンバータ１６は、ＤＲＡＭ１７から読み出して必
要に応じてビットマップ変換した信号doutを、ＲＡＭイ
ンタフェース１３の読出し回路２６と読出し／書込み回
路２７とに夫々出力する。
【００５５】以上のようなＢＩＳＴ回路１１によると、
簡素な回路構成を備えながらも、ＤＲＡＭ１７のアドレ
スパターンを発生させつつ共通制御信号Ｃｃｓを順次に
出力し、この共通制御信号Ｃｃｓに従って、相互に異な
るテストパターンを順次に発生することができる。つま
り、１つのテストパターンを発生させ、次のテストパタ
ーンを順次に発生させるパターンジェネレータがＬＳＩ
に内蔵されることになるので、ＤＲＡＭ１７の多数種
（例えば４０種類）のテストを、専用テスタを用いるこ
となく円滑に行うことができる。このため、従来のハー
ドウエア制御方式で問題になっていたテストパターン不
十分によるテスト品質の低下を回避することができると
共に、半導体装置の回路規模の縮小及び生産コストの低
減を図ることができる。
【００５６】また、本ＢＩＳＴ回路１１では、ユーザの
使用に応じて、ツール毎にカスタマイズすることができ
る。つまり、ユーザが使用する機能のみをテストするよ
うにＢＩＳＴ回路１１を構成することによって、十分な
テストを実行しながらも、回路規模を必要最小限に抑え
ることができる。このようなＢＩＳＴ回路１１では、特
にロジック回路とＤＲＡＭとが混載されたＬＳＩのテス
トに要するコストの低減を図ることができる。
【００５７】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の組込み自己テスト回路は、
上記実施形態例の構成にのみ限定されるものではなく、
上記実施形態例の構成から種々の修正及び変更を施した
組込み自己テスト回路も、本発明の範囲に含まれる。
【００５８】
【発明の効果】以上説明したように、本発明の組込み自
己テスト回路によると、簡素な回路構成を備えながら
も、テストパターン数を削減することなく、多種のテス
トパターンによって高品質のテストを行うことができ
る。
【図面の簡単な説明】
【図１】本発明の一実施形態例における組込み自己テス
ト回路の内部構成を示すブロック図である。
【図２】本実施形態例における読出し回路の内部構成を
示すブロック図である。
【図３】本実施形態例における読出し／書込み回路の内
部構成を示すブロック図である。
【図４】本実施形態例におけるアドレスカウンタの内部
構成を示すブロック図である。
【図５】本実施形態例のテストモードコントローラにお
けるモードカウンタとデコーダとの間の信号関係の一例
を示す表である。
【図６】本実施形態例の読出し／書込み回路におけるデ
ータカウンタのカウント値とデコーダの出力値との間の
信号関係の一例を示す表である。
【符号の説明】
１１：組込み自己テスト回路 １２：テストモードコントローラ １３：ＲＡＭインタフェース １５：アドレスカウンタ １６：ビットマップコンバータ １７：ＤＲＡＭ（記憶部） １８、４５：データカウンタ １９：モードカウンタ（制御信号出力回路） ２０〜２３：デコーダ（処理データ出力回路） ２５：書込み回路（テストパターン発生回路） ２６：読出し回路（テストパターン発生回路） ２７：読出し／書込み回路（テストパターン発生回路） ２８：リフレッシュ回路 ３０〜３４：デコーダ ３５：カウンタ ３６〜３９：組合わせ回路 ４０〜４４：デコーダ address：アドレスデータ Adrs end：終了フラグデータ Ｃｃｓ：共通制御信号 dataｅ：期待値 dataｗ：書込み処理データ ｄout：ビットマップ変換信号 ＤOUT：出力値 R/w sel：書込み／読出し・選択処理データ R/w end：１アドレス終了フラグ toggle：切替え制御信号 Up/dn：アップ／ダウンモード切替え信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G01R 31/28 G11C 11/401

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体装置に内蔵され、該半導体装置に
    備えた記憶部に対し複数のテストパターンを用いてテス
    トを行う組込み自己テスト回路であって、 前記記憶部における所定数のアドレスに対する一連の書
    込み／読出し処理が終了する毎に終了信号を出力するア
    ドレスカウンタと、 前記終了信号を受け取る毎に異なる共通制御信号を順次
    に出力する制御信号出力回路と、 符号化された複数の処理データを有し、受け取った各共
    通制御信号に夫々対応して前記処理データを順次に復号
    化して出力する処理データ出力回路と、 前記処理データ出力回路から受け取った前記処理データ
    に対応するビットデータを各テストパターンとして前記
    記憶部に出力するテストパターン発生回路とを備えるこ
    とを特徴とする組込み自己テスト回路。
  2. 【請求項２】 前記制御信号出力回路が、前記終了信号
    を受け取る毎にカウントアップ又はカウントダウンし、
    カウント値を前記共通制御信号として出力するモードカ
    ウンタから成ることを特徴とする請求項１に記載の組込
    み自己テスト回路。
  3. 【請求項３】 前記アドレスカウンタは、前記一連の書
    込み／読出し処理が終了する毎に終了フラグデータを前
    記終了信号として前記モードカウンタに出力することを
    特徴とする請求項２に記載の組込み自己テスト回路。
  4. 【請求項４】 前記アドレスカウンタは、前記テストパ
    ターン発生回路からのテストパターンに従って前記記憶
    部に書込み／読出し処理する際に、前記記憶部のアドレ
    スの指定を行うことを特徴とする請求項１乃至３の内の
    何れか１項に記載の組込み自己テスト回路。
  5. 【請求項５】 前記テストパターン発生回路が、前記処
    理データ出力回路から処理データを受け取る毎にカウン
    トアップ又はカウントダウンするデータカウンタと、該
    データカウンタのカウント値に対応する０又は１のビッ
    トデータを出力する複数のデコーダとを備えることを特
    徴とする請求項１乃至４の内の何れか１項に記載の組込
    み自己テスト回路。
  6. 【請求項６】 前記データカウンタが複数設けられ、前
    記複数のデコーダが前記各データカウンタに夫々対応し
    て複数組設けられ、 前記各データカウンタと各データカウンタに夫々対応す
    る前記１組のデコーダとから、書込み処理に関するデー
    タを出力する書込み回路、読出し処理に関するデータを
    出力する読出し回路、及び、書込み処理と読出し処理と
    を同時進行的に行う処理に関するデータを出力する読出
    し／書込み回路が夫々構成されることを特徴とする請求
    項５に記載の組込み自己テスト回路。
  7. 【請求項７】 前記記憶部がＤＲＡＭから成り、該ＤＲ
    ＡＭに対し所定のタイミングでリフレッシュ処理を行う
    リフレッシュ回路を更に備え、該リフレッシュ回路、前
    記書込み回路、前記読出し回路、及び前記読出し／書込
    み回路からＲＡＭインタフェースが構成されることを特
    徴とする請求項６に記載の組込み自己テスト回路。
  8. 【請求項８】 前記処理データ出力回路が、書込み／読
    出し・選択処理データを有する第１デコーダと、書込み
    処理データを有する第２デコーダと、処理データとして
    の期待値を有する第３デコーダとを備えることを特徴と
    する請求項１乃至７の内の何れか１項に記載の組込み自
    己テスト回路。
  9. 【請求項９】 前記処理データ出力回路が、アップ／ダ
    ウン処理データを有する第４デコーダを更に備えてお
    り、復号化した前記アップ／ダウン処理データを前記ア
    ドレスカウンタに出力することを特徴とする請求項８に
    記載の組込み自己テスト回路。
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