JP3298621B2 - 組込み自己テスト回路 - Google Patents
組込み自己テスト回路Info
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Tests Of Electronic Circuits (AREA)
Description
メモリセルを用いた半導体記憶装置(DRAM)のため
の組込み自己テスト回路に関し、特に、ロジック回路及
びDRAMが混載された半導体集積回路(LSI)に好
適に用いられる組込み自己テスト回路に関する。
するテストは、メモリ用テスタを用いて、所定の制御信
号を供給しつつ行うことが一般的であった。メモリ用テ
スタは、内蔵したマイクロプロセッサによって、メモリ
テストに必要なテストパターンを発生する。テストパタ
ーンとしては、コラムバー(column bars)、チェッカー
ボード(checker board)、或いは、マーチング(marchin
g)等が使用される。
DRAMに対する40種類以上のテストパターンによる
テストを行う場合には、次のような問題があった。例え
ば、ロジック回路とDRAMとが混載されたシステムL
SIをテストする際には、ロジック用テスタを用いたロ
ジックテストと、メモリ用テスタを用いたDRAMテス
トとの双方が必要であるため、テスタ設備に起因する生
産コストの増大、及びテスト使用時の時間的なロスを招
く。時間的ロスを解消するためにテストを高速で実行し
ようとすると、高価なテスタが必要になって生産コスト
が一層増大することになる。
ト回路をシステムLSIに内蔵した組込み自己テスト
(BIST:Built-In Self Test)方式が注目されてい
る。BIST方式では、LSI自身が、内部ブロック
(DUT)に対するテストデータ発生回路及びテストデ
ータ判定回路を有しており、外部からの開始信号に従っ
てテストを開始する。テスト終了後には、論理シミュレ
ーションで正常回路に関して計算した期待値とテスト終
了結果とを比較して、良否の判定結果を出力する。
タのみが使用される。LSIテスタは、開始信号及びク
ロック信号をLSIチップに供給し、一定時間後に、L
SIチップから出力されるテスト結果に基づいてLSI
チップの良否を判定する処理のみを行う。このように、
BIST方式では高価なテスタは不要であり、ULSI
の場合でもその実使用時とほぼ同じ動作条件でテストが
実行でき、より大きなシステムにLSIを組み込んだ後
でも使用できる等の利点がある。
方式と、テストデータ発生が決められた回路構成により
テストを行うハードウエア制御方式とに分類される。マ
イクロ命令制御方式は、特開平10-69799号公報(第1の
従来例)に記載の自己テスト装置に採用されており、内
蔵したROMに格納されたマイクロ命令を読み出して自
己テストを実行する。マイクロ命令制御方式では、テス
トパターンの実行に自由度がある。一方、ハードウエア
制御方式は、特開昭61-54550号公報(第2の従来例)、
特開昭63-4500号公報(第3の従来例)、及び特開平8-1
00536号(第4の従来例)に記載された自己テスト装置
に採用されている。
令制御方式では、特に、ROMを作製するプロセスが別
途必要になるので、回路規模が増大し、生産コストが上
昇する傾向がある。また、DRAMの全機能をテストす
るためには、高度な方式がマイクロ命令制御に必要にな
り、回路規模が更に増大することになる。第1の従来例
では、テストパターンを削減してマイクロ命令方式を簡
素化することによって上記問題を回避している。このた
め、DRAMの全ての機能をテストすることができず、
従来のメモリ用テスタを用いるテストに比してテスト品
質が低い。
2〜第4の従来例では、0、1の読出し及び書込みを交
互に実行するチェッカーボードと呼ばれるテストパター
ンのみを実行する。特に、第4の従来例では、チェッカ
ーボードに加え、0、1を繰り返す回数を変更しつつテ
ストすることはできるが、これはチェッカーボードを拡
張したテストを複数実施しているに過ぎず、従来のメモ
リ用テスタによるテストには及ばない。このように、第
2〜第4の従来例では、マイクロ命令制御方式における
回路規模の増大やコストアップを緩和できる利点はある
ものの、予め決められた回路構成で生成した特定種類の
テストパターンのみを実行するだけで、従来のメモリ用
テスタを用いたテストに比して品質が低い。
備えながらも、テストパターン数を削減することなく、
多種のテストパターンによって高品質のテストを行うこ
とができる組込み自己テスト回路を提供することを目的
とする。
に、本発明の組込み自己テスト回路は、半導体装置に内
蔵され、該半導体装置に備えた記憶部に対し複数のテス
トパターンを用いてテストを行う組込み自己テスト回路
であって、前記記憶部における所定数のアドレスに対す
る一連の書込み/読出し処理が終了する毎に終了信号を
出力するアドレスカウンタと、前記終了信号を受け取る
毎に異なる共通制御信号を順次に出力する制御信号出力
回路と、符号化された複数の処理データを有し、受け取
った各共通制御信号に夫々対応して前記処理データを順
次に復号化して出力する処理データ出力回路と、前記処
理データ出力回路から受け取った前記処理データに対応
するビットデータを各テストパターンとして前記記憶部
に出力するテストパターン発生回路とを備えることを特
徴とする。
レスカウンタ、制御信号出力回路、処理データ出力回路
及びテストパターン発生回路を備える簡素な構成を有し
ながらも、記憶部のアドレスパターンを発生させつつ共
通制御信号を順次に出力し、この共通制御信号に従っ
て、相互に異なるテストパターンを順次に発生すること
ができる。このため、従来のハードウエア制御方式で問
題になっていたテストパターン不十分によるテスト品質
の低下を回避することができると共に、半導体装置の回
路規模の縮小及び生産コストの低減を図ることができ
る。
了信号を受け取る毎にカウントアップ又はカウントダウ
ンし、カウント値を前記共通制御信号として出力するモ
ードカウンタから成ることが好ましい。これにより、制
御信号出力回路を簡素な回路構成によって得ることがで
きる。
み/読出し処理が終了する毎に終了フラグデータを前記
終了信号として前記モードカウンタに出力する機能を有
することが好ましい。これにより、終了フラグデータを
モードカウンタに与え、該モードカウンタのカウント値
を共通制御信号として出力させる回路構成を得ることが
できる。
トパターン発生回路からのテストパターンに従って前記
記憶部に書込み/読出し処理する際に、前記記憶部のア
ドレスの指定を行うことが好ましい。これにより、記憶
部への書込み/読出し処理が適正に行われる。
回路が、前記処理データ出力回路から処理データを受け
取る毎にカウントアップ又はカウントダウンするデータ
カウンタと、該データカウンタのカウント値に対応する
0又は1のビットデータを出力する複数のデコーダとを
備える。この場合、テストパターン発生回路を簡素な回
路構成によって実現することができる。
られ、前記複数のデコーダが前記各データカウンタに夫
々対応して複数組設けられ、前記各データカウンタと各
データカウンタに夫々対応する前記1組のデコーダとか
ら、書込み処理に関するデータを出力する書込み回路、
読出し処理に関するデータを出力する読出し回路、及
び、書込み処理と読出し処理とを同時進行的に行う処理
に関するデータを出力する読出し/書込み回路が夫々構
成される。この場合、記憶部における所定数のアドレス
に対する一連の書込み/読出し処理に必要なデータを得
ることができる。
れ、該DRAMに対し所定のタイミングでリフレッシュ
処理を行うリフレッシュ回路を更に設け、該リフレッシ
ュ回路、前記書込み回路、前記読出し回路、及び前記読
出し/書込み回路からRAMインタフェースを構成する
ことが好ましい。
が、書込み/読出し・選択処理データを有する第1デコ
ーダと、書込み処理データを有する第2デコーダと、処
理データとしての期待値を有する第3デコーダとを備え
る。この場合、テストパターン発生回路でテストパター
ンを生成するために必要な各処理データを夫々のタイミ
ングで供給することができる。
ン処理データを有する第4デコーダを更に備えており、
復号化した前記アップ/ダウン処理データを前記アドレ
スカウンタに出力することが好ましい。この場合、テス
トパターン発生回路で順次に発生するテストパターンに
夫々対応させて、アドレスカウンタをカウントアップ又
はカウントダウンさせることができる。
に説明する。図1は、本発明の一実施形態例における組
込み自己テスト回路(以下、BIST回路とも呼ぶ)の
内部構成を示すブロック図である。同図では、システム
クロック信号及びシステムリセット信号の図示を省略し
ている。
ローラ(Test mode CTL)12、RAMインタフェース(R
AM I/F)13、アドレスカウンタ(Address couter)1
5、及び、ビットマップコンバータ(Bitmap conv)16
の4ブロックから構成されている。BIST回路11で
は、DRAM17に対して連続して書込み可能又は連続
して読出し可能なワード数を示すバースト長や、制御信
号CAS(Column Access Strobe)による動作時のレイテ
ンシイ(Cas latency)等はユーザによって設定される。
トローラ12に備えたモードカウンタ19のカウント値
(共通制御信号Ccs)に従って、DRAM17に対す
る複数のテストパターンを順次に生成する。テストモー
ドとは、複数のテストパターンを夫々生成するために必
要な信号の組合わせを意味する。
ードカウンタ19を有し、モードカウンタ19の後段
に、アップ/ダウン処理データUp/dnを夫々生成するデ
コーダ20と、読出し/書込み・選択処理データR/w se
lを夫々生成するデコーダ21と、書込み処理データdat
awを生成するデコーダ22と、比較用データである期
待値datae(処理データ)を生成するデコーダ23とを
有する。この構成のテストモードコントローラ12は、
DRAM17のアドレスを昇順でアクセスするのか降順
でアクセスするのか(Up/dn)をデコーダ20で選択
し、書込み処理をするのか読出し処理をするのか(R/w)
をデコーダ21で選択し、DRAM17に対する書込み
データは“0”か“1”かをデコーダ22で選択し、こ
のときの比較用の期待値をデコーダ23で選択する。デ
コーダ20〜23における各選択動作は、モードカウン
タ19のカウント値(共通制御信号Ccs)に従って行
われる。
umn bars)、チェッカーボード(checker board)、マーチ
ング(marching)、シフトダイアゴナル(shifted diagona
l)、バタフライ(butterfly)、ウォーキング(walking)、
及びギャロッピング(galloping)等が使用される。
アレイがn行n列のメモリセルから成る場合に、メモリ
セルの個数をNとするとN=n2になる。i行j列(i,j=
1,2,…,n)のメモリセルはCijで示す。メモリセルに、
1行1列、2行1列、……、n行1列、2行1列、2行
2列、……、n行n列の順序で番号を付し、p番目(p=
0,1,……,N-1(但し、N=n2))のメモリセルをCpで表
す。この条件下で、テストパターンが例えばコラムバー
の場合には、 奇数番目の列に1、偶数番目の列に0を書き込む。 メモリセルの内容をC0,C1,……,CN-1の順に読み出
す。 0と1とを交換して、及びの処理を繰り返す。
の場合には、 奇数番目の列に0と1とをこの順に書き込み、偶数番
目の列に1と0とをこの順に書き込む。 メモリセルの内容をC0,C1,……,CN-1の順に読み出
す。 0と1とを交換して、及びの処理を繰り返す。
ける所定数のアドレスに対する一連の書込み/読出し処
理が終了する毎にアドレスカウンタ15が出力する終了
フラグデータAdrs endを受け取る都度に、カウントアッ
プ(即ち、テストモードを1インクリメント)して次の
テストモードに移行し、そのテストモードの内容に応じ
てデコーダ20〜23の値を夫々設定する。つまり、デ
コーダ20〜23は夫々、モードカウンタ19からの共
通制御信号Ccsに従って、DRAM17に対する複数
のテストパターンを生成するためのアップ/ダウン処理
データUp/dn、読出し/書込み・選択処理データR/w se
l、書込み処理データdataw、及び期待値dataeを夫々
復号化して出力する。また、デコーダ22及びデコーダ
23は夫々、アドレスカウンタ15からの切替え制御信
号toggleに従って、“0”、“1”、“toggle”の内の
いずれかを選択、復号化して出力する。
7への1データの書込み/読出しのシーケンスを発生さ
せ、DRAM17への各種処理データと制御信号とを発
生させる。RAMインタフェース13は、書込み回路(w
rite)25、読出し回路(read)26、読出し/書込み回
路(Read/write)27、及びリフレッシュ回路(refresh)
28を有しており、書込み回路25、読出し回路26及
び読出し/書込み回路27の各出力は、読出し/書込み
・選択処理データR/w selに対応して選択される。
レスカウンタ15に入力され、現在のテストモードでは
アドレスカウンタ15のアドレスをカウントアップする
かカウントダウンするかを伝える。読出し/書込み・選
択処理データR/w selは、書込み回路25、読出し回路
26及び読出し/書込み回路27に夫々入力され、現在
のテストモードではDRAM17に対して読出し処理を
行うのか、書込み処理を行うのか、書込み処理及び読出
し処理を同時進行的に行うのかを示す。書込み処理デー
タdatawは、書込み回路25と読出し/書込み回路27
とに夫々入力される信号であり、DRAM17に書き込
まれるべき値“0”、“1”、“toggle”を示す。期待
値dataeは、読出し回路26と読出し/書込み回路27
とに夫々入力される信号で、現在のテストモードにおけ
るDRAM17からの読み出し期待値を示しており、そ
の値には“0”、“1”、“toggle”がある。
/書込み回路27及びリフレッシュ回路28から、読出
し/書込みデータdinがビットマップコンバータ16と
DRAM17とに夫々出力される。また、RAMインタ
フェース13のアドレスカウンタ15に対応する出力端
子には、DRAM17における1アドレスに対する一連
の書込み/読出しシーケンスが終了したことを示す1ア
ドレス終了フラグR/wendが立つ。また、読出し回路26
及び読出し/書込み回路27は、DRAM17から読み
出された値の期待値照合結果resultを出力する。
回路を付加した構成を有し、DRAM17のアドレスを
設定すると共にDRAM17への書込みデータをも発生
する。アドレスカウンタ15は、書込み回路25、読出
し回路26、読出し/書込み回路27からのテストパタ
ーンに従ってDRAM17に書込み/読出し処理する際
に、DRAM17のアドレスの指定を行う。アドレスカ
ウンタ15は更に、1アドレス終了フラグR/w endが立
ったとき、デコーダ20からの信号Up/dnの値に対応し
て1インクリメント又は1デクリメントして、終了フラ
グデータAdrs endをテストモードコントローラ12に出
力する。アドレスカウンタ15からの信号addressは、
現在のDRAM17のアドレスを示す。
17に接続されており、DRAM17の物理条件に応じ
てビット論理を反転させる機能と、データを多ビット化
する機能とを有する。ビットマップコンバータ16は、
読出し回路26及び読出し/書込み回路27に対して、
DRAM17から読み出された出力値DOUTをビットマ
ップ変換したdoutとして出力する機能を有している。
ト)、RAS(Row Access Strobe)、CAS(Column
Access Strobe)、及びWE(ライトイネーブル)は、
夫々、DRAM17に対する書込み/読出し処理のため
の制御信号を示す。また、AX(アドレスX)及びAY
(アドレスY)は、RAS及びCASに夫々対応するア
ドレスを示す値である。
ブロック図である。読出し回路26は、デコーダ21、
23から読出し/書込み・選択処理データR/w selを受
け取る毎にカウントアップ又はカウントダウンするデー
タカウンタ(counter)18と、デコーダ(decoder)30、
31、32、33と、比較回路(COMP)34とを有する。
処理データR/w selが入力されるデータカウンタ18
が、0から順にカウントアップすると、カウント値に対
応して、デコーダ30では制御信号CSが、デコーダ3
1では制御信号RASが、デコーダ32では制御信号C
ASが、デコーダ33では制御信号WEが夫々復号化さ
れる。また、読出し回路26には、アドレスカウンタ1
5からのアドレスデータaddressが入力されるが、Xア
ドレス及びYアドレスを夫々示す制御信号AX、AYと
してDRAM17にスルーされる。
るカウント結果がある値になったとき、DRAM17の
読出し値DOUTがビットマップコンバータ16で必要に
応じてビットマップ変換されて入力された読出し値dou
tと、期待値dataeとを比較し、その結果を期待値照合
結果resultとして出力する。データカウンタ18とデコ
ーダ30〜33との関係は、ユーザが使用するDRAM
17の仕様、及び、予めパラメータとして指定されたCa
sレイテンシイやバースト長に依存する。
成を示すブロック図である。書込み回路25及びリフレ
ッシュ回路28の各内部構成は、読出し回路26及び読
出し/書込み回路27の内部構成とほぼ同様であるの
で、図示を省略する。
〜23から処理データを受け取る毎にカウントアップ又
はカウントダウンするデータカウンタ45と、デコーダ
40〜43と、比較回路44とを有する。読出し/書込
み・選択処理データR/w selが入力されるデータカウン
タ45が、0から順にカウントアップすると、カウント
値に対応して、デコーダ40では制御信号CSが、デコ
ーダ41では制御信号RASが、デコーダ42では制御
信号CASが、デコーダ43では制御信号WEが夫々復
号化されて出力される。読出し/書込み回路27には、
デコーダ22からの書込み処理データdatawが入力され
るが、実際の書込みデータdinとしてDRAM17にス
ルーされる。また、読出し/書込み回路27には、アド
レスカウンタ15からアドレスデータaddressが入力さ
れるが、Xアドレス及びYアドレスを夫々示す制御信号
AX、AYとしてDRAM17にスルーされる。
るカウント結果がある値になったとき、ビットマップコ
ンバータ16を経由して入力された読出し値doutと、
期待値dataeとを比較し、その結果を期待値照合結果re
sultとして出力する。データカウンタ45とデコーダ4
0〜43との関係は、ユーザが使用するDRAM17の
仕様、及び、予めパラメータとして指定されたCasレイ
テンシイやバースト長に依存する。
を示すブロック図である。アドレスカウンタ15は、カ
ウンタ回路35と、出力側の組合わせ回路36、37、
38、39とを有している。
ース13からの1アドレス終了フラグR/w endと、テス
トモードコントローラ12からのアップ/ダウン処理デ
ータUp/dnとが夫々入力される。組合わせ回路36は、
カウンタ回路35のカウント値に従って、現在の読出し
アドレスを示す信号Read addressを出力する。また、組
合わせ回路37は、カウンタ回路35のカウント値に従
って、現在の書込みアドレスを示す信号Write address
を出力する。組合わせ回路38は、カウンタ回路35の
カウント値に従って、トグルパターン用データである切
替え制御信号toggleを出力する。組合わせ回路39は、
カウンタ回路35のカウント値に従って、アドレス値が
最終アドレスまで到達したことを示す終了フラグデータ
Adrs endを出力する。トグルパターンは、予め指定され
たアドレス値によって生成される。また、単純にカウン
トアップ、カウントダウンするコラムバー、チェッカー
ボード及びマーチング等のテストでは、出力側における
アドレスの組合わせ回路36、37、38、39はスル
ーするので、この場合、アドレス分のカウンタ回路35
のみが必要となる。
テストパターンである場合には、アドレス最下位ビット
をスルーし、チェッカーボードの場合には最下位ビット
を反転する。また、テストパターンがウォーキングやギ
ャロッピング等である場合には、カウンタにはアドレス
の2倍分が必要であるので、信号Read addressには下位
アドレスを選択する組合わせ回路36が、信号Write ad
dressには上位アドレスを選択する組合わせ回路37が
夫々付属する。ギャロッピングがテストパターンである
場合には、組合わせ回路38は、上位アドレスと下位ア
ドレスとを比較する回路として機能する。
0〜23との間における信号関係について説明する。図
5は、信号関係の一例を示す表であり、図中の「Counte
r」はモードカウンタ19によるカウント値、つまり共
通制御信号Ccsとしてのモード信号を示す。このモー
ド信号が「0」の場合には、DRAM17の初期化シー
ケンスを発生する。同表においてのモード信号1〜7に
よってテストパターンのマーチングが発生し、モード信
号8〜11によってテストパターンのチェッカーボード
が発生する。
においての数値「0」は、DRAM17のバンク(bank)
を予め決められた順でインクリメントし、Xアドレス
(AX)を1ずつインクリメントし、Xアドレスにおけ
る最終アドレスに達した時点で、Yアドレス(AY)
を、決められた数であるバースト長だけ増加させる。数
値「1」は、DRAM17のバンクを予め決められた順
でデクリメントし、Xアドレスを1ずつデクリメント
し、Xアドレスの0アドレスに達した時点で、Yアドレ
スをバースト長だけ減少させる。数値「2」は、バンク
を予め決められた順でインクリメントし、Yアドレスを
バースト長ずつ増加させ、最終アドレスに達した時点で
Xアドレスを1インクリメントする。数値「3」は、予
め決められた順でバンクをデクリメントし、Yアドレス
をバースト長ずつ減少させ、最終アドレスに達した時点
でXアドレスを1デクリメントする。なお、バンクは、
+1,+2,+3,+4・・・の順に足し込んで増加さ
せ、また、・・・−3,−2,−1の順に減算して減少さ
せている。
においての数値「0」は読出し処理(read)、数値「1」
は書込み処理(write)、数値「2」は書込み/読出し処
理(write&read)を夫々示す。
datae(処理データ)においての数値「0」はビットデ
ータとしての0を、数値「1」はビットデータとしての
1を夫々示す。数値「2」は、Xアドレスにおける最下
位ビットとYアドレスにおける3ビット目の値との排他
的論理和を示し、数値「3」は、Xアドレスにおけるの
最下位ビットの反転値とYアドレスにおける3ビット目
の値との排他的論理和を夫々示す。このYアドレスの3
ビット目との排他的論理和は、DRAM17のサブモジ
ュールが8アドレス単位でレイアウトされていることに
起因しており、サブモジュールのレイアウトが変更され
ればこの値は変わる。
データカウンタ45のカウント値とデコーダ40〜43
の各出力値との間の信号関係の一例を示す表である。
カウント値を示しており、カウント値12、13は、C
asレイテンシイに依存する(例えばcas latency=
2)。カウント値14〜18は、バースト長に依存する
(例えばバースト長=5)。Xアドレス及びYアドレス
の各値はアドレスカウンタ15から入力され、また、書
込み処理データdataw及び期待値dataeの各値は、テス
トモードコントローラ12から入力される。
次のように動作する。終了フラグデータAdrs endと切替
え制御信号toggleとがアドレスカウンタ15からテスト
モードコントローラ12に入力されると、モードカウン
タ19が、終了フラグデータAdrs endに従って、テスト
モードを1インクリメントして次のテストモードに移行
し、そのテストモードの内容に応じてデコーダ20〜2
3の各値を設定する。
て、デコーダ20でカウントアップ(Up)が設定され、デ
コーダ21で書込み処理(W)が設定され、デコーダ22
で書込み処理データdatawとして“0”が設定される
と、カウントアップしつつDRAM17に“0”を書き
込むマーチングやウォーキング等のテストを行うことに
なる。
制御信号toggleを、デコーダ23がdataeとして切替え
制御信号toggleを夫々選択した際には、DRAM17に
書き込まれる値は、アドレスカウンタ15で生成された
値となる。この場合、DRAM17に対しては、カウン
トアップしつつ010101を書き込み次いでカウント
アップしつつ010101を読み出すチェッカーボー
ド、コラムバー、或いはバタフライ等のテストが実行さ
れる。
ン処理データUp/dnがアドレスカウンタ15に入力され
ることにより、RAMインタフェース13で順次に発生
するテストパターンに夫々対応して、アドレスカウンタ
15がカウントアップ又はカウントダウンする。また、
デコーダ21で復号化された読出し/書込み・選択処理
データR/w selが、書込み回路25、読出し回路26及
び読出し/書込み回路27に夫々入力される。更に、デ
コーダ22で復号化された書込み処理データdatawが読
出し/書込み回路27に、デコーダ23で復号化された
期待値dataeが読出し回路26及び読出し/書込み回路
27に夫々入力される。
ケンスは、予め定義されている内容に従って、DRAM
17の各制御端子を設定し、アドレスカウンタ15で指
定されたアドレスに、指定された値を書き込み、期待値
との照合を行う。更に、予め指定されたアドレスに達し
た時点で、リフレッシュ回路28によるリフレッシュ動
作を行う。
フラグR/w endがRAMインタフェース13の出力端子
に立ったとき、テストモードコントローラ12からの信
号Up/dnに対応して、DRAM17のアドレスをインク
リメント又はデクリメントする。アドレスカウンタ15
は更に、カウントアップで最終アドレスに到達し、或い
は、カウントダウンで0アドレスに到達した場合に終了
フラグデータAdrs endを出力する。
17に書き込まれる電気的な値を考慮し、必要に応じて
ビットの0、1を反転させるために、予めアドレスが指
定された値を比較しその値が相互に等しければデータを
反転させる。このようなビットマップコンバータ16
は、DRAM17に対して書込み処理又は読出し処理す
る値を、予め指定されたアドレスに対応して反転させ
る。また、ビットマップコンバータ16には、現在のD
RAM17のアドレス値を示すアドレスデータaddress
がアドレスカウンタ15から入力され、一方、信号din
がRAMインタフェース13から入力される。ビットマ
ップコンバータ16は、DRAM17から読み出して必
要に応じてビットマップ変換した信号doutを、RAMイ
ンタフェース13の読出し回路26と読出し/書込み回
路27とに夫々出力する。
簡素な回路構成を備えながらも、DRAM17のアドレ
スパターンを発生させつつ共通制御信号Ccsを順次に
出力し、この共通制御信号Ccsに従って、相互に異な
るテストパターンを順次に発生することができる。つま
り、1つのテストパターンを発生させ、次のテストパタ
ーンを順次に発生させるパターンジェネレータがLSI
に内蔵されることになるので、DRAM17の多数種
(例えば40種類)のテストを、専用テスタを用いるこ
となく円滑に行うことができる。このため、従来のハー
ドウエア制御方式で問題になっていたテストパターン不
十分によるテスト品質の低下を回避することができると
共に、半導体装置の回路規模の縮小及び生産コストの低
減を図ることができる。
使用に応じて、ツール毎にカスタマイズすることができ
る。つまり、ユーザが使用する機能のみをテストするよ
うにBIST回路11を構成することによって、十分な
テストを実行しながらも、回路規模を必要最小限に抑え
ることができる。このようなBIST回路11では、特
にロジック回路とDRAMとが混載されたLSIのテス
トに要するコストの低減を図ることができる。
づいて説明したが、本発明の組込み自己テスト回路は、
上記実施形態例の構成にのみ限定されるものではなく、
上記実施形態例の構成から種々の修正及び変更を施した
組込み自己テスト回路も、本発明の範囲に含まれる。
己テスト回路によると、簡素な回路構成を備えながら
も、テストパターン数を削減することなく、多種のテス
トパターンによって高品質のテストを行うことができ
る。
ト回路の内部構成を示すブロック図である。
示すブロック図である。
部構成を示すブロック図である。
構成を示すブロック図である。
けるモードカウンタとデコーダとの間の信号関係の一例
を示す表である。
ータカウンタのカウント値とデコーダの出力値との間の
信号関係の一例を示す表である。
Claims (9)
- 【請求項1】 半導体装置に内蔵され、該半導体装置に
備えた記憶部に対し複数のテストパターンを用いてテス
トを行う組込み自己テスト回路であって、 前記記憶部における所定数のアドレスに対する一連の書
込み/読出し処理が終了する毎に終了信号を出力するア
ドレスカウンタと、 前記終了信号を受け取る毎に異なる共通制御信号を順次
に出力する制御信号出力回路と、 符号化された複数の処理データを有し、受け取った各共
通制御信号に夫々対応して前記処理データを順次に復号
化して出力する処理データ出力回路と、 前記処理データ出力回路から受け取った前記処理データ
に対応するビットデータを各テストパターンとして前記
記憶部に出力するテストパターン発生回路とを備えるこ
とを特徴とする組込み自己テスト回路。 - 【請求項2】 前記制御信号出力回路が、前記終了信号
を受け取る毎にカウントアップ又はカウントダウンし、
カウント値を前記共通制御信号として出力するモードカ
ウンタから成ることを特徴とする請求項1に記載の組込
み自己テスト回路。 - 【請求項3】 前記アドレスカウンタは、前記一連の書
込み/読出し処理が終了する毎に終了フラグデータを前
記終了信号として前記モードカウンタに出力することを
特徴とする請求項2に記載の組込み自己テスト回路。 - 【請求項4】 前記アドレスカウンタは、前記テストパ
ターン発生回路からのテストパターンに従って前記記憶
部に書込み/読出し処理する際に、前記記憶部のアドレ
スの指定を行うことを特徴とする請求項1乃至3の内の
何れか1項に記載の組込み自己テスト回路。 - 【請求項5】 前記テストパターン発生回路が、前記処
理データ出力回路から処理データを受け取る毎にカウン
トアップ又はカウントダウンするデータカウンタと、該
データカウンタのカウント値に対応する0又は1のビッ
トデータを出力する複数のデコーダとを備えることを特
徴とする請求項1乃至4の内の何れか1項に記載の組込
み自己テスト回路。 - 【請求項6】 前記データカウンタが複数設けられ、前
記複数のデコーダが前記各データカウンタに夫々対応し
て複数組設けられ、 前記各データカウンタと各データカウンタに夫々対応す
る前記1組のデコーダとから、書込み処理に関するデー
タを出力する書込み回路、読出し処理に関するデータを
出力する読出し回路、及び、書込み処理と読出し処理と
を同時進行的に行う処理に関するデータを出力する読出
し/書込み回路が夫々構成されることを特徴とする請求
項5に記載の組込み自己テスト回路。 - 【請求項7】 前記記憶部がDRAMから成り、該DR
AMに対し所定のタイミングでリフレッシュ処理を行う
リフレッシュ回路を更に備え、該リフレッシュ回路、前
記書込み回路、前記読出し回路、及び前記読出し/書込
み回路からRAMインタフェースが構成されることを特
徴とする請求項6に記載の組込み自己テスト回路。 - 【請求項8】 前記処理データ出力回路が、書込み/読
出し・選択処理データを有する第1デコーダと、書込み
処理データを有する第2デコーダと、処理データとして
の期待値を有する第3デコーダとを備えることを特徴と
する請求項1乃至7の内の何れか1項に記載の組込み自
己テスト回路。 - 【請求項9】 前記処理データ出力回路が、アップ/ダ
ウン処理データを有する第4デコーダを更に備えてお
り、復号化した前記アップ/ダウン処理データを前記ア
ドレスカウンタに出力することを特徴とする請求項8に
記載の組込み自己テスト回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24835298A JP3298621B2 (ja) | 1998-09-02 | 1998-09-02 | 組込み自己テスト回路 |
US09/383,207 US6523135B1 (en) | 1998-09-02 | 1999-08-26 | Built-in self-test circuit for a memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24835298A JP3298621B2 (ja) | 1998-09-02 | 1998-09-02 | 組込み自己テスト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000076894A JP2000076894A (ja) | 2000-03-14 |
JP3298621B2 true JP3298621B2 (ja) | 2002-07-02 |
Family
ID=17176830
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24835298A Expired - Fee Related JP3298621B2 (ja) | 1998-09-02 | 1998-09-02 | 組込み自己テスト回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6523135B1 (ja) |
JP (1) | JP3298621B2 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5260950A (en) * | 1991-09-17 | 1993-11-09 | Ncr Corporation | Boundary-scan input circuit for a reset pin |
JP4146986B2 (ja) * | 2000-05-19 | 2008-09-10 | 株式会社アドバンテスト | 半導体試験装置 |
EP1332416A2 (en) | 2000-09-06 | 2003-08-06 | Infineon Technologies AG | Bist for parallel testing of on-chip memory |
JP3537087B2 (ja) | 2000-09-29 | 2004-06-14 | Necエレクトロニクス株式会社 | 半導体装置及び半導体装置の検査方法 |
US20030167428A1 (en) * | 2001-04-13 | 2003-09-04 | Sun Microsystems, Inc | ROM based BIST memory address translation |
US6853597B2 (en) * | 2001-10-03 | 2005-02-08 | Infineon Technologies Aktiengesellschaft | Integrated circuits with parallel self-testing |
US20030154426A1 (en) * | 2002-02-11 | 2003-08-14 | David Chow | Method and apparatus for programmable BIST and an optional error counter |
JP3795822B2 (ja) | 2002-04-03 | 2006-07-12 | Necエレクトロニクス株式会社 | 組込み自己テスト回路及び設計検証方法 |
US7043599B1 (en) | 2002-06-20 | 2006-05-09 | Rambus Inc. | Dynamic memory supporting simultaneous refresh and data-access transactions |
US6886119B2 (en) * | 2002-09-04 | 2005-04-26 | Agere Systems Inc. | Method and apparatus for improved integrated circuit memory testing |
KR100558476B1 (ko) * | 2003-04-25 | 2006-03-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 라이트 패턴 데이터발생방법 |
US8176250B2 (en) * | 2003-08-29 | 2012-05-08 | Hewlett-Packard Development Company, L.P. | System and method for testing a memory |
US7346755B2 (en) * | 2003-09-16 | 2008-03-18 | Hewlett-Packard Development, L.P. | Memory quality assurance |
JP4826116B2 (ja) * | 2005-03-25 | 2011-11-30 | 富士通株式会社 | Ram試験装置及び試験方法 |
US20070050668A1 (en) * | 2005-09-01 | 2007-03-01 | Micron Technology, Inc. | Test mode to force generation of all possible correction codes in an ECC memory |
ITMI20081561A1 (it) * | 2008-08-29 | 2010-02-28 | St Microelectronics Srl | Metodo di diagnosi condiviso per un sistema elettronico integrato incorporante una pluralità di unità di memoria |
JP5309938B2 (ja) * | 2008-12-05 | 2013-10-09 | 富士通株式会社 | 要求処理装置、要求処理システムおよびアクセス試験方法 |
US8438432B2 (en) * | 2010-08-25 | 2013-05-07 | Vixs Systems, Inc. | DRAM memory controller with built-in self test and methods for use therewith |
US20140258780A1 (en) * | 2013-03-05 | 2014-09-11 | Micron Technology, Inc. | Memory controllers including test mode engines and methods for repair of memory over busses used during normal operation of the memory |
US9773570B2 (en) * | 2013-03-06 | 2017-09-26 | International Business Machines Corporation | Built-in-self-test (BIST) test time reduction |
JP6046012B2 (ja) | 2013-09-11 | 2016-12-14 | 株式会社東芝 | Bist回路 |
GB2542214B (en) * | 2015-11-11 | 2019-08-28 | Imagination Tech Ltd | Hardware monitor to verify memory units |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6154550A (ja) | 1984-08-24 | 1986-03-18 | Hitachi Ltd | 集積回路装置 |
JPS634500A (ja) | 1986-06-24 | 1988-01-09 | Nec Corp | テスト回路付きram装置 |
JP2700385B2 (ja) | 1994-09-30 | 1998-01-21 | 株式会社国元商会 | 仮設用安全手摺りの取付け装置 |
JPH1069799A (ja) | 1996-04-30 | 1998-03-10 | Texas Instr Inc <Ti> | 集積回路メモリ・デバイス用組込み自己テスト装置 |
US6272588B1 (en) * | 1997-05-30 | 2001-08-07 | Motorola Inc. | Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry |
KR100258978B1 (ko) * | 1997-07-02 | 2000-06-15 | 윤종용 | 동적 메모리 테스트 회로의 어드레스 발생 장치 및방법 |
CA2212089C (en) * | 1997-07-31 | 2006-10-24 | Mosaid Technologies Incorporated | Bist memory test system |
-
1998
- 1998-09-02 JP JP24835298A patent/JP3298621B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-26 US US09/383,207 patent/US6523135B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000076894A (ja) | 2000-03-14 |
US6523135B1 (en) | 2003-02-18 |
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