JP2006208190A

JP2006208190A - 集積回路およびその試験方法

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Publication number: JP2006208190A
Application number: JP2005020468A
Authority: JP
Inventors: Yukio Sugimura; 幸夫杉村; Keitaro Deguchi; 圭太朗出口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-01-28
Filing date: 2005-01-28
Publication date: 2006-08-10

Abstract

【課題】試験時間を短縮し、低速な試験装置でも検査可能な集積回路とその試験方法を提供することを目的とする。
【解決手段】機能ブロックであるaメモリ110、bメモリ111、cメモリ112、dメモリ113を備えた集積回路101に、外部試験装置150の１試験周期中に、確認するaメモリ110、bメモリ111、cメモリ112、dメモリ113のメモリの値（内部出力データ）を、外部試験装置150の試験周期以上の周波数をもつタイミング信号により、時分割で１本の外部出力データとして出力する出力作成回路106を備える。外部試験装置150において、前記１試験周期中において、出力作成回路106より出力される外部出力データと期待値とが比較されることにより、aメモリ110、bメモリ111、cメモリ112、dメモリ113の良否が確認される。
【選択図】図１

Description

本発明は、複数の機能ブロックからなり、内蔵した試験用回路により前記機能ブロックの試験が可能な集積回路、およびその試験方法に関するものである。

従来より、各種電子機器では、半導体装置として、ＲＡＭ(ランダムアクセスメモリ)、ＲＯＭ(リードオンリーメモリ)等のメモリ、ロジック回路等の複数の機能ブロックを１チップ化した集積回路が広く利用されている。

上記半導体装置の試験装置が、例えば特許文献１に開示されている。この半導体試験装置では、試験信号を被測定半導体装置へ入力し、その出力信号と期待値信号を比較して被測定半導体装置の良否を評価している。

また上記複数の機能ブロックからなる集積回路では一般的に、試験回路（テスト回路）があらかじめ内蔵され、この試験回路により各機能ブロックに対して機能検査が個別に実行できるように構成され、各機能ブロックに対して検査を実施する集積回路では、第１の機能ブロック試験後に第２の機能ブロックの試験を行うというように、機能ブロックの試験が順番に実行されている（例えば、特許文献２参照）。

集積回路に内蔵された機能ブロックの試験を順番に実行する従来の試験方法の一例を、図７に基づいて説明する。図７は複数の機能ブロックとして、４つのメモリ（ａメモリ304，ｂメモリ305，ｃメモリ306，ｄメモリ307）を内蔵した集積回路301の構成、およびこの集積回路301と試験実施時の簡単なタイミングチャートを示す図である。

外部試験装置（図示せず）より集積回路301のアドレス／制御バス302に、ａメモリ304から順番に、アドレスを指定してデータの書込み（ｗ）、読出し（ｒ）が実行され、外部試験装置において、集積回路301のデータバス303より出力されたデータと期待値を比較することにより、ａメモリ304，ｂメモリ305，ｃメモリ306，ｄメモリ307の順番に良否が評価されている。

また、複数の機能ブロックを同時に試験するために、ＢＩＳＴ(Built In Self Test)回路、つまり機能ブロックに対して入力信号を与え、機能ブロックからの出力信号が期待値どおりかを判定する回路、または機能ブロックからの出力信号を圧縮して外部試験装置での判定を容易にする回路が使用されている。

前記ＢＩＳＴ回路を内蔵した集積回路の試験方法を図８に基づいて説明する。図８は複数の機能ブロックとして、４つのメモリ（ａメモリ404，ｂメモリ405，ｃメモリ406，ｄメモリ407）を備え、各メモリにそれぞれ対応するＢＩＳＴ回路（ＢＩＳＴａ408，ＢＩＳＴｂメモリ409，ＢＩＳＴｃ410，ＢＩＳＴｄ411）を内蔵した集積回路401の構成、およびこの集積回路401の試験実施時の簡単なタイミングチャートを示す図である。

各ＢＩＳＴ回路（ＢＩＳＴａ408，ＢＩＳＴｂメモリ409，ＢＩＳＴｃ410，ＢＩＳＴｄ411）から一斉に（並列に）対応するメモリ（ａメモリ404，ｂメモリ405，ｃメモリ406，ｄメモリ407）に、アドレスを指定してデータの書込み（ｗ）、読出し（ｒ）が実行され、各ＢＩＳＴ回路において読出されたデータと期待値を比較することにより、ａメモリ304，ｂメモリ305，ｃメモリ306，ｄメモリ307の良否が評価されている。
特開２０００−３１４７６２号公報特開２００２−１８９０６０号公報

近年、集積回路はその集積度を向上させており、回路規模、機能ブロック数の増大により試験に関連するコストの割合が高くなってきている。
このような状況において、従来の図７を用いて説明した試験方法では、すわなち集積回路内の各機能ブロックに対して、第１の機能ブロック試験後に第２の機能ブロックの試験を行う、というように機能ブロックを順番に試験していくという方法では、試験時間が長くなり、試験コストが増加する、という問題がある。

また、図８を用いて説明したＢＩＳＴ回路による試験方法では、試験時間を短縮することができるが、機能ブロックを並列に試験しようとすると、集積回路内に各機能ブロックに対応するＢＩＳＴ回路が必要となり、集積回路の面積が増加し、結局、試験関連コストを高くすることとなってしまうという問題が発生する。

そこで、本発明は、試験時間を短縮でき、試験に関連するコストを低減できる集積回路およびその試験方法を提供することを目的としたものである。

前述した目的を達成するために、本発明のうち請求項１に記載の発明は、複数の機能ブロックを備えた集積回路であって、外部試験装置による前記機能ブロックの試験時に、前記外部試験装置の１試験周期中に、確認する前記複数の機能ブロックの内部出力データを、前記外部試験装置の試験周期以上の周波数をもつタイミング信号により、時分割で１本の外部出力データとして出力する出力作成回路を備え、前記外部試験装置において、前記１試験周期中において、前記出力作成回路より出力される外部出力データと期待値とが比較されることにより、前記機能ブロックの良否が確認されることを特徴とするものである。

上記構成によれば、出力作成回路の追加により、複数の機能ブロックの内部出力データが１つの試験周期の中にまとめて外部出力データとして出力され、期待値比較が、１つの試験周期において行われ、試験時間が短縮される。前記出力作成回路は、簡単で規模の小さい回路で構成可能である。

また請求項２に記載の発明は、複数の機能ブロックを備えた集積回路であって、確認する前記複数の機能ブロックから出力される内部出力データにそれぞれ変換をかけ、内部出力データの値を同じ値に変換する変換回路を有し、外部試験装置による前記機能ブロックの試験時に、前記外部試験装置の１試験周期中に、前記変換回路により同じ値に変換された前記複数の機能ブロックの内部出力データを、前記外部試験装置の試験周期以上の周波数をもつタイミング信号により、時分割で１本の外部出力データとして出力する出力作成回路を備え、前記外部試験装置において、前記複数の機能ブロックの内部出力データが同じ値であることを利用して、前記１試験周期中において、前記出力作成回路より出力される外部出力データと期待値とが比較されることにより、前記機能ブロックの良否が確認されることを特徴とするものである。

上記構成によれば、出力作成回路の変換回路により、複数の機能ブロックの内部出力データが同じ値に変換されて、１つの試験周期の中にまとめて外部出力データとして出力され、期待値比較が、出力作成回路より出力される内部出力データが同じ値であることを利用して１つの試験周期において行われる。これにより、期待値との判断が簡易化される。

また請求項３に記載の発明は、請求項１または請求項２に記載の発明であって、前記出力作成回路は、前記複数の機能ブロックの内部出力データの中からどのデータを出力するかを選択し、その出力選択信号を出力する選択信号生成回路と、前記選択信号生成回路の出力選択信号にしたがって、前記複数の機能ブロックの内部出力データから1つを選択して前記外部試験装置へ出力する出力選択回路を有し、前記選択信号生成回路が、前記外部試験装置の１試験周期以上の周波数で変化する出力選択信号を出力することにより、前記外部試験装置の１試験周期中に、前記複数の機能ブロックの内部出力データを１本の前記外部出力データとして、時分割で選択出力することを可能としたことを特徴とするものである。

上記構成によれば、選択信号生成回路と出力選択回路を有することにより、複数の機能ブロックの内部出力データが１つの試験周期の中にまとめて外部出力データとして出力され、期待値比較が、１つの試験周期において行われる。

また請求項４に記載の発明は、請求項３に記載の発明であって、前記出力作成回路の選択信号生成回路を、選択する前記内部出力データの選択順序を変更可能に構成し、前記内部出力データの選択順序を変更して前記外部出力データとして出力し、前記外部試験装置において、前記１試験周期における前記外部出力データと期待値の比較開始および比較終了タイミングを測定することにより、前記機能ブロックの内部出力データを出力する回路のＡＣタイミングを保証することを可能としたことを特徴とするものである。

上記構成によれば、１試験周期における外部出力データと期待値の比較開始および比較終了タイミングが測定され、この測定結果（セットアップ時間とホールド時間）により、さらに内部出力データの出力の順番が変更されて測定されることにより、各機能ブロックの内部出力データを出力する回路のＡＣタイミングが保証される。

また請求項５に記載の発明は、請求項３または請求項４に記載の発明であって、前記出力作成回路は、前記外部出力データ出力の回数をカウントするカウンタを有し、前記選択信号生成回路は、前記カウンタによりカウントされた前記外部出力データ出力の回数を一つの指示信号として、前記複数の機能ブロックの内部出力データの中からどのデータを出力するかを選択することを特徴とするものである。

上記構成によれば、外部出力データ出力の回数、すなわちテストの回数により複数の機能ブロックの内部出力データの中からどのデータを出力するかを選択する。これにより、テスト回数が所定の回数を越えると、内部出力データがなくなる機能ブロックを一緒に試験することが可能となる。

また請求項６に記載の発明は、請求項１または請求項２に記載の発明であって、前記出力作成回路は、前記複数の機能ブロックの内部出力データをそれぞれ記憶する、前記機能ブロックと同数の記憶素子を有し、前記外部試験装置の１試験周期以上の周波数で変化するクロックにより、前記記憶素子に記憶した前記内部出力データをシリアルに前記外部出力データとして出力することを特徴とするものである。

上記構成によれば、記憶素子に記憶した内部出力データをシリアルに外部出力データとして出力することにより、複数の機能ブロックの内部出力データが１本の外部出力データとして、外部試験装置の１試験周期中に時分割で選択出力される。

また請求項７に記載の発明は、複数の機能ブロックを備えた集積回路の試験方法であって、１試験周期中に、確認する前記複数の機能ブロックの内部出力データを、前記試験周期以上の周波数をもつタイミング信号により、１本の外部出力データとして、時分割で出力し、前記１試験周期中において、前記外部出力データと期待値を比較することにより前記機能ブロックの良否の確認を行うことを特徴とするものである。

また請求項８に記載の発明は、複数の機能ブロックを備えた集積回路の試験方法であって、１試験周期中に、確認する前記複数の機能ブロックから出力される内部出力データにそれぞれ変換をかけて同じ値とし、これら同じ値に変換された内部出力データを、前記試験周期以上の周波数をもつタイミング信号により、１本の外部出力データとして、時分割で出力し、前記複数の内部出力データ値が同じ値であるべきことを利用して、前記１試験周期中において前記外部出力データと期待値を比較することにより前記機能ブロックの良否の確認を行うことを特徴とするものである。

また請求項９に記載の発明は、請求項７または請求項８に記載の発明であって、前記内部出力データの選択順序を変更して、前記１試験周期における前記外部出力データと期待値の比較開始および比較終了タイミングを測定することにより、前記機能ブロックの内部出力データを出力する回路のＡＣタイミングを保証することを可能としたことを特徴とするものである。

本発明の集積回路およびその試験方法は、複数の機能ブロックの出力を１つの試験周期の中にまとめて、期待値比較をある時間区間で行うことを可能とすることにより、試験時間を大幅に短縮でき、低速なテスターでの試験が可能となり、さらに集積回路の試験を小さい規模の回路の追加で実現可能なことから、集積回路の面積増加を押さえることができ、集積回路の試験コストを低減することができる、という効果を有している。

以下、本発明の実施の形態を、図面を参照しながら説明する。
［実施の形態１］
図１は本発明の実施の形態１における集積回路の構成を示すブロック図である。

図１において、101は、同時に試験を行うＲＡＭ(ランダムアクセスメモリ)のaメモリ110、bメモリ111、cメモリ112、dメモリ113（複数の機能ブロックの一例）を内蔵した集積回路であり、この集積回路101には、通常動作時に機能ブロックの制御を行う内部ＣＰＵ104と出力作成回路106（詳細は後述する）が内蔵されている。

また集積回路101には、内部ＣＰＵ104、aメモリ110、bメモリ111、cメモリ112、dメモリ113、出力作成回路106にそれぞれ接続された、アドレスバス102およびデータバス105が設けられており、これらアドレスバス102とデータバス105を使用して試験時は集積回路101の端子から値を入力、観測することができるよう構成されている。

また集積回路101には、ａメモリ110、内部ＣＰＵ104、出力作成回路106に接続され、ａ制御信号123を伝送する制御ラインと、ｂメモリ111、内部ＣＰＵ104、出力作成回路106に接続され、ｂ制御信号124を伝送する制御ラインと、ｃメモリ112、内部ＣＰＵ104、出力作成回路106に接続され、ｃ制御信号125を伝送する制御ラインと、ｄメモリ113、内部ＣＰＵ104、出力作成回路106に接続され、ｃ制御信号126を伝送する制御ラインからなる制御バス135が設けられている。

前記ａ制御信号123は、ａメモリ110の書込み、読出しを制御する信号であり、通常動作時は内部ＣＰＵ104が制御し、試験時は集積回路101の端子から入力することができる。また前記ｂ制御信号124は、ｂメモリ111の書込み、読出しを制御する信号であり、通常動作時は内部ＣＰＵ104が制御し、試験時は集積回路101の端子から入力することができる。また前記ｃ制御信号125は、ｃメモリ112の書込み、読出しを制御する信号であり、通常動作時は内部ＣＰＵ104が制御し、試験時は集積回路101の端子から入力することができる。また前記ｄ制御信号126は、ｄメモリ113の書込み、読出しを制御する信号であり、通常動作時は内部ＣＰＵ104が制御し、試験時は集積回路101の端子から入力することができる。

また集積回路101には、外部試験装置150から出力された、通常動作中であるか試験中であるかを示すｔｅｓｔ信号114を出力作成回路106へ入力する入力ラインが設けられ、またaメモリ110、bメモリ111、cメモリ112、dメモリ113からそれぞれ出力されたデータ（メモリの出力値；内部出力データの一例）であるａ機能ブロック出力129、ｂ機能ブロック出力130、ｃ機能ブロック出力131、ｅ機能ブロック出力132をそれぞれ出力作成回路106へ入力するデータラインが設けられている。

上記出力作成回路106には、ａ制御信号123、ｂ制御信号124、ｃ制御信号125、ｄ制御信号126がそれぞれ入力される制御ラインと、ｔｅｓｔ信号114が入力される入力ラインと、ａ機能ブロック出力129、ｂ機能ブロック出力130、ｃ機能ブロック出力131、ｅ機能ブロック出力132がそれぞれ入力されるデータラインと、データバス105が接続され、内部に、外部試験装置150の試験周期よりも早い周波数を有す選択基準クロック127と、選択信号生成回路108と、出力選択回路107が設けられている。

選択信号生成回路108は、選択基準クロック127とｔｅｓｔ信号114を入力として、出力選択回路107に対して、出力作成回路106へ入力される、ａ機能ブロック出力129、ｂ機能ブロック出力130、ｃ機能ブロック出力131、ｄ機能ブロック出力132のうちのどの信号をデータバス105に出力するかを示す出力選択信号109を出力する。

前記出力選択回路107は、選択信号生成回路108から出力される出力選択信号109に従って、ａ機能ブロック出力129、ｂ機能ブロック出力130、ｃ機能ブロック出力131、ｄ機能ブロック出力132から1つを選択して、その出力信号133を外部出力データとしてデータバス105に出力する。

また外部試験装置150は、集積回路101のアドレスバス102、データバス105、ｔｅｓｔ信号114の入力ライン、およびａ制御信号123、ｂ制御信号124、ｃ制御信号125、ｄ制御信号126の各制御ラインの端子に接続され、試験時には、ｔｅｓｔ信号114を試験中として出力し、集積回路101のアドレスバス102へ試験を行うaメモリ110、bメモリ111、cメモリ112、dメモリ113のアドレスデータを出力し、ａ制御信号123、ｂ制御信号124、ｃ制御信号125、ｄ制御信号126の各制御ラインへ指令信号として書込み信号ｗ、読出し信号ｒを出力し、データバス105から出力される外部出力データを入力し、この入力データと期待値を比較し、aメモリ110、bメモリ111、cメモリ112、dメモリ113の良否を確認する機能を有している。

この外部試験装置150は、入力データと期待値とを所定の周期でアナログ的に比較しており、比較期間において入力データと期待値とが一瞬でも異なれば（最小分解能は１５０ピコ位）、その比較期間において入力データと期待値とが異なることを表示する。すなわち、外部試験装置150は低速なテスターであり、期待値比較は高速（少なくともＬＳＩのシステムクロックの４倍）に行えるが、比較結果は低速（ＬＳＩシステムクロック）でしか回答できない特性を有している。若干不便であるかが、安価というメリットを有している。なお、１９８０年代に開発された低速なＬＳＩテスターでも分解能２００ピコ秒以下で、ある時間区間において期待値どおりであることを試験でき、試験周期が１０ｎｓの場合で理論上は５０本以上の信号を、実際は端子能力、外部負荷容量などによる信号変化時間により制限される本数の信号を１試験周期で同時に確認することができる。

図２は、実施の形態１における集積回路101の各信号値を示すタイミングチャートである。図２において、外部試験装置150より出力されるｔｅｓｔ信号114は、外部試験装置150の試験周期201が１〜６では、”Ｈ”で試験中、試験周期201が７，８では、”Ｌ”で通常動作中とされている。

試験周期201が1の時、すなわち第1の試験周期での動作を説明する。
外部試験装置150からｔｅｓｔ信号114を１にして、集積回路101を試験時の動作設定とする。

外部試験装置150からアドレスバス102に値”０”を入力、データバス105に値”１”を入力し、ａ制御信号123、ｂ制御信号124、ｃ制御信号125、ｄ制御信号126、それぞれにデータ書込動作である事を示す書込み信号ｗを入力する。

このことにより、ａメモリ110、ｂメモリ111、ｃメモリ112、ｄメモリ113のそれぞれ０番地に値”１”を書き込む。
試験周期201が２の時、すなわち第２の試験周期での動作を説明する。

外部試験装置150からアドレスバス102に値”０”を入力、ａ制御信号123、ｂ制御信号124、c制御信号125、d制御信号126、それぞれにデータ読出動作である事を示す読出し信号ｒを入力する。

ｔｅｓｔ信号114が１の時、選択信号生成回路108は、選択基準クロック127とａ制御信号123、ｂ制御信号124、ｃ制御信号125、ｄ制御信号126から出力選択信号109を生成し、第２の試験周期を4つに分割して、ａ機能ブロック出力129、ｂ機能ブロック出力130、ｃ機能ブロック出力131、ｄ機能ブロック出力132、の値を時分割で選択出力する。

ａ機能ブロック出力129は”１”、ｂ機能ブロック出力130は”１”、ｃ機能ブロック出力131は”１”、ｄ機能ブロック出力132は”１”であるので、第２の試験周期でデータバス105には、ａメモリ110の０番地のデータが出力され始めて、ｄメモリ113の０番地のデータが出力終わるまで、”１”が出力される。

外部試験装置150で、ａメモリ110の０番地のデータが出力され始めて、ｄメモリ113の０番地のデータが出力終わるまでの区間で”１”が出力され続けることを確認することにより各メモリのアドレス０番地が正常であることが確認できる。

試験周期201が３の時、すなわち第３の試験周期での動作、試験周期201が４の時、すなわち第４の試験周期での動作は、第１の試験周期および第２の試験周期と比べて、書き読みするアドレスが０から１に、書き読みする値が１から０に、変わったものである。

試験周期201が５の時、すなわち第５の試験周期での動作を説明する。
外部試験装置150から、アドレスバス102に値”２”を入力、データバス105に値”１”を入力し、ａ制御信号123、ｂ制御信号124、ｃ制御信号125、ｄ制御信号126、それぞれにデータ書込動作である事を示す書込み信号ｗを入力する。

このことにより、ａメモリ110、ｂメモリ111、ｃメモリ112、ｄメモリ113、のそれぞれ２番地に値”１”を書き込む。
試験周期201が６の時、すなわち第６の試験周期での動作を説明する。

外部試験装置150から、アドレスバス102に値”２”を入力し、ａ制御信号123、ｂ制御信号124、ｃ制御信号125、ｄ制御信号126、それぞれにデータ読出動作である事を示す読出し信号ｒを入力する。

ｔｅｓｔ信号114が１の時、選択信号生成回路108は、選択基準クロック127とａ制御信号123、ｂ制御信号124、ｃ制御信号125、ｄ制御信号126から出力選択信号109を生成し、第２の試験周期を４つに分割して、ａ機能ブロック出力129、ｂ機能ブロック出力130、ｃ機能ブロック出力131、ｄ機能ブロック出力132の値を時分割で選択出力する。

ここで、ｃメモリ112に故障があり、正常であれば”１”である出力が”０”になったとする。
ａ機能ブロック出力129は”１”、ｂ機能ブロック出力130は”１”、ｃ機能ブロック出力131は故障があって”０”、ｄ機能ブロック出力132は”１”となるので、第６の試験周期でデータバス105には、ａメモリ110の２番地のデータが出力され始めて、ｂメモリ111の２番地のデータが選択され終わるまでは”１”が出力され、ｃメモリ112の２番地のデータが選択させて出力されている間は”０”が出力され、ｄメモリ113の２番地のデータが選択させて出力終わるまで”１”が出力される。

外部試験装置150で、ａメモリ110の２番地のデータが出力され始めて、ｄメモリ113の２番地のデータが出力終わるまでの区間で”１”が出力され続けることを期待値としていることから、ｃメモリ112の出力区間が”０”であるので試験はフェイルとなり、集積回路101（ｃメモリ112）が故障であることを確認できる。

試験周期201が７の時、すなわち第７の試験周期での通常動作時の動作を説明する。
外部試験装置150からｔｅｓｔ信号114を０にして、集積回路101を通常の動作設定とする。

通常動作時であるので、内部ＣＰＵ104がアドレスバス102に値”３”を出力し、データバス105に値”１”を出力し、ａ制御信号123にデータ書込動作である事を示す書込み信号ｗを出力する。

このことにより、ａメモリ110の３番地に値”１”を書き込む。
試験周期201が８の時、すなわち第８の試験周期での動作を説明する。
通常動作時であるので、内部ＣＰＵ104がアドレスバス102に値”３”を出力し、ａ制御信号123にデータ読出動作である事を示す読出し信号ｒを出力する。

ｔｅｓｔ信号114は０の時、選択信号生成回路108は、制御信号が有効となった機能ブロック、つまりａメモリ110の値を、第８の試験周期中、選択出力する。
ａ機能ブロック出力129は１であるので、第８の試験周期でデータバス105には、aメモリ110の３番地のデータ1が出力され、内部ＣＰＵ104はデータバス上の値”１”を取る事ができる。

以上のように、本実施の形態１によれば、低速なテスターである外部試験装置150を使用し、集積回路101に選択信号生成回路108と出力選択回路107を有する簡単で規模の小さい出力作成回路106を追加することにより、複数の機能ブロックであるaメモリ110、bメモリ111、cメモリ112、dメモリ113のメモリ出力データ（内部出力データ）を１つの試験周期の中にまとめて、期待値比較をある時間区間で行うことができ、試験時間を短縮できるとともに、集積回路101の試験コストを低減することができる。さらに規模の小さい出力作成回路106の追加で試験を実現可能とすることにより、集積回路101の面積増加を押さえることができ、トータル的に集積回路101の試験関連コストを低減することができる。
［実施の形態２］
図３は本発明の実施の形態２における集積回路の構成を示すブロック図である。なお、実施の形態１と同一の構成には同一の符号を付して説明を省略する。

集積回路101に、新たに外部試験装置150から出力されたａ変換信号115、ｂ変換信号116、ｃ変換信号117、ｄ変換信号118を出力作成回路106へ入力する入力ラインが設けられ、また出力作成回路106に、新たに変換回路103（詳細は後述する）およびカウンタ128（詳細は後述する）が付加されており、また選択信号生成回路108に新たな機能（詳細は後述する）が付加されている。

カウンタ128は、出力作成回路106からのメモリ読出し回数（テスト回数；外部出力データ出力の回数）をカウントする。このテスト回数のカウントにより、ａメモリ110、ｂメモリ111、ｃメモリ112、ｄメモリ113のメモリ容量が異なる場合、例えば、aメモリ110の容量が２Ｍｂｉｔ、ｂメモリ111の容量が２Ｍｂｉｔ、ｃメモリ112の容量が２Ｍｂｉｔ、ｄメモリ113の容量が１Ｍｂｉｔとメモリ容量が異なる場合に、選択信号生成回路108を、ｄメモリ113の容量分のテスト完了後は、つまりカウンタ128の値が１Ｍｂｉｔのテスト回数以上の時に、ｄメモリ113の出力を選択せずに、ｃメモリ112の出力を連続して選択するような回路構成にすることにより、すなわちカウンタ128によりカウントされたテスト回数を一つの指示信号として、ａメモリ110、ｂメモリ111、ｃメモリ112、ｄメモリ113のメモリ出力データの中からどのデータを出力するかを選択することにより、容量違いのメモリが存在した場合も、問題なく試験を行える。なお、メモリ容量がすべて同じ場合、メモリ容量が違ってもメモリ空間が繰り返される等メモリ容量の差を意識する必要が無い場合は、カウンタ128を実装せずに、例えば、上記本実施の形態１のように実施できる。

前記ａ変換信号115はａ機能ブロック出力129（ａメモリ110が出力した値）の変換方法を指定する信号、前記ｂ変換信号116はｂ機能ブロック出力130（ｂメモリ111が出力した値）の変換方法を指定する信号、前記ｃ変換信号117はｃ機能ブロック出力131（ｃメモリ112が出力した値）の変換方法を指定する信号、前記ｄ変換信号118はｄ機能ブロック出力132（ｄメモリ113が出力した値）の変換方法を指定する信号であって、それぞれ試験時に集積回路101の端子から入力される。

出力作成回路106には、新たに、ａ変換信号115、ｂ変換信号116、ｃ変換信号117、ｄ変換信号118の各入力ラインが接続され、上述したように、内部に、選択基準クロック127、カウンタ128、選択信号生成回路108、変換回路103、出力選択回路107が設けられている。

選択信号生成回路108は、選択基準クロック127、カウンタ128のカウント値、ｔｅｓｔ信号114、ａ変換信号115、ｂ変換信号116、ｃ変換信号117、ｄ変換信号118を入力として、変換回路103にａ機能ブロック出力129、ｂ機能ブロック出力130、ｃ機能ブロック出力131、ｄ機能ブロック出力132それぞれの値をどのように変換するかを示す、ａ選択信号119、ｂ選択信号120、ｃ選択信号121、ｄ選択信号122を、変換回路103に出力する機能が付加され、出力選択回路107に変換回路103の出力のうちのどの信号をデータバス105に出力するかを示す出力選択信号109を出力する。

変換回路103は、選択信号生成回路108から出力される、ａ選択信号119、ｂ選択信号120、ｃ選択信号121、ｄ選択信号122に基づいて、ａ機能ブロック出力129、ｂ機能ブロック出力130、ｃ機能ブロック出力131、ｄ機能ブロック出力132（ａメモリ110、ｂメモリ111、ｃメモリ112、ｄメモリ113のメモリの値）をそれぞれの選択信号が０の時は反転して、それぞれの選択信号が１の時はそのまま出力選択回路107に出力する。

出力選択回路107は、実施の形態１と同様に、選択信号生成回路108から出力される出力選択信号109に従って、変換回路103の出力値から１つを選択して、その出力信号133を外部出力データとしてデータバス105に出力する。

図４は、実施の形態２による集積回路101の各信号値を示すタイミングチャートである。実施の形態１と同様に、ｔｅｓｔ信号114は、外部試験装置150の試験周期201が１〜６では、”Ｈ”（試験中）とし、試験周期201が７，８では、”Ｌ”（通常動作中）としている。

試験周期201が１の時、すなわち第１の試験周期での動作を説明する。
外部試験装置150からｔｅｓｔ信号114を１にして、集積回路101を試験時の動作設定とする。

外部試験装置150からアドレスバス102に値”０”を入力し、データバス105に値”１”を入力し、ａ制御信号123、ｂ制御信号124、ｃ制御信号125、ｄ制御信号126、それぞれにデータ書込動作である事を示す書込み信号ｗを入力する。

このことにより、ａメモリ110、ｂメモリ111、ｃメモリ112、ｄメモリ113、のそれぞれ０番地に値”１”を書き込む。
試験周期201が２の時、すなわち第２の試験周期での動作を説明する。

外部試験装置150からアドレスバス102に値”０”を入力し、ａ制御信号123、ｂ制御信号124、ｃ制御信号125、ｄ制御信号126、それぞれにデータ読出動作である事を示す読出し信号ｒを入力し、ａ変換信号115にａ機能ブロック出力129（ａメモリの出力）をそのまま読み出すために”１”を入力し、ｂ変換信号116にｂ機能ブロック出力130（ｂメモリの出力）をそのまま読み出すために”１”を入力し、ｃ変換信号117にｃ機能ブロック出力131（ｃメモリの出力）をそのまま読み出すために”１”を入力し、ｄ変換信号118にｄ機能ブロック出力132（ｄメモリの出力）をそのまま読み出すために”１”を入力する。

選択信号生成回路108は、ｔｅｓｔ信号114、ａ変換信号115、ｂ変換信号116、ｃ変換信号117、ｄ変換信号118から、ａ選択信号119、ｂ選択信号120、ｃ選択信号121、ｄ選択信号122を生成する。

この実施の形態２では、ｔｅｓｔ信号114が１の時は変換信号がそのまま選択信号、ｔｅｓｔ信号114が０の時は選択信号は常に１とする。
ｔｅｓｔ信号114は１であるので、ａ選択信号119、ｂ選択信号120、ｃ選択信号121、ｄ選択信号122はそれぞれ１になり、変換回路103の出力は、ａ機能ブロック出力129、ｂ機能ブロック出力130、ｃ機能ブロック出力131、ｄ機能ブロック出力132の値と同じ値になる。

また、選択信号生成回路108は、選択基準クロック127とカウンタ128のカウント値から出力選択信号109を生成し、第２の試験周期を4つに分割して変換回路103の出力を時分割で選択出力する。

ａメモリ110のａ機能ブロック出力129は”１”、変換回路103の出力も”１”、
ｂメモリ111のｂ機能ブロック出力130は”１”、変換回路103の出力も”１”、
ｃメモリ112のｃ機能ブロック出力131は”１”、変換回路103の出力も”１”、
ｄメモリ11３のｄ機能ブロック出力132は”１”、変換回路103の出力も”１”、
となるので、第２の試験周期でデータバス105には、ａメモリ110の０番地のデータが出力され始めて、ｄメモリ113の０番地のデータが出力し終わるまで、１が出力される。

外部試験装置150で、ａメモリ110の０番地のデータが出力され始めて、ｄメモリ113の０番地のデータが出力終わるまでの区間で１が出力され続けることを確認することにより各メモリのアドレス０番地が正常であることが確認できる。

試験周期201が３の時、すなわち第３の試験周期での動作を説明する。
外部試験装置150からアドレスバス102に値”１”を入力し、データバス105に値”０”を入力し、ａ制御信号123、ｂ制御信号124、ｃ制御信号125、ｄ制御信号126、それぞれにデータ書込動作である事を示す書込み信号ｗを入力する。

このことにより、ａメモリ110、ｂメモリ111、ｃメモリ112、ｄメモリ113、のそれぞれ1番地に値”０”を書き込む。
試験周期201が４の時、すなわち第４の試験周期での動作を説明する。

外部試験装置150からアドレスバス102に値”１”を入力し、ａ制御信号123、ｂ制御信号124、ｃ制御信号125、ｄ制御信号126、それぞれにデータ読出動作である事を示す読出し信号ｒを入力し、ａ変換信号115に、期待値が０であるのでａメモリの出力を反転して読み出すために”０”を入力し、ｂ変換信号116に、期待値が０であるのでｂメモリの出力を反転して読み出すために”０”を入力し、変換信号117に、期待値が０であるのでｃメモリの出力を反転して読み出すために”０”を入力し、ｄ変換信号118に、期待値が０であるのでｄメモリの出力を反転して読み出すために”０”を入力する。

選択信号生成回路108は、ｔｅｓｔ信号114は１であるので、ａ選択信号119、ｂ選択信号120、ｃ選択信号121、ｄ選択信号122はそれぞれ０になり、変換回路103の出力は、ａ機能ブロック出力129、ｂ機能ブロック出力130、ｃ機能ブロック出力131、ｄ機能ブロック出力132の値を反転した値になる。

また、選択信号生成回路108は、選択基準クロック127とカウンタ128のカウント値から出力選択信号109を生成し、第４の試験周期を４つに分割して変換回路103の出力を時分割で選択出力する。

ａメモリ110のａ機能ブロック出力129は”０”、変換回路103の出力は”１”、
ｂメモリ111のb機能ブロック出力130は”０”、変換回路103の出力は”１”、
ｃメモリ112のｃ機能ブロック出力131は”０”、変換回路103の出力は”１”、
ｄメモリ113のｄ機能ブロック出力132は”０”、変換回路103の出力は”１”、
となるので、第２の試験周期でデータバス105には、ａメモリ110の１番地のデータが出力され始めて、ｄメモリ113の１番地のデータが出力終わるまで、”１”が出力される。

外部試験装置150で、ａメモリ110の１番地のデータが出力され始めて、ｄメモリ113の１番地のデータが出力し終わるまでの区間で”１”が出力され続けることを確認することにより各メモリのアドレス１番地が正常であることが確認できる。

試験周期201が５の時、すなわち第５の試験周期での動作を説明する。
外部試験装置150から、アドレスバス102に値”２”を入力し、データバス105に値”１”を入力し、ａ制御信号123、ｂ制御信号124、ｃ制御信号125、ｄ制御信号126、それぞれにデータ書込動作である事を示す書込み信号ｗを入力する。

外部試験装置150から、アドレスバス102に値”２”を入力し、ａ制御信号123、ｂ制御信号124、ｃ制御信号125、ｄ制御信号126、それぞれにデータ読出動作である事を示す読出し信号ｒを入力し、ａ変換信号115に、期待値が１であるのでａメモリ110の出力をそのまま読み出すために”１”を入力し、ｂ変換信号116に、期待値が１であるのでｂメモリ111の出力をそのまま読み出すために”１”を入力し、ｃ変換信号117に、期待値が１であるのでｃメモリ112の出力をそのまま読み出すために”１”を入力し、ｄ変換信号118に、期待値が１であるのでｄメモリ113の出力をそのまま読み出すために”１”を入力する。

選択信号生成回路108は、ｔｅｓｔ信号114は１であるので、ａ選択信号119、ｂ選択信号120、ｃ選択信号121、ｄ選択信号122はそれぞれ”１”になり、変換回路103の出力は、ａ機能ブロック出力129、ｂ機能ブロック出力130、ｃ機能ブロック出力131、ｄ機能ブロック出力132の値と同じ値になる。

また、選択信号生成回路108は、選択基準クロック127とカウンタ128の値から出力選択信号109を生成し、第２の試験周期を４つに分割して変換回路103の出力を時分割で選択出力する。

ここで、ｃメモリ112に故障があり、正常であれば１である出力が０になったとする。
ａ機能ブロック出力129は”１”、変換回路103の出力も”１”、
ｂ機能ブロック出力130は”１”、変換回路103の出力も”１”、
ｃ機能ブロック出力131は故障があって”０”、変換回路103の出力は”０”、
ｄ機能ブロック出力132は”１”、変換回路103の出力も”１”、
となるので、第６の試験周期でデータバス105には、ａメモリ110の２番地のデータが出力され始めて、ｂメモリ111の２番地のデータが選択され終わるまでは”１”が出力され、ｃメモリ112の２番地のデータが選択させて出力されている間は”０”が出力され、ｄメモリ113の２番地のデータが選択させて出力し終わるまで”１”が出力される。

外部試験装置150で、ａメモリ110の２番地のデータが出力され始めて、ｄメモリ113の２番地のデータが出力し終わるまでの区間で”１”が出力され続けることを確認すると、ｃメモリ112の出力区間が”０”であるので試験はフェイルとなり、集積回路101（ｃメモリ112）が故障であることを確認できる。

試験周期201が７の時、すなわち第７の試験周期で通常動作時の動作を説明する。
外部試験装置150からｔｅｓｔ信号114を０にして、集積回路101を通常の動作設定とする。

選択信号生成回路108は、ｔｅｓｔ信号114は０であるので、ａ選択信号119、ｂ選択信号120、ｃ選択信号121、ｄ選択信号122を全て１として、変換回路103の出力は、ａ機能ブロック出力129、ｂ機能ブロック出力130、ｃ機能ブロック出力131、ｄ機能ブロック出力132の値と同じ値になる。

また、選択信号生成回路108は、通常動作時には、制御信号が有効となった機能ブロック、つまりａメモリ110の値を、第８の試験周期中、選択出力する。
ａ機能ブロック出力129は１、変換回路103の出力も”１”となるので、第８の試験周期でデータバス105には、ａメモリ110の３番地のデータ１が出力され、内部ＣＰＵ104はデータバス上の値”１”を取る事ができる。

なお、実施の形態１では、機能ブロックが書換可能なメモリであり、機能ブロックの期待値（メモリ出力データ）を揃えることが可能であるので、区間で比較を行う期待値で０または１を用意することにより、変換回路103、ａ変換信号115、ｂ変換信号116、ｃ変換信号117、ｄ変換信号118、ａ選択信号119、ｂ選択信号120、ｃ選択信号121、ｄ選択信号122を省略することができている。

また実施の形態２では、機能ブロックの例としてＲＡＭを使用したが、機能ブロックはＲＡＭに限定されるものではなく、それぞれの機能ブロックの期待値に合わせて、ａ変換信号115、ｂ変換信号116、ｃ変換信号117、ｄ変換信号118を用意する事により、機能ブロックが、ＲＯＭ（リードオンリーメモリ）でも一般的なロジック回路でも対応することが可能である。

つまり、実施の形態２の第６の試験周期で、ａ機能ブロック出力129は”１”、ｂ機能ブロック出力130は”１”、ｃ機能ブロック出力131は”０”、ｄ機能ブロック出力132は”１”である場合は、ａ変換信号115に、期待値が１であるのでａメモリ110の出力をそのまま読み出すために”１”を入力し、ｂ変換信号116に、期待値が１であるのでｂメモリ111の出力をそのまま読み出すために”１”を入力し、ｃ変換信号117に、期待値が０であるのでｃメモリ112の出力を反転して読み出すために”０”を入力し、ｄ変換信号118に、期待値が１であるのでｄメモリ113の出力をそのまま読み出すために”１”を入力することにより、
ａ機能ブロック出力129は”１”、変換回路103の出力は”１”、
ｂ機能ブロック出力130は”１”、変換回路103の出力は”１”、
ｃ機能ブロック出力131は”０”、変換回路103の出力は”１”、
ｄ機能ブロック出力132は”１”、変換回路103の出力は”１”、
とすることができ、外部試験装置150でａメモリ110の２番地のデータが出力され始めて、ｄメモリ113の２番地のデータが出力終わるまでの区間で”１”が出力され続けることを確認することにより、集積回路101が正常であることが確認できる。

以上のように、本実施の形態２によれば、出力作成回路106に、ａメモリ110、ｂメモリ111、ｃメモリ112、ｄメモリ113のメモリの値をそれぞれ反転可能な変換回路103を設けることにより、複数の機能ブロックであるaメモリ110、bメモリ111、cメモリ112、dメモリ113のメモリの値を同じ値に変換することができ、同じ値に変換されたメモリの値を利用して、期待値比較が１つの試験周期において行われることから、期待値との判断を簡易化することができ、試験時間を短縮することができる。また実施の形態１と同様に、低速なテスターである外部試験装置150による試験を可能として、試験コストの削減を図ることができる。

さらに、出力作成回路106に、出力作成回路106のテスト回数をカウントするカウンタ128を設け、カウンタ128によりカウントされたテスト回数を一つの指示信号として、ａメモリ110、ｂメモリ111、ｃメモリ112、ｄメモリ113のメモリ出力データの中からどのデータを出力するかを選択することにより、容量違いのメモリが存在し、例えば他のメモリより容量が小さいメモリが存在し、テストの途中で確認するメモリ出力データがなくなる場合でも、問題なく試験を行うことができる。

なお、上記実施の形態１、実施の形態２では、選択信号生成回路108から出力される出力選択信号109により、出力選択回路107による機能ブロック出力の選択順が常に、ａ機能ブロック出力、ｂ機能ブロック出力、ｃ機能ブロック出力、ｄ機能ブロック出力、の順番としていること説明したが、カウンタ128のカウント値（テスト回数）によって、出力選択信号109による機能ブロック選択順を変えることにより、１番目に選択された機能ブロックのセットアップ時間、最後に選択された機能ブロックのホールド時間を試験することができる。図５を用いて説明する。

ａメモリ110、ｂメモリ111、ｃメモリ112、ｄメモリ113がそれぞれ制御信号の一部であるＮＲＥ信号501の立下りで（ＮＲＥ信号501が０となったとき）読出しが開始され、ＮＲＥ信号501の立上りで読出しが終了するものとする。図５において、510は１番目に選択された機能ブロックのセットアップ時間、511は期待値比較区間、512は最後に選択された機能ブロックのホールド時間である。

ＮＲＥ信号501が立下がってから、１番目に選択された機能ブロック、例えばａ機能ブロック出力が出力されるまでにセットアップ時間510があり、このセットアップ時間510分だけ遅らせた時間から期待値比較区間511を始めることにより、ａ機能ブロック出力のセットアップ時間を検査できる。さらにＮＲＥ信号501が立上がってから、最後に選択された機能ブロック、例えばｄ機能ブロックの出力が終了されるまでにホールド時間512があり、このホールド時間512により最後に選択された機能ブロックのホールド時間を検査できる。

このように、１試験周期におけるセットアップ時間510とホールド時間512を測定し、加えて、カウンタ128のカウント値（テスト回数）によって、出力選択信号109による、１番目に選択される機能ブロックを適宜変更し内部出力データの出力の順番が変更されて測定されることにより、全ての機能ブロックのセットアップ時間、ホールド時間を検査することができ、各機能ブロックの内部出力データを出力する回路のＡＣタイミングを保証することができる。

また、実施の形態１、実施の形態２では、出力作成回路106をセレクタ（出力選択回路107）により構成したが、各機能ブロックの値をパラレルに取り込み、内部の選択基準クロックによりシリアルに出力する構成とすることもできる。図６により説明する。なお、実施の形態１と同一の構成には、同一の符号を付して説明を省略する。

図６において、611はａメモリ110の値を取り込むスキャンレジスタ（記憶素子の一例）、612はｂメモリ111の値を取り込むスキャンレジスタ（記憶素子の一例）、613はｃメモリ112の値を取り込むスキャンレジスタ（記憶素子の一例）、614はｄメモリ113の値を取り込むスキャンレジスタ（記憶素子の一例）であり、同時に、スキャンレジスタ611、612、613、614でスキャンチェーンを構成する。615は、試験周期よりも早い周期のシフト基準クロック620を入力して、スキャンレジスタ611、612、613、614へクロック信号617と制御信号618を出力してこれらスキャンレジスタ611、612、613、614の動作を制御し、また出力作成回路106からの出力をデータバス105へ出力するのか、各メモリ110、111、112、113の出力をデータバス105へ出力するのかを選択する選択信号616を出力するＳＰ変換制御回路である。625はＳＰ変換制御回路615から出力された選択信号616を反転する反転回路、619は、選択信号616が１のとき、出力作成回路106の出力（スキャンチェーンの出力）を外部出力データとしてデータバス105へ出力する選択回路、621、622、623、624は反転回路625の出力信号が１のとき、対応するメモリ110、111、112、113の出力をデータバス105へ出力する選択回路である。

ＳＰ変換制御回路615は、外部試験装置150からの指令が試験時に、選択信号616を１として、出力作成回路106の出力をデータバス105へ出力するようにしており、また期待値比較タイミング（例えば、上記実施の形態１における第２の試験周期、第４の試験周期等）で各レジスタ611、612、613、614に信号値を取り込み、試験周期よりも早い周期のシフト基準クロック620に基づいてレジスタ611、612、613、614の値を順番にデータバス105に出力する。

このように、スキャンレジスタ611、612、613、614に記憶したメモリ出力（内部出力データ）をシリアルに外部出力データとして出力することにより、複数の機能ブロックの内部出力データが１本の外部出力データとして、外部試験装置150の１試験周期中に時分割で選択出力され、外部試験装置150は期待値比較区間で期待値と比較することができる。また図６に示す出力作成回路106の構成は、ＳＣＡＮテスト回路と同じ構成であり回路としては容易に実現できる。なお、簡単のため、図３の変換回路103等を図5では省略してあるが、図３と同様に実施可能である。

本発明にかかる集積回路およびその試験方法は、小規模の追加回路で、複数の機能ブロックを低速の試験装置で同時に試験でき、集積回路の試験コストを下げることが可能であるという効果を有し、集積度が向上し、回路規模、機能ブロック数の増大していく集積回路の分野で有用である。

本発明の実施の形態１における集積回路の構成を示すブロック図である。同集積回路のタイミングチャートである。本発明の実施の形態２における集積回路の構成を示すブロック図である。同集積回路のタイミングチャートである。本発明の実施形態のＡＣタイミング保証の説明図である。本発明の実施形態の構成の一部変更を示すブロック図である。従来の集積回路の構成およびタイミングチャートを示す図である。従来のＢＩＳＴ回路を備えた集積回路の構成およびタイミングチャートを示す図である。

符号の説明

101 集積回路
102 アドレスバス
103 変換回路
104 内部ＣＰＵ
105 データバス
106 出力作成回路
107 出力選択回路
108 選択信号生成回路
109 出力選択信号
110〜113 ａ〜ｄメモリ
114 ｔｅｓｔ信号
115〜118 ａ〜ｄ変換信号
119〜122 ａ〜ｄ選択信号
123〜126 ａ〜ｄ制御信号
127 選択基準クロック
128 カウンタ
129〜132 ａ〜ｄ機能ブロック出力
133 出力選択回路の出力信号
135 制御バス
150 外部試験装置
201 外部試験装置の試験周期
501 ＮＲＥ信号
510 セットアップ時間
511 期待値比較区間
512 ホールド時間
611〜614 スキャンレジスタ
615 ＳＰ変換制御回路

Claims

複数の機能ブロックを備えた集積回路であって、
外部試験装置による前記機能ブロックの試験時に、前記外部試験装置の１試験周期中に、確認する前記複数の機能ブロックの内部出力データを、前記外部試験装置の試験周期以上の周波数をもつタイミング信号により、時分割で１本の外部出力データとして出力する出力作成回路を備え、
前記外部試験装置において、前記１試験周期中において、前記出力作成回路より出力される外部出力データと期待値とが比較されることにより、前記機能ブロックの良否が確認されること
を特徴とする集積回路。
複数の機能ブロックを備えた集積回路であって、
確認する前記複数の機能ブロックから出力される内部出力データにそれぞれ変換をかけ、内部出力データの値を同じ値に変換する変換回路を有し、
外部試験装置による前記機能ブロックの試験時に、前記外部試験装置の１試験周期中に、前記変換回路により同じ値に変換された前記複数の機能ブロックの内部出力データを、前記外部試験装置の試験周期以上の周波数をもつタイミング信号により、時分割で１本の外部出力データとして出力する出力作成回路を備え、
前記外部試験装置において、前記複数の機能ブロックの内部出力データが同じ値であることを利用して、前記１試験周期中において、前記出力作成回路より出力される外部出力データと期待値とが比較されることにより、前記機能ブロックの良否が確認されること
を特徴とする集積回路。
前記出力作成回路は、
前記複数の機能ブロックの内部出力データの中からどのデータを出力するかを選択し、その出力選択信号を出力する選択信号生成回路と、
前記選択信号生成回路の出力選択信号にしたがって、前記複数の機能ブロックの内部出力データから1つを選択して前記外部試験装置へ出力する出力選択回路
を有し、
前記選択信号生成回路が、前記外部試験装置の１試験周期以上の周波数で変化する出力選択信号を出力することにより、前記外部試験装置の１試験周期中に、前記複数の機能ブロックの内部出力データを１本の前記外部出力データとして、時分割で選択出力することを可能としたこと
を特徴とする請求項1または請求項2に記載の集積回路。
前記出力作成回路の選択信号生成回路を、選択する前記内部出力データの選択順序を変更可能に構成し、
前記内部出力データの選択順序を変更して前記外部出力データとして出力し、前記外部試験装置において、前記１試験周期における前記外部出力データと期待値の比較開始および比較終了タイミングを測定することにより、前記機能ブロックの内部出力データを出力する回路のＡＣタイミングを保証することを可能としたこと
を特徴とする請求項３に記載の集積回路。
前記出力作成回路は、前記外部出力データ出力の回数をカウントするカウンタを有し、
前記選択信号生成回路は、前記カウンタによりカウントされた前記外部出力データ出力の回数を一つの指示信号として、前記複数の機能ブロックの内部出力データの中からどのデータを出力するかを選択すること
を特徴とする請求項３または請求項４に記載の集積回路。
前記出力作成回路は、前記複数の機能ブロックの内部出力データをそれぞれ記憶する、前記機能ブロックと同数の記憶素子を有し、
前記外部試験装置の１試験周期以上の周波数で変化するクロックにより、前記記憶素子に記憶した前記内部出力データをシリアルに前記外部出力データとして出力すること
を特徴とする請求項１または請求項２に記載の集積回路。
複数の機能ブロックを備えた集積回路の試験方法であって、
１試験周期中に、確認する前記複数の機能ブロックの内部出力データを、前記試験周期以上の周波数をもつタイミング信号により、１本の外部出力データとして、時分割で出力し、
前記１試験周期中において、前記外部出力データと期待値を比較することにより前記機能ブロックの良否の確認を行うこと
を特徴とする集積回路の試験方法。
複数の機能ブロックを備えた集積回路の試験方法であって、
１試験周期中に、確認する前記複数の機能ブロックから出力される内部出力データにそれぞれ変換をかけて同じ値とし、これら同じ値に変換された内部出力データを、前記試験周期以上の周波数をもつタイミング信号により、１本の外部出力データとして、時分割で出力し、
前記複数の内部出力データ値が同じ値であるべきことを利用して、前記１試験周期中において前記外部出力データと期待値を比較することにより前記機能ブロックの良否の確認を行うこと
を特徴とする集積回路の試験方法。
前記内部出力データの選択順序を変更して、前記１試験周期における前記外部出力データと期待値の比較開始および比較終了タイミングを測定することにより、前記機能ブロックの内部出力データを出力する回路のＡＣタイミングを保証することを可能としたこと
を特徴とする請求項７または請求項８に記載の集積回路の試験方法。