JP5665263B2 - 半導体記憶装置、及び該半導体記憶装置のテスト方法 - Google Patents

Description

本発明は、主に半導体記憶装置、特に、動作テストに用いる入出力端子を削減することができる半導体記憶装置に関する。

従来の半導体記憶装置、例えば、ＤＤＲ−ＳＤＲＡＭなど、のテストは、半導体記憶装置の所定の領域に外部からデータを書き込み、書き込んだデータを外部に読み出す動作を繰返すことで行っている。

図１４は、従来の半導体記憶装置９１、テスター９０、及び接続を示す概略図である。半導体記憶装置９１は、制御回路９１１、メモリセルアレイを含むメモリ部９１２、シリアル・パラレル変換回路９１３、クロック入力端子９１５、制御信号入力端子９１６、３２個の入出力端子を含むデータ入出力端子９１７を有している。
テスター９０は、半導体記憶装置９１にクロック信号、アドレス信号及び読み出しや書き込み等の動作を示すコマンド信号を含む制御信号を出力し、３２個の入出力ピンを用いて半導体記憶装置９１のデータ入出力端子とデータの入出力を行う。

半導体記憶装置９１において、制御回路９１１は、クロック信号入力端子９１５から入力されるクロック信号及び制御信号入力端子９１６から入力される制御信号に基づいて、メモリ部９１２の読み出し及び書き込みを行わせる。メモリ部９１２は、メモリセルアレイを含む。シリアル・パラレル変換回路９１３は、メモリ部９１２からクロック信号の立上がりにより入出力される６４ビット幅のデータを、クロック信号の立上がり及び立下りにより入出力される３２ビット幅の連続するデータに変換する。

図１５は、半導体記憶装置９１とテスター９０とを用いたテスト動作を示す概略図である。Ｔ９０１で図示される期間において、テスター９０は、書き込みコマンドを含む制御信号及びクロック信号を半導体記憶装置９１に出力すると共に、３２ビット幅のデータを半導体記憶装置９１に出力して書き込む。Ｔ９０２で図示される期間において、テスター９０は、読み出しを示す制御信号及びクロック信号を半導体記憶装置９１に出力すると共に、３２ビット幅のデータが半導体記憶装置９１から入力される。テスター９０は、入力されたデータが予め定めたデータと一致するか否かを判定することで、半導体記憶装置９１の不良を検出する。

このように半導体記憶装置のテストを行うと、半導体記憶装置のデータ入出力端子数の増加に応じて、半導体記憶装置に接続するために要するテスターの入出力端子が増加し、テスターに同時に接続できる半導体記憶装置の数が減る。これにより、テストに要する時間及びコストが増加するという問題がある。
例えば、２５６個の入出力端子を備えるテスターは、４ビット幅のデータ入出力端子を備える半導体記憶装置を６４個同時にテストを行える。しかし、３２ビット幅のデータ入出力端子を備える半導体記憶装置をテストする場合、同時にテストできる個数は８個となり、８分の１になってしまう。

また、別の問題として、高速に信号の入出力を行う半導体装置、例えば、５３３ＭＨｚや６６６ＭＨｚで動作するＤＤＲ−ＳＤＲＡＭの制御装置、をテストするには、短い時間で変化する信号を測定できる分解能が高い高精度のテスターが必要となる。そこで、高速な半導体装置の出力信号を入力信号として内部に戻すループバックを行う回路を用いることで、高精度のテスターを用いずともテストを行う技術がある（特許文献１）。

特許文献１では、図１６に示すように、シリアル・パラレル変換回路９２３は、制御回路部９２１から入力されるデータを、比較回路９２４に出力する。比較回路９２４は、制御回路部９２１から入力されるデータと、シリアル・パラレル変換回路９２３から入力されるデータと比較する。このように、半導体回路装置９２は、制御回路部９２１の出力するデータを比較することにより、半導体回路装置９２とテスター９０との間で高速に信号の入出力を行わずとも、半導体回路装置９２をテストすることができる。

図１７は、特許文献１の技術を適用した半導体記憶装置９３とテスター９０、及び接続を示した概略図である。半導体記憶装置９３は、制御回路９３１、メモリ部９３２、シリアル・パラレル変換回路９３３、比較回路９３４、クロック入力端子９３５、制御信号入力端子９３６、データ入出力端子９３７を備えている。テスター９０は、クロック信号と、アドレス信号及び読み出しや書き込み等の動作を示すコマンド信号を含む制御信号とを半導体記憶装置９３に出力する。

半導体記憶装置９３において、制御回路９３１は、クロック信号入力端子９３５から入力されるクロック信号及び制御信号入力端子９３６から入力される制御信号に基づいて、メモリ部９３２の読み出し及び書き込みを行わせると共に、シリアル・パラレル変換回路９３３の切替えを行う。更に、制御回路９３１は、テストにおいて、比較回路９３４にメモリ部９３２が出力する信号と、シリアル・パラレル変換回路９３３の出力する信号とを比較させ、比較結果を出力させる。

シリアル・パラレル変換回路９３３は、読み出し動作において、クロック信号の立上がりによりメモリ部９３２から入出力される６４ビット幅のデータを、クロック信号の立上がり及び立下りにより出力される３２ビット幅の連続するデータに変換し、変換したデータをデータ入出力端子９３７に出力する。また、シリアル・パラレル変換回路９３３は、書き込み動作において、クロック信号の立上がり及び立下りによりデータ入出力端子９３７から入力される３２ビット幅の連続するデータ信号を、クロック信号の立上がり信号により出力される６４ビット幅のデータ信号に変換してメモリ部９３２及び比較回路９３４に出力する。更に、シリアル・パラレル変換回路９３３は、テストにおける結果判定時に、メモリ部９３２から入力された６４ビット幅のデータ信号を比較回路９３４に出力する。

比較回路９３４は、メモリ部９３２から入力される６４ビット幅のデータ信号と、シリアル・パラレル変換回路９３３から入力される６４ビット幅のデータ信号とを比較し、比較結果を出力する。
テスター９０は、半導体記憶装置９３にクロック信号及びデータの読み出しを示す制御信号を出力する。半導体記憶装置９３において、制御回路９３１は、入力されるクロック信号及びデータの読み出しを示す制御信号に基づいて、メモリ部９３２に記憶されているデータをシリアル・パラレル変換回路９３３に出力させる。
また、制御回路９３１は、シリアル・パラレル変換回路９３３に入力されたデータ信号を比較回路９３４に出力させる。

比較回路９３４は、メモリ部９３２から入力される６４ビット幅のデータ信号と、シリアル・パラレル変換回路９３３から入力される６４ビット幅のデータ信号とを比較し、比較結果を出力する。更に、制御回路９３１は、比較回路９３４が出力した比較結果をテスター９０に出力する。
このように、半導体記憶装置９３とテスター９０との間で実動作速度、例えば、５３３ＭＨｚや６６６ＭＨｚのように高速なデータの入出力を行わずとも、メモリ部９３２の入出力データが経由するシリアル・パラレル変換回路９３３を、実動作速度など、でテストを行うことができる。

特開２００７−３１７０１６号公報

しかしながら、上述の方法では、メモリ部からデータを読み出し、読み出したデータを比較するのみで、書き込み動作も含めてメモリ部のテストを行っていないという問題がある。特に高速で３２ビットや６４ビット幅のデータを扱う半導体記憶装置において、データ用の配線で複数の信号が一度に変化するとクロストーク・ノイズなどの影響により書き込むデータや読み出すデータの入出力が正しく行われない故障を発生することがある。このため、メモリ部の書き込みを含めたテストは重要である。

また、前述したように、半導体記憶装置のデータ幅が３２ビット、６４ビットと増加すると接続に要するテスターの入出力端子が増加し、テスターに同時に接続できる半導体記憶装置の数が減り、テストに要する時間及びコストが増加するという問題もある。

本発明は、上記問題を解決すべくなされたもので、その目的は、半導体記憶装置の実動作速度でテストを行い、且つ接続に要するテスターの入出力端子数を削減できる半導体記憶装置を提供することにある。

上記問題を解決するために、本発明は、第１メモリ部と、第１ビット数からなる第１データと、前記第１ビット数より小さい第２ビット数からなる第２データと、制御回路と、を備え、前記制御回路は、複数の前記第２データに基づいて前記第１データを生成し、前記生成された第１データを前記第１メモリ部に並列して書き込み、さらに、第２メモリ部と、を備え、前記制御回路は、前記第１メモリ部に書き込まれた前記第１データのビットを前記第１メモリ部から並列して読み出し、前記第１メモリ部から読み出された前記第１データに基づいて前記第１ビット数を有する第３データを生成し、前記生成された第３データのビットを前記第２メモリ部に並列して書き込む、ことを特徴とする半導体記憶装置である。
（１）また、本発明は、データを記憶するメモリ部と、ｎ（ｎ≧２）個のデータ入出力端子を介してｎビット幅のデータを前記メモリ部に クロック信号に同期して入出力する手段（制御回路１１、２１、３１及びループバック回路１４、２４、３４）と、前記ｎ個のデータ入出力端子のうちの予め選択されたｍ（ｍ≦ｎ）個のデータ入出力端子を介して前記メモリ部にデータを入出力する手段（制御回路１１、２１、３１及びループバック回路１４、２４、３４）と、前記メモリ部の任意の記憶領域から順次前記ｎビット幅でデータを読み出し、読み出した該ｎビット幅のデータを前記記憶領域とは異なる記憶領域に記憶させるループバック回路と、を備えることを特徴とする半導体記憶装置である。

（２）また、本発明は、動作テストモードを有し、データの入出力を行うテストデータ専用端子を備える導体記憶装置であって、データを記憶するメモリ部と、ｎ（ｎ≧２）個のデータ入出力端子を介してｎビット幅のデータを前記メモリ部にクロック信号に同期して入出力する手段（制御回路１１、２１、３１及びループバック回路１４、２４、３４）と、前記動作テストモードにおいて、前記テストデータ専用端子を介して前記メモリ部にデータを入出力する手段（制御回路１１、２１、３１及びループバック回路１４、２４、３４）と、前記メモリ部の任意の記憶領域から順次前記ｎビット幅でデータを読み出し、読み出した該ｎビット幅のデータを前記記憶領域とは異なる記憶領域に記憶させるループバック回路と、を備えることを特徴とする半導体記憶装置である。

（３）また、本発明は、上記記載の発明において、前記メモリ部は、前記ｎビット幅のデータの読み出し及び書き込みを独立に行うメモリブロックを複数有し、前記ループバック回路は、前記メモリブロックから入力されるｎビット幅のデータを異なる前記メモリブロックへ出力することを特徴とする。

（４）また、本発明は、上記記載の発明において、前記ｎ個のデータ入出力端子のなかから選択される前記ｍ個のデータ入出力端子は、当該データ入出力端子に接続される論理素子に供給される前記クロック信号の最終段のクロックバッファが異なるデータ入出力端子から優先的に選択されることを特徴とする。

（５）また、本発明は、上記記載の発明において、前記半導体記憶装置は、書き込みコマンドが読み出しコマンド入力後予め定められたクロックサイクル経過後に入力されると、前記読み出しコマンドで指定される前記メモリ部の記憶領域から前記ｎビット幅のデータを読み出すと共に、前記ループバック回路を使用して読み出した該データを前記書き込みコマンドで指定される前記メモリ部の記憶領域に記憶させることを特徴とする。

（６）また、本発明は、上記記載の発明における、テスターからのテストデータの入出力としては前記ｍ個のデータ入出力端子のみ使用し、前記テスターが、前記ｍ個のデータ入出力端子から前記テストデータを入力し、前記メモリ部の任意の記憶領域に記憶させるテストデータ入力過程と、前記メモリ部の前記記憶領域から前記テストデータを読み出すと共に、前記ループバック回路を使用して読み出した該テストデータを前記メモリ部の前記記憶領域とは異なる記憶領域に記憶させる動作テスト過程と、前記テスターが、前記メモリ部の前記記憶領域及び他から前記テストデータを前記ｍ個のデータ入出力端子から読み出し、読み出した該テストデータが予め定めたデータと一致するか否かにより前記半導体記憶装置の故障を検出するテストデータ出力過程とを有することを特徴とするテスト方法である。

（７）また、本発明は、半導体記憶装置におけるテスト方法であって、テスターからのテストデータの入出力としてはテストデータ専用端子のみ使用し、前記テスターが、前記テストデータ専用端子から前記テストデータを入力し、メモリ部の第１の記憶領域に記憶させるテストデータ入力過程と、前記メモリ部の前記第１の記憶領域から前記テストデータを読み出すと共に、ループバック回路を使用して読み出した該テストデータを前記メモリ部の前記第１の記憶領域とは異なる第２の記憶領域に記憶させる動作テスト過程と、前記テスターが、前記メモリ部の前記第２の記憶領域から前記テストデータを前記テストデータ専用端子から読み出し、読み出した該テストデータが予め定めたデータと一致するか否かにより前記半導体記憶装置の故障を検出するテストデータ出力過程とを有することを特徴とするテスト方法である。

（８）また、本発明は、上記記載の発明において、前記テストデータ入力過程又は前記テストデータ出力過程における前記半導体記憶装置に入力されるクロック信号の周波数は、前記動作テスト過程における前記半導体記憶装置に入力されるクロック周波数より遅いことを特徴とする。

この発明によれば、半導体記憶装置が有するデータ入出力端子の一部を用いてテストデータの入出力を行い、半導体記憶装置が記憶するテストデータを外部に出力せずに異なる記憶領域に書き込み記憶させる構成とした。これにより、半導体記憶装置の実動作速度でテストを行うこと、且つ接続に要するテスターの入出力端子数を削減することが可能となる。

第１実施形態における半導体記憶装置の構成を示す概略ブロック図である。 同実施形態におけるループバック回路の構成を示す概略図である。 同実施形態におけるループバック回路の動作を示すタイミングチャートである。 同実施形態における半導体記憶装置の動作形態を示す概略図である。 同実施形態における半導体記憶装置のテスト方法を示す概略図である。 同実施形態における半導体記憶装置のテスト動作を示す概略図である。 同実施形態における半導体記憶装置のデータ入出力端子のクロックツリーを示す概略図である。 第２実施形態における半導体記憶装置の構成を示す概略ブロック図である。 同実施形態における半導体記憶装置の動作形態を示す概略図である。 同実施形態における反動他記憶装置のテスト方法を示す概略図である。 第３実施形態における半導体記憶装置の構成を示す概略ブロック図である。 同実施形態における半導体記憶装置の動作形態を示す概略図である。 同実施形態における半導体記憶装置のテスト動作を示す概略図である。 従来例における半導体記憶装置の構成、及びテスターとの接続を示す概略図である。 従来例における半導体記憶装置のテスト動作を示す概略図である。 従来例における半導体回路装置とテスターとの接続を示す概略図である。 従来例における半導体記憶措置の構成、及びテスターとの接続を示すが略図である。

以下、本発明の実施形態による半導体記憶装置及びテスト方法を図面を参照して説明する。

（第１実施形態）
図１は、第１実施形態における半導体記憶装置１の構成を示す概略ブロック図である。半導体記憶装置１は、制御回路１１、メモリ部１２、ループバック回路１４、クロック信号が入力されるクロック信号入力端子１５、制御信号が入力される制御信号入力端子１６及び３２ビット幅のデータ入出力端子１７を有している。

半導体記憶装置１において、制御回路１１は、クロック信号入力端子１５から入力されるクロック信号に同期して、制御信号入力端子１６から入力されるアドレス信号を含む制御信号に基づいて、メモリ部１２データの読み出し及び書き込み動作を行わせる。ここで、制御信号は、例えば、チップセレクト信号、行アドレス・ストローブ信号、列アドレス・ストローブ信号、ライト・イネーブル信号などが含まれる。また、制御回路１１は、ループバック回路１４の制御を行う。

メモリ部１２には、ループバック回路１４から入力されるデータが制御回路１１から指定される領域に記憶される。また、ループバック回路１４には、メモリ部１２から読み出されるデータが入力される。

ループバック回路１４は、クロック信号の立上がりに同期してデータ入出力端子１７から入力される３２ビット幅のデータと、クロック信号の立下りに同期してデータ入出力端子１７から入力される３２ビット幅のデータとをまとめて６４ビット幅のデータとして、クロック信号の立下りに同期してメモリ部１２に出力する。
また、ループバック回路１４は、メモリ部１２からクロック信号の立下りに同期して入力される６４ビット幅のデータを２つの３２ビット幅のデータに分け、分けたデータの一方をクロックの立上がりに同期してデータ入出力端子１７に出力し、分けたデータの他方をクロック信号の立下りに同期してデータ入出力端子１７に出力する。
また、ループバック回路１４は、メモリ部１２から入力される６４ビット幅のデータをメモリ部１２へ出力するループバックを行う。このループバック回路１４の動作は、制御回路１１が選択する。また、ループバック回路１４は、半導体記憶装置１の故障検出を行う動作テストモードの読み出し動作において、メモリ部１２から入力される６４ビット幅のデータから順に４ビットのデータを選択し、選択した４ビットのデータをデータ入出力端子１７のうちの予め選択された４つの端子から出力する。
また、ループバック回路１４は、動作テストのテストデータの書き込み及び読み出しの際に用いる６４ビット幅のバッファ・レジスタを有している。

図２は、ループバック回路１４に含まれるループバック・ブロック１００の構成を示す概略ブロック図である。
ループバック・ブロック１００は、制御部１０１、バッファ１０２、１０３、ラッチ１０４、フリップ・フロップ１０５、１０６、１０８、１０９、プログラマブル遅延素子１０７、セレクタ１１０、クロック信号入力端子１１１、データ入出力端子１１２、制御信号端子１１３、内部データ入出力端子１１４、１１５を有している。

ループバック・ブロック１００において、内部データ入出力端子１１４、１１５は、それぞれ３２ビット幅のデータが入出力される端子であり、メモリ部１２に接続され、メモリ部１２の６４ビット幅のデータの入出力は、内部データ入出力端子１１４、１１５を介して行われる。
制御信号端子１１３には、読み出し動作及び書き込み動作を示す信号、及びプログラマブル遅延素子１０７の遅延時間を選択する信号を含む制御信号が入力される。
データ入出力端子１１２は、３２ビット幅のデータが入出力される端子であり、データ入出力端子１７に接続される。
クロック信号入力端子１１１は、クロック信号入力端子１５に接続される。

クロック信号入力端子１１１は、クロック信号が入力され、入力されたクロック信号をセレクタ１１０、フリップ・フロップ１０８，１０９、及びプログラマブル遅延素子１０７に出力する。

セレクタ１１０は、クロック信号入力端子１１１から入力されたクロック信号のレベルに応じて、「Ｈ」レベル（Ｈｉｇｈ）のときフリップ・フロップ１０８の出力するデータを選択して出力し、「Ｌ」レベル（Ｌｏｗ）のときフリップ・フロップ１０９の出力するデータを選択して出力する。なお、データ入出力端子１１２からデータが入力されるとき、セレクタ１１０は、制御部１０１により、出力をハイ・インピーダンス状態にされる。

フリップ・フロップ１０９は、入力されたクロック信号の立下りに同期して、内部データ入出力端子１１５から入力される３２ビットのデータを記憶する。
フリップ・フロップ１０８は、入力されたクロック信号の立下りに同期して、内部データ入出力端子１１４から入力される３２ビットのデータを記憶する。

プログラマブル遅延素子１０７は、入力されるクロック信号を遅延させた遅延クロックを出力する。ここで、プログラマブル遅延素子１０７は、フリップ・フロップ１０８、１０９に入力されて記憶されたデータが、セレクタ１１０を介してフリップ・フロップ１０５、１０６に入力されて記憶される際に、データとクロック信号のレーシングの発生を防ぐためにクロックを遅延させる。ここで、プログラマブル遅延素子１０７の遅延時間は、例えば、回路素子の配置及び配線後に得られる測定結果に基づいて選択される。

フリップ・フロップ１０６は、データ入出力端子１１２又はセレクタ１１０から入力される３２ビットのデータを遅延クロックの立下りに同期して記憶する。
フリップ・フロップ１０５は、データ入出力端子１１２又はセレクタ１１０から入力される３２ビットのデータを遅延クロックの立上がりに同期して記憶する。

ラッチ１０４は、「Ｌ」レベルのクロック信号が入力されると、フリップ・フロップ１０５から入力される３２ビットのデータをバッファ１０２に出力する。また、ラッチ１０４は、入力されるクロック信号が「Ｌ」レベルから「Ｈ」レベルに変化すると、入力されている３２ビットのデータをラッチして出力する。

バッファ１０２は、メモリ部１２にデータを記憶させる書き込み動作において、ラッチ１０４から入力されるデータを内部データ出力端子１１４に出力する。また、制御部１０１は、メモリ部１２が記憶するデータを出力する読み出し期間において、バッファ１０２の出力をハイ・インピーダンス状態にする。
バッファ１０３は、メモリ部１２にデータを記憶させる書き込み動作において、フリップ・フロップ１０６から入力されるデータを内部データ出力端子１１５に出力する。また、制御部１０１は、メモリ部１２が記憶するデータを出力する読み出し期間において、バッファ１０３の出力をハイ・インピーダンス状態にする。バッファ１０３の動作の切替えは、制御部１０１により行われる。
制御部１０１は、制御信号端子１１３を介して制御回路１１から入力される読み出し動作及び書き込み動作を示す信号に基づいて、セレクタ１１０及びバッファ１０２、１０３の出力を制御する。

次に、ループバック・ブロック１００の動作を説明する。図３は、ループバック・ブロック１００の書き込み動作（（ａ）Ｗｒｉｔｅ動作）、読み出し動作（（ｂ）Ｒｅａｄ動作）、及びループバック動作（（ｃ）Ｌｏｏｐｂａｃｋ動作）を示したタイミングチャートである。なお、半導体記憶装置１は、ＤＤＲ１の規格のＳＤＲＡＭであり、ＢＬ（Burst Length）は２であり、ＣＬ（Column address strobe Latency）は２．５とする。

［書き込み動作：（ａ）Ｗｒｉｔｅ動作］
まず、時刻ｔ０において、制御回路１１は、データを書き込む領域を示すアドレス信号を含む書き込みコマンド（Ｗｒｉｔｅ）が、制御信号入力端子１６（Ａｄｄ／Ｃｍｄと図示）を介して入力されると、入力された書き込みコマンドをデコードした信号を制御信号端子１１３に出力する。制御部１０１は、制御信号端子１１３から入力される信号をデコードして、セレクタ１１０の出力をハイ・インピーダンスにする。

時刻ｔ２において、フリップ・フロップ１０５は、データ入出力端子１１２から入力されているデータＤｗ１を遅延クロック信号の立上がりに同期して記憶する。

時刻ｔ３において、ラッチ１０４は、「Ｌ」レベルの遅延クロック信号が入力されると、フリップ・フロップ１０５の出力信号をバッファ１０２に出力する。バッファ１０２は、入力された信号を内部データ入出力端子１１４（ＲＷｂｕｓ）に出力する。
フリップ・フロップ１０６は、データ入出力端子１１２から入力されているデータＤｗ２を遅延クロック信号の立下りに同期して記憶する。また、フリップ・フロップ１０６は、記憶したデータをバッファ１０３に出力する。バッファ１０３は、入力された信号を内部データ出力信号端子１１５（ＲＷｂｕｓ）に出力する。

時刻ｔ４において、ラッチ１０４は、入力されていたフリップ・フロップ１０５の出力データＤｗ１をラッチして出力する。

上述のように、ループバック・ブロック１００は、書き込みコマンドが入力されると、データ入出力端子１１２から入力される、クロック信号の立上がりに同期したデータＤｗ１及びクロック信号の立下りに同期したデータＤｗ２を、一旦記憶して、クロック信号の立下りに同期したデータＤｗ１とデータＤｗ２とを併せたデータＷ−Ｄａｔａとして内部データ出力端子１１４、１１５に出力する。

［読み出し動作：（ｂ）Ｒｅａｄ動作］
まず、時刻ｔ０において、制御回路１１は、読み出すデータが記憶されている領域を示すアドレス信号を含む読み出しコマンド（Ｒｅａｄ）が、制御信号入力端子１６（Ａｄｄ／Ｃｍｄと図示）から入力されると、入力された読み出しコマンドをデコードした信号を制御信号端子１１３に出力する。制御部１０１は、制御信号端子１１３から入力される信号をデコードして、バッファ１０２、１０３の出力をハイ・インピーダンスにする。

時刻ｔ４において、ループバック回路１４には、メモリ部１２から読み出したデータＲ−Ｄａｔａが内部データ入出力端子１１４、１１５から入力される。

時刻ｔ５において、フリップ・フロップ１０８は、クロック信号の立下りに同期して、入力されているデータＲ−ＤａｔａのうちデータＤｒ２を記憶して出力する。フリップ・フロップ１０９は、クロック信号の立下りに同期して、入力されているデータＲ−ＤａｔａのうちデータＤｒ１を記憶して出力する。このとき、セレクタ１１０は、入力されている「Ｌ」レベルのクロック信号によりフリップ・フロップ１０９の出力であるデータＤｒ１を選択して、データ入出力端子１１２に出力する。

時刻ｔ６において、セレクタ１１０は、「Ｈ」レベルのクロック信号が入力されると、フリップ・フロップ１０８が出力するデータＤｒ２を選択して、データ入出力端子１１２に出力する。

上述のように、ループバック・ブロック１００は、読み出しコマンドが入力されると、クロック信号の立下りに同期してメモリ部１２から読み出された６４ビットのデータＲ−Ｄａｔａが入力される。また、ループバック・ブロック１００は、入力されたデータＲ−Ｄａｔａのうち一方の３２ビットのデータＤｒ１をクロック信号の立上がりに同期して出力し、データＲ−Ｄａｔａの他方の３２ビットのデータＤｒ２をクロック信号の立下りに同期して出力する。

［ループバック動作：（ｃ）Ｌｏｏｐｂａｃｋ動作］
まず、時刻ｔ０において、制御回路１１は、読み出すデータが記憶されている領域を示すアドレス信号を含む読み出しコマンド（Ｒｅａｄ）が、制御信号入力端子１６（Ａｄｄ／Ｃｍｄと図示）から入力されると、入力された読み出しコマンドをデコードした信号を制御信号端子１１３に出力する。制御部１０１は、制御信号端子１１３から入力される信号をデコードして、バッファ１０２、１０３の出力をハイ・インピーダンスにする。
次に、時刻ｔ３において、制御回路１１は、データを書き込む領域を示すアドレス信号を含む書き込みコマンド（Ｗｒｉｔｅ）が、制御信号入力端子１６（Ａｄｄ／Ｃｍｄと図示）を介して入力されると、入力された書き込みコマンドをデコードした信号を制御信号端子１１３に出力する。

時刻ｔ４において、ループバック回路１４には、メモリ部１２から読み出したデータＲ−Ｄａｔａが内部データ入出力端子１１４、１１５から入力される。

時刻ｔ５において、フリップ・フロップ１０８は、クロック信号の立下りに同期して、入力されているデータＲ−ＤａｔａのうちデータＤｒ２を記憶して出力する。フリップ・フロップ１０９は、クロック信号の立下りに同期して、入力されているデータＲ−ＤａｔａのうちデータＤｒ１を記憶して出力する。このとき、セレクタ１１０は、入力されている「Ｌ」レベルのクロック信号によりフリップ・フロップ１０９の出力であるデータＤｒ１を選択して、データ入出力端子１１２に出力する。
フリップ・フロップ１０６は、遅延クロック信号の立下りに同期して、セレクタ１１０が出力するデータＤｒ１を記憶する。

時刻ｔ６において、フリップ・フロップ１０５は、セレクタ１１０が出力するデータＤｒ１を遅延クロック信号の立上がりに同期して記憶する。

時刻ｔ７において、制御部１０１は、バッファ１０２、１０３に入力されているデータを出力させる。セレクタ１１０は、「Ｌ」レベルのクロック信号が入力されると、フリップ・フロップ１０８の出力するデータＤｒ２を選択してデータ入出力端子１１２、フリップ・フロップ１０５、１０６に出力する。フリップ・フロップ１０６は、遅延クロック信号の立下りに同期して、セレクタ１１０の出力するデータＤｒ２を記憶して、バッファ１０３に出力する。バッファ１０３は、入力されたデータＤｒ２を内部データ入出力端子１１５に出力する。

ラッチ１０４は、「Ｌ」レベルのクロック信号が入力されると、フリップ・フロップ１０５から入力されるデータＤｒ１をバッファ１０２に出力する。バッファ１０２は、入力されるデータＤｒ１を内部データ入出力端子１１４に出力する。
時刻ｔ８において、ラッチ１０４は、遅延クロックの立上がりに同期してフリップ・フロップ１０５から入力されているデータＤｒ１をラッチする。

上述のように、読み出しコマンド（Ｒｅａｄ）の読み出しデータと、書き込みコマンドの書き込みデータとが重なるクロックサイクル間隔で、読み出しコマンド及び書き込みコマンドを入力する。これにより、ループバック・ブロック１００は、内部データ入出力端子１１４、１１５から入力された読み出しコマンドに対応するデータＲ−Ｄａｔａ（データＤｒ１及びデータＤｒ２）を、書き込みコマンドに対応するデータとして内部データ入出力端子１１４、１１５に出力するループバックを行う。この結果、半導体記憶装置１は、メモリ部１２に記憶されたデータを読み出し、読み出したデータを半導体記憶装置１の外部に出力することなく読み出したデータをメモリ部１２の異なる記憶領域に書き込み記憶させることが可能となる。
マンドのＣＬと書き込みコマンドのデータを入力するタイミング（レイテンシ）に基づいて定められる。

次に、半導体記憶装置１の動作について説明する。図４は、半導体記憶装置１が有する動作形態を示す概略図である。
図４（ａ）は、半導体記憶装置１が、データ入出力端子１７のうち予め選択された４個の端子であるテスト兼用端子を介してデータの入出力を行う動作テストにおける動作を示している。データ入出力端子１７とループバック回路１４との間の破線は、有効なデータが入出力されていないことを示している。実線で接続されているテスト兼用端子を介した４ビット幅のデータによる読み出し及び書き込みは、例えば、次のようにして行う。

読み出し動作において、制御回路１１は、ループバック回路１４に、メモリ部１２から読み出し６４ビット幅のデータを一旦バッファ・レジスタに記憶させ、記憶させた６４ビットのデータから４ビットずつテスト兼用端子から出力させる。書き込み動作において、制御回路１１は、ループバック回路１４に、制御回路１１が入力される４ビット幅のデータをバッファ・レジスタに順に記憶させ、６４ビット分の書き込みデータが整うと、メモリ部１２に書き込み記憶させる。

図４（ｂ）は、半導体記憶装置１が、データ入出力端子１７の全ての端子を用いて、データの入出力を行う通常動作における動作を示している。データ入出力端子１７とループバック回路１４との間の実線は、データ入出力端子１７の全ての端子を介してデータが入出力されることを示している。

図４（ｃ）は、半導体記憶装置１が、データ入出力端子１７を介さずにメモリ部１２から６４ビット幅のデータを読み出し及び６４ビット幅のデータをメモリ部１２に書き込む動作テストにおける動作を示している。なお、ループバック回路１４は、この動作において、ループバックを行っている。

次に、半導体記憶装置１の動作テストを行う動作テストモードにおけるテスト方法を説明する。図５は、半導体記憶装置１のテスト方法を示した図である。図示するように、半導体記憶装置１は、テスター９０からクロック信号入力端子１５を介してクロック信号が入力され、制御信号入力端子１６を介して制御信号が入力され、テスター９０の備える４個のＩ／Ｏ端子がテスト兼用端子と接続されてテストデータが入出力される。

まず、図５（ａ）は、テスター９０から半導体記憶装置１へのテストデータの書き込み動作を示す概略図である。テスター９０は、制御信号に含まれるアドレス信号で示した領域（Ｗｒｉｔｅエリア）にテストデータを４ビットずつ入力する。入力されたテストデータは、ループバック回路１４が有するバッファ・レジスタを介して、メモリ部１２に書き込まれて記憶される。

図５（ｂ）は、ループバック回路１４のループバック動作を用いた動作を示す概略図である。テスター９０は、テストデータの書き込みが完了すると、読み出しコマンドと書き込みコマンドと制御信号入力端子１６から交互に半導体記憶装置１に入力する。これにより、制御回路１１は、ループバック回路１４のループバック動作を用いて、書き込んだテストデータをメモリ部１２から読み出して、メモリ部１２の異なる領域に６４ビットずつ順次書き込み記憶させる。

図５（ｃ）は、テスター９０から読み出しコマンドを入力して、テストデータを読み出す動作を示した概略図である。テスター９０は、テスト用の読み出しコマンドを半導体記憶装置１に入力し、ループバック動作を用いて書き込み記憶させたデータを読み出し、読み出したテストデータが予め用意しておいた期待値と一致するか否かを判定し、当該テスト対象の半導体記憶装置１に故障があるか否かの検出を行う。なお、読み出すテストデータは、ループバック回路１４が有するバッファ・レジスタを介して、４ビットずつテスター９０に出力される。

図６（ａ）は、半導体装置１とテスター９０とを用いたテスト動作を示す概略図である。Ｔ１０１で図示される入力期間において、テスター９０は、書き込みコマンドを含む制御信号及びクロック信号を半導体記憶装置１に出力すると共に、４ビット幅のデータを半導体記憶装置１に出力してテストデータを書き込む。

次に、Ｔ１０２で図示される期間において、テスター９０は、クロック信号と、ループバック動作を行わせる読み出しコマンド及び書き込みコマンドを含む制御信号を半導体記憶装置１に出力する。これにより、Ｔ１０２で示される期間において、半導体記憶装置１は、メモリ部１２に記憶されているテストデータを読み出して、読み出したテストデータを書き込みコマンドに含まれるアドレス信号で示される領域に書き込み記憶させる。

続くＴ１０３で図示される期間において、テスター９０は、読み出しコマンドを含む制御信号及びクロック信号を半導体記憶装置１に出力して、ループバック動作を用いて書き込み記憶させたテストデータを４ビットずつ読み出し、読み出したテストデータが予め用意しておいたデータである期待値と一致するか否かを判定し、当該テスト対象の半導体記憶装置１に故障があるか否かの検出を行う。

上述のように半導体記憶装置１へのテストデータを書き込み及び読み出しを行うことで、半導体記憶装置１との接続に要する端子数を削減してテストを行うことが可能となる。
なお、図６（ｂ）に示すように、Ｔ１１１で図示される半導体記憶装置１にテストデータを書き込む際の書き込みコマンド、及びＴ１１３で図示される半導体記憶装置１からテストデータを読み出す際の読み出しコマンドを、半導体記憶装置１の実動作速度よりも遅いクロック周波数を用いて行ってもよい。この場合、高速にデータの入出力が行えるＩ／Ｏ端子を有する高精度のテスターを用いることなく、半導体記憶装置１の実動作速度でのテストを行うことが可能となる。

次に、データ入出力端子１７からテスター９０に接続する端子の選択方法について説明する。図７（ａ）及び（ｂ）は、データ入出力端子１７に接続される論理素子に供給されるクロック信号の接続を示した概略図である。図示するようにクロック信号は、接続されるバッファ段数が等しく、また、接続されるデータ入出力端子数が等しくなるツリー構造となっている。また、ここでは、８個のデータ入出力端子ごとにまとめられ、まとめられたデータ入出力端子それぞれのＡＣタイミングは大差ない値となる。これにより、クロック信号の変化がそれぞれのデータ入出力端子に伝搬するまでの遅延時間（ＡＣタイミング）の調整を行いやすくなり、設計が容易になる。

このように設計されている半導体記憶装置１において、図７（ｂ）に示すように、テスター９０に接続される端子は、最終段のクロックバッファを共有するデータ入出力端子のグループそれぞれから選択される。すなわち、接続される端子としてＤＱ０、８、１６、２４を選択する。これにより、それぞれのクロックツリーのＡＣタイミングを計測することができる。また、このようにデータ入出力端子を選択することで、テスター９０との接続に用いるデータ入出力端子１７を削減した場合においても、クロックツリーごとのＡＣタイミングを測定することができ、クロックツリーごとのＡＣタイミングのばらつきの検出が可能である。
上述したように、データ入出力端子１７からテスター９０との接続に用いる端子の選択は、クロック信号を分配するクロックツリーの構成に基づいて行う。

（第２実施形態）
図８は、第２実施形態における半導体記憶装置２の構成を示す概略ブロック図である。半導体記憶装置２は、制御回路２１、メモリ部２２、２３、ループバック回路２４、クロック信号が入力されるクロック信号入力端子２５、制御信号が入力される制御信号入力端子２６及び３２ビット幅のデータ入出力端子２７を有している。

半導体記憶装置２において、制御回路２１は、クロック信号入力端子２５から入力されるクロック信号に同期して、制御信号入力端子２６から入力されるアドレス信号を含む制御信号に基づいて、メモリ部２２、２３データの読み出し及び書き込み動作を行わせる。ここで、制御信号は、例えば、チップセレクト信号、行アドレス・ストローブ信号、列アドレス・ストローブ信号、ライト・イネーブル信号などが含まれる。また、制御回路２１は、ループバック回路２４の制御を行う。

メモリ部２２、２３は、ループバック回路２４から入力されるデータが制御回路２１から指定される領域に記憶される。また、メモリ部２２、２３は、制御回路２１から指定される領域に記憶されているデータが読み出されてループバック回路２４に出力される。また、メモリ部２２、２３は、それぞれ独立に６４ビット幅の出力端子、ロウ・アドレスデコーダ、カラム・アドレスデコーダなどを備えている。これにより、メモリ部２２、２３は、独立に読み出し動作と書き込み動作を行うことができる。

ループバック回路２４は、クロック信号の立上がり及び立下りに同期してデータ入出力端子２７から入力される３２ビット幅のデータを、一旦記憶し、６４ビット幅のデータとして、クロック信号の立下りに同期してメモリ部２２、２３に出力する。なお、制御回路２１は、入力される書き込みコマンドに含まれるアドレス信号により、ループバック回路２４にメモリ部２２及びメモリ部２３のいずれにデータを出力するかを定める。
また、ループバック回路２４は、メモリ部２２、２３からクロック信号の立下りに同期して入力される６４ビット幅のデータを２つの３２ビット幅のデータに分け、分けたデータの一方をクロックの立上がりに同期してデータ入出力端子２７に出力し、分けたデータの他方をクロック信号の立下りに同期してデータ入出力端子２７に出力する。

また、ループバック回路２４は、メモリ部２２、２３から入力される６４ビット幅のデータをメモリ部２２、２３へ出力するループバックを行う。このループバック回路２４の動作は、制御回路２１が選択する。また、ループバック回路２４は、半導体記憶装置２の故障検出を行う動作テストモードの読み出し動作において、メモリ部２２、２３から入力される６４ビット幅のデータから順に４ビットのデータを選択し、選択した４ビットのデータをデータ入出力端子２７のうちの予め選択された４つの端子から出力する。

また、図示していないが、ループバック回路２４は、図２で示したループバック・ブロック１００を２つ有している。２つのループバック・ブロック１００は、内部データ入出力端子１１４、１１５がそれぞれメモリ部２３、２４に接続され、データ入出力端子１１２がデータ入出力端子２７と共通接続される。

半導体記憶装置２は、第１実施形態の半導体記憶装置１と比べ、２つのメモリ部２２、２３を備えることで、それぞれ独立に読み出し及び書き込みを行える構成となっている。

次に、次に半導体記憶装置２の動作について説明する。図９は、半導体記憶装置２が有する動作形態を示す概略図である。
図９（ａ）は、半導体記憶装置２が、データ入出力端子２７のうち予め選択された４個の端子であるテスト兼用端子を介してデータの入出力を行う動作テストにおける動作を示している。データ入出力端子２７とループバック回路２４との間の破線は、有効なデータが入出力されていないことを示している。

図９（ｂ）は、半導体記憶装置２が、データ入出力端子２７の全ての端子を用いて、データの入出力を行う通常動作における動作を示している。データ入出力端子２７とループバック回路２４との間の実線は、データ入出力端子２７の全ての端子を介してデータが入出力されることを示している。

図９（ｃ）は、半導体記憶装置２が、データ入出力端子２７を介さずにメモリ部２２から６４ビット幅のデータを読み出し、読み出した６４ビット幅のデータをメモリ部２３に書き込む動作テストにおける動作を示している。なお、ループバック回路２４は、この動作において、ループバックを行っている。
なお、半導体記憶装置２は、メモリ部２３から６４ビット幅のデータを読み出し、読み出した６４ビット幅のデータをメモリ部２２に書き込む動作テストも行う。

次に、半導体記憶装置２の動作テストを行う動作テストモードにおけるテスト方法を説明する。図１０は、半導体記憶装置２のテスト方法を示した図である。図示するように、半導体記憶装置２は、テスター９０からクロック信号入力端子２５を介してクロック信号が入力され、制御信号入力端子２６を介して制御信号が入力され、テスター９０が備える４個のＩ／Ｏ端子とテスト兼用端子とが接続されてテストデータが入出力される。

まず、図１０（ａ）は、テスター９０から半導体記憶装置２へのテストデータの書き込み動作を示す概略図である。テスター９０は、制御信号に含まれるアドレス信号で示した領域（Ｗｒｉｔｅエリア）にテストデータを４ビットずつ入力してメモリ部２２に記憶させる。

図１０（ｂ）は、ループバック回路２４のループバック動作を用いた動作を示す概略図である。テスター９０は、テストデータの書き込みが完了すると、メモリ部２２に対するバースト読み出しコマンドとメモリ部２３に対するバースト書き込みコマンドとを制御信号入力端子２６から半導体記憶装置２に入力する。これにより、制御回路２１は、ループバック回路２４のループバック動作を用いて、メモリ部２２に書き込んだテストデータをバースト読み出して、バースト読み出しされたテストデータを連続してメモリ部２３に書き込み記憶させる。

図１０（ｃ）は、テスター９０から読み出しコマンドを入力して、テストデータを読み出す動作を示した概略図である。テスター９０は、読み出しコマンドを半導体記憶装置２に入力し、メモリ部３３にループバック動作を用いて書き込み記憶させたデータを読み出し、読み出したテストデータが予め用意しておいた期待値と一致するか否かを判定し、当該テスト対象の半導体記憶装置２に故障があるか否かの検出を行う。

半導体記憶装置２は、第１実施形態の半導体記憶装置１に比べ、２つのメモリ部２２、２３を備え、それぞれのメモリ部２２、２３に対して独立にアクセスできる。これにより、メモリ部２２、２３の一方にバースト読み出しコマンドによるテストデータを読み出し、他方にバースト書き込みコマンドによるテストデータによるテストデータの書き込みを行いループバック動作によるテストデータの書き込みに要するクロックサイクル数を削減することが可能になる。この結果、テストに要する時間及びコストを削減することが可能となる。

（第３実施形態）
図１１は、第３実施形態における半導体記憶装置３の構成を示す概略ブロック図である。半導体記憶装置３は、制御回路３１、メモリ部３２、３３、ループバック回路３４、クロック信号が入力されるクロック信号入力端子３５、制御信号が入力される制御信号入力端子３６、３２ビット幅のデータ入出力端子３７、及びテストデータ専用端子３９を有している。

半導体記憶装置３において、制御回路３１は、クロック信号入力端子３５から入力されるクロック信号に同期して、制御信号入力端子３６から入力されるアドレス信号を含む制御信号に基づいて、メモリ部３２、３３データの読み出し及び書き込み動作を行わせる。ここで、制御信号は、例えば、チップセレクト信号、行アドレス・ストローブ信号、列アドレス・ストローブ信号、ライト・イネーブル信号などが含まれる。また、制御回路３１は、ループバック回路３４の制御を行う。

メモリ部３２、３３は、ループバック回路３４から入力されるデータが制御回路３１から指定される領域に記憶される。また、メモリ部３２、３３は、制御回路３１から指定される領域に記憶されているデータが読み出されてループバック回路３４に出力される。また、メモリ部３２、３３は、それぞれ独立に６４ビット幅の出力端子、ロウ・アドレスデコーダ、カラム・アドレスデコーダなどを備えている。これにより、メモリ部３２、３３は、独立に読み出し動作と書き込み動作を行うことができる。

ループバック回路３４は、クロック信号の立上がり及び立下りに同期してデータ入出力端子３７から入力される３２ビット幅のデータを、一旦記憶し、６４ビット幅のデータとして、クロック信号の立下りに同期してメモリ部３２、３３に出力する。なお、制御回路３１は、入力される書き込みコマンドに含まれるアドレス信号により、ループバック回路３４にメモリ部３２及びメモリ部３３のいずれにデータを出力するかを定める。
また、ループバック回路３４は、メモリ部３２、３３からクロック信号の立下りに同期して入力される６４ビット幅のデータを２つの３２ビット幅のデータに分け、分けたデータの一方をクロックの立上がりに同期してデータ入出力端子３７に出力し、分けたデータの他方をクロック信号の立下りに同期してデータ入出力端子３７に出力する。

また、ループバック回路３４は、動作テストのテストデータの書き込み及び読み出しの際に用いるバッファ・レジスタを有している。
更に、ループバック回路３４は、テストデータ専用端子３９と接続され、動作テストのテストデータの入出力をテストデータ専用端子３９を介して行う。
また、ループバック回路３４は、メモリ部３２、３３から入力される６４ビット幅のデータをメモリ部３２、３３へ出力するループバックを行う。このループバック回路３４の動作は、制御回路３１が選択する。

また、図示していないが、ループバック回路３４は、図２で示したループバック・ブロック１００を２つ有している。２つのループバック・ブロック１００は、内部データ入出力端子１１４、１１５がそれぞれメモリ部３３、３４に接続され、ループバック・ブロック１００それぞれのデータ入出力端子１１２がデータ入出力端子３７と共通接続される。

半導体記憶装置３は、第１実施形態の半導体記憶装置１と比べ、２つのメモリ部３２、３３を備えることで、それぞれ独立に読み出し及び書き込みを行える構成となっている。
また、半導体記憶装置３は、第２実施形態の半導体記憶装置２と比べ、テストデータの入出力をデータ入出力端子３７を用いずに、テストデータ専用端子３９を用いて行う構成となっている。

次に、半導体記憶装置３の動作テストを行う動作テストモードにおけるテスト方法を説明する。図１２は、半導体記憶装置３のテスト方法を示した図である。図示するように、半導体記憶装置３は、テスター９０からクロック信号入力端子３５を介してクロック信号が入力され、制御信号入力端子３６を介して制御信号が入力され、テスター９０のＩ／Ｏ端子とテストデータ専用端子３９とが接続されてテストデータが入出力される。

まず、図１２（ａ）は、テスター９０から半導体記憶装置３へのテストデータの書き込み動作を示す概略図である。テスター９０は、制御信号に含まれるアドレス信号で示した領域にテストデータをテストデータ専用端子３９を介して１ビットずつ書き込む。ここで、テストデータ専用端子３９から入力されるデータは、ループバック回路１４が備えるバッファ・レジスタに記憶され、６４ビットごとメモリ部３２に記憶される。

図１２（ｂ）は、ループバック回路３４のループバック動作を用いた動作を示す概略図である。テスター９０は、テストデータの書き込みが完了すると、メモリ部３２に対するバースト読み出しコマンドとメモリ部３３に対するバースト書き込みコマンドとを制御信号入力端子３６から半導体記憶装置３に入力する。これにより、制御回路３１は、ループバック回路３４のループバック動作を用いて、メモリ部３２が記憶するテストデータをバースト読み出しして、バースト読み出しされたテストデータを連続してメモリ部３３に書き込み記憶させる。

図１２（ｃ）は、テスター９０から読み出しコマンドを入力して、テストデータを読み出す動作を示した概略図である。テスター９０は、読み出しコマンドを半導体記憶装置３に入力し、メモリ部３３にループバック動作を用いて書き込み記憶させたデータをテストデータ専用端子３９を介して読み出し、読み出したテストデータが予め用意しておいた期待値と一致するか否かを判定し、当該テスト対象の半導体記憶装置３に故障があるか否かの検出を行う。ここで、読み出すテストデータは、ループバック回路１４が備えるバッファ・レジスタに記憶され、順次テストデータ専用端子３９から出力される。

図１３は、半導体記憶装置３とテスター９０とを用いたテスト動作を示す概略図である。Ｔ１２１で図示される入力きかんにおいて、テスター９０は、書き込みコマンドを含む制御信号及びクロック信号を半導体記憶装置３に出力すると共に、テストデータ専用端子３９を介してテストデータを半導体記憶装置３に出力してテストデータを書き込む。

次に、Ｔ１２２で図示される期間において、テスター９０は、クロック信号とループバック動作を行わせる読み出しコマンド及び書き込みコマンドを含む制御信号を半導体記憶措置３に出力する。これにより、Ｔ１２２で示される期間において、半導体記憶装置３は、メモリ部３２に記憶されているテストデータを読み出し、読み出したテストデータをメモリ部３３に書き込んで記憶させる。

続くＴ１３３で図示される期間において、テスター９０は、読み出しコマンドを含む制御信号及びクロック信号を半導体記憶装置１に出力して、ループバック動作を用いて書き込み記憶させたテストデータをテストデータ専用端子３９を介して読み出し、読み出したテストデータが予め用意しておいたデータである期待値と一致するか否かを判定し、当該テスト対象の半導体記憶装置３に故障があるか否かの検出を行う。

上述のように、半導体記憶装置３のテスター９０を用いたテストは行われる。半導体記憶装置３は、テストの際にデータ入出力端子３７を用いないため、動作テスト用の回路が不要になる。これにより、データ入出力端子３７のぞれぞれの端子の負荷を揃えることが容易になり、データ入出力端子３７の端子相互のＡＣタイミングのずれの解消が容易になる。なお、テスター９０と半導体記憶装置３との間のテストデータの転送は、半導体記憶装置３の実動作速度より遅くてもよい。

上述した第１実施形態から第３実施形態のテスト方法を用いることで、データビット幅が広い半導体記憶装置の動作テストにおいても、テストデータの入出力に要するテスターのＩ／Ｏ端子数を削減することができ、一度に動作テストが行える半導体記憶装置の数を増やすことが可能となる。
また、テスターと半導体記憶装置との間で実動作速度のような高速なデータ転送を行わずとも、半導体記憶装置のメモリ部に対してデータの読み出し及び書き込みを行う実動作速度による高速な動作テストを行うことが可能になる。
この結果、テスターが目的とする動作テストの周波数でデータの入出力は行えなくとも、目的の周波数のクロック信号が出力できれば、高速に動作する半導体記憶装置の故障検出のための動作テストを行うことが可能となる。このようなテスターは、高速にデータの入出力が行えるテスターに比べ安価であるため半導体記憶装置のコストの削減に効果的である。

また、通常動作においても、ループバック回路にループバック動作を行わせることで、半導体記憶装置は、読み出されるデータを外部の装置を介さずに異なる記憶領域に書き込み記憶させることができる。これにより、半導体記憶装置において、記憶されているデータを異なる記憶領域にコピーする動作に要するクロックサイクルを削減することが可能となる。なお、第１から第３実施形態は、ＤＤＲ−ＳＤＲＡＭを用いて説明したが、これ以外の半導体記憶装置、例えば、ＳＤＲＡＭなどであってもよい。

１、２、３・・・半導体記憶装置
１１、２１、３１・・・制御回路
１２、１３、２２、２３、３２、３３・・・メモリ部
１４、２４、３４・・・ループバック回路
１５、２５、３５・・・クロック信号入力端子
１６、２６、３６・・・制御信号入力端子
１７、２７、３７・・・データ入出力端子
３９・・・テストデータ専用端子
９０・・・テスター
１００・・・ループバック・ブロック
１０１・・・制御部、１０２、１０３…バッファ、１０４…ラッチ
１０５、１０６、１０８、１０９・・・フリップ・フロップ
１０７・・・プログラマブル遅延素子
１１０・・・セレクタ、
１１１・・・クロック信号入力端子、１１２…データ入出力端子
１１３・・・制御信号端子
１１４、１１５・・・内部データ入出力端子

Claims (11)

1. 第１メモリ部と、
   第１ビット数からなる第１データと、
   前記第１ビット数より小さい第２ビット数からなる第２データと、
   制御回路と、を備え、
   前記制御回路は、複数の前記第２データに基づいて前記第１データを生成し、前記生成された第１データを前記第１メモリ部に並列して書き込み、
   さらに、第２メモリ部と、を備え、
   前記制御回路は、
   前記第１メモリ部に書き込まれた前記第１データのビットを前記第１メモリ部から並列して読み出し、
   前記第１メモリ部から読み出された前記第１データに基づいて前記第１ビット数を有する第３データを生成し、
   前記生成された第３データのビットを前記第２メモリ部に並列して書き込む、ことを特徴とする半導体記憶装置。
2. 前記第２ビット数と同数のビット数からなる第４データと、を備え、
   前記制御回路は、
   前記第２メモリ部に書き込まれた前記第３データのビットを前記第２メモリ部から読み出し、
   前記読み出された第３データに基づいて複数の前記第４データを生成し、
   さらに、前記半導体記憶装置の故障検出テストとして前記第４データを所定のデータと一致するか否かをテストするテスターに、前記生成された複数の前記第４データをそれぞれ出力する、ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２データ又は前記第４データを前記半導体記憶装置へ入出力するように構成した入出力端子を含み、
   前記第１メモリ部は、前記第１データを第１メモリ部へ入出力するように構成した第１内部端子を含み、
   前記第２メモリ部は、前記第３データを第２メモリ部へ入出力するように構成した第２内部端子を含み、
   前記第１内部端子及び前記第２内部端子の数は、前記入出力端子の数より大きいことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記半導体記憶装置に供給されるリードコマンド及びライトコマンドを備え、
   前記リードコマンドが前記半導体記憶装置に供給された後に前記ライトコマンドが前記半導体記憶装置に供給される場合に、
   前記制御回路は、
   前記ライトコマンドが前記半導体記憶装置に供給された後に、前記半導体記憶装置に供給されたリードコマンドを受け取るのに応じて前記第１メモリ部から前記第１データのビットを読み出し、
   前記読み出しの後、前記半導体記憶装置に供給されたライトコマンドを受け取るのに応じて前記第２メモリ部へ前記第３データのビットを書き込むことを特徴とする請求項３に記載の半導体記憶装置。
5. 前記第１データの前記第１ビット数は、複数の前記第２データの総ビット数と同数であることを特徴とする請求項４に記載の半導体記憶装置。
6. データを記憶するメモリ部と、
   ｎ（ｎ≧２）個のデータ入出力端子を介してｎビット幅のデータを前記メモリ部にクロック信号に同期して入出力する手段と、
   前記ｎ個のデータ入出力端子のうちの予め選択されたｍ（ｍ≦ｎ）個のデータ入出力端子を介して前記メモリ部にデータを入出力する手段と、
   前記メモリ部の任意の記憶領域から順次前記ｎビット幅でデータを読み出し、前記読み出した該ｎビット幅のデータを前記記憶領域とは異なる記憶領域に記憶させるループバック回路と、
   を備えることを特徴とする半導体記憶装置。
7. 前記メモリ部は、前記ｎビット幅のデータの読み出し及び書き込みを独立に行うメモリブロックを複数有し、
   前記ループバック回路は、前記メモリブロックから入力されるｎビット幅のデータを異なる前記メモリブロックへ出力する
   ことを特徴とする請求項６に記載の半導体記憶装置。
8. 前記半導体記憶装置は、
   書き込みコマンドが読み出しコマンド入力後予め定められたクロックサイクル経過後に入力されると、前記読み出しコマンドで指定される前記メモリ部の記憶領域から前記ｎビット幅のデータを読み出すと共に、前記ループバック回路を使用して読み出した該データを前記書き込みコマンドで指定される前記メモリ部の記憶領域に記憶させる
   ことを特徴とする請求項７に記載の半導体記憶装置。
9. 前記データ入出力端子は、データの入出力を行うデータ端子と共に、前記半導体記憶装置の故障検出テスト用データの入出力のみを行うテストデータ専用端子とを含み、
   前記ｎビット幅のデータは、前記テストデータ専用端子を介して入力されたデータである
   ことを特徴とする請求項８に記載の半導体記憶装置。
10. 半導体記憶装置におけるテスト方法であって、
    テスターからのテストデータの入出力としてはテストデータ専用端子のみ使用し、
    前記テスターが、前記テストデータ専用端子から前記テストデータを入力し、メモリ部の第１の記憶領域に記憶させるテストデータ入力過程と、
    前記メモリ部の前記第１の記憶領域から前記テストデータを読み出すと共に、ループバック回路を使用して読み出した該テストデータを前記メモリ部の前記第１の記憶領域とは異なる第２の記憶領域に記憶させる動作テスト過程と、
    前記テスターが、前記メモリ部の前記第２の記憶領域から前記テストデータを前記テストデータ専用端子から読み出し、読み出した該テストデータが予め定めたデータと一致するか否かにより前記半導体記憶装置の故障を検出するテストデータ出力過程と
    を有することを特徴とするテスト方法。
11. 前記テストデータ入力過程又は前記テストデータ出力過程における前記半導体記憶装置に入力されるクロック信号の周波数は、前記動作テスト過程における前記半導体記憶装置に入力されるクロック周波数より遅い
    ことを特徴とする請求項１０に記載のテスト方法。

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