JPH04275654A - 情報処理装置の記憶部診断方式 - Google Patents
情報処理装置の記憶部診断方式Info
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- JPH04275654A JPH04275654A JP3034960A JP3496091A JPH04275654A JP H04275654 A JPH04275654 A JP H04275654A JP 3034960 A JP3034960 A JP 3034960A JP 3496091 A JP3496091 A JP 3496091A JP H04275654 A JPH04275654 A JP H04275654A
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- 238000003745 diagnosis Methods 0.000 claims description 14
- 230000010365 information processing Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 4
- 238000012360 testing method Methods 0.000 abstract description 7
- 230000001174 ascending effect Effects 0.000 abstract 2
- 238000002405 diagnostic procedure Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置の記憶部診
断方式に関する。
断方式に関する。
【０００２】
【従来の技術】従来の情報処理装置の記憶部診断方式は
、複数の記憶ブロックに対応して、個々のリードライト
制御を行わないので、記憶部のライト転送時に他の記憶
部からデータを出力することはできなかった。このため
記憶部を診断するには、記憶部全領域をライト後全領域
をリードし、照合する必要があった。
、複数の記憶ブロックに対応して、個々のリードライト
制御を行わないので、記憶部のライト転送時に他の記憶
部からデータを出力することはできなかった。このため
記憶部を診断するには、記憶部全領域をライト後全領域
をリードし、照合する必要があった。
【０００３】
【発明が解決しようとする課題】上述した従来の情報処
理装置の記憶部診断方式は、記憶部を診断するのに、記
憶部全領域をライト後全領域をリードし、照合する必要
があるため診断時間が長いという問題点がある。
理装置の記憶部診断方式は、記憶部を診断するのに、記
憶部全領域をライト後全領域をリードし、照合する必要
があるため診断時間が長いという問題点がある。
【０００４】本発明の目的は、診断に要する時間を短縮
することができる情報処理装置の記憶部診断方式を提供
することにある。
することができる情報処理装置の記憶部診断方式を提供
することにある。
【０００５】
【課題を解決するための手段】本発明の情報処理装置の
記憶部診断方式は、アドレス空間をｎ（ｎは１以上の自
然数）等分しこの分割されたアドレス空間の１つ１つに
対応する第１の記憶ブロックから第ｎの記憶ブロックま
でのｎ個の記憶ブロックからなる記憶部と、前記各記憶
ブロックにＤＭＡ転送を行う入出力接続部と、ＤＭＡ転
送のためのリードライト制御手段を有するＤＭＡ制御部
と、装置全体の制御を行うプロセッサと、これらの各部
を接続するデータバスとを有する情報処理装置の記憶部
診断方式において、前記ＤＭＡ制御部は前記プロセッサ
からの記憶部の診断指示を設定する記憶部診断指示レジ
スタと、前記データバスと接続するデータレジスタとを
備え、前記ＤＭＡ制御部は前記リードライト制御手段に
より前記プロセッサからの前記記憶部診断指示レジスタ
への診断指示設定時、前記データレジスタに対する記憶
内容の前記データバスへの出力指示と前記第１の記憶ブ
ロックへのデータ書込み命令とを行い、次に前記第１の
記憶ブロックに対する対応するアドレスのデータの前記
データバスへの出力指示と第２の記憶ブロックへのデー
タ書込み命令とを行い、以下若番の記憶ブロックから老
番の記憶ブロックに順次同一の記憶内容を出力し書込む
よう命令し、最後の第ｎの記憶ブロックからの出力内容
と前記データレジスタの記憶内容とを照合する構成であ
る。
記憶部診断方式は、アドレス空間をｎ（ｎは１以上の自
然数）等分しこの分割されたアドレス空間の１つ１つに
対応する第１の記憶ブロックから第ｎの記憶ブロックま
でのｎ個の記憶ブロックからなる記憶部と、前記各記憶
ブロックにＤＭＡ転送を行う入出力接続部と、ＤＭＡ転
送のためのリードライト制御手段を有するＤＭＡ制御部
と、装置全体の制御を行うプロセッサと、これらの各部
を接続するデータバスとを有する情報処理装置の記憶部
診断方式において、前記ＤＭＡ制御部は前記プロセッサ
からの記憶部の診断指示を設定する記憶部診断指示レジ
スタと、前記データバスと接続するデータレジスタとを
備え、前記ＤＭＡ制御部は前記リードライト制御手段に
より前記プロセッサからの前記記憶部診断指示レジスタ
への診断指示設定時、前記データレジスタに対する記憶
内容の前記データバスへの出力指示と前記第１の記憶ブ
ロックへのデータ書込み命令とを行い、次に前記第１の
記憶ブロックに対する対応するアドレスのデータの前記
データバスへの出力指示と第２の記憶ブロックへのデー
タ書込み命令とを行い、以下若番の記憶ブロックから老
番の記憶ブロックに順次同一の記憶内容を出力し書込む
よう命令し、最後の第ｎの記憶ブロックからの出力内容
と前記データレジスタの記憶内容とを照合する構成であ
る。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の一実施例のブロック図であ
る。
る。
【０００８】本発明の一実施例の情報処理装置は、アド
レス空間をｎ等分しこの分割されたアドレス空間の１つ
１つに対応する第１の記憶ブロックから第ｎの記憶ブロ
ックまでのｎ個の記憶ブロック１，２，３からなる記憶
部４と、記憶ブロック１，２，３にＤＭＡ転送を行う入
出力接続部５と、ＤＭＡ転送のためのリードライト制御
手段（図面上はＲ／Ｗと記す）６と記憶部４の診断指示
を設定する記憶部診断指示レジスタ（図面上はＲと記す
）７と試験用のデータを記憶するデータレジスタ（図面
上はＤ／Ｒと記す）８とを有するＤＭＡ制御部９と、装
置全体の制御を行うプロセッサ１０と、これらの各部を
接続するデータバス１１と、ＤＭＡ制御部９から記憶ブ
ロック１，２，３に記憶するアドレスを通知するアドレ
スバス１２と、記憶ブロック１，２，３単位にリードラ
イトを指示するリードライト制御信号１３，１４，１５
とを有している。
レス空間をｎ等分しこの分割されたアドレス空間の１つ
１つに対応する第１の記憶ブロックから第ｎの記憶ブロ
ックまでのｎ個の記憶ブロック１，２，３からなる記憶
部４と、記憶ブロック１，２，３にＤＭＡ転送を行う入
出力接続部５と、ＤＭＡ転送のためのリードライト制御
手段（図面上はＲ／Ｗと記す）６と記憶部４の診断指示
を設定する記憶部診断指示レジスタ（図面上はＲと記す
）７と試験用のデータを記憶するデータレジスタ（図面
上はＤ／Ｒと記す）８とを有するＤＭＡ制御部９と、装
置全体の制御を行うプロセッサ１０と、これらの各部を
接続するデータバス１１と、ＤＭＡ制御部９から記憶ブ
ロック１，２，３に記憶するアドレスを通知するアドレ
スバス１２と、記憶ブロック１，２，３単位にリードラ
イトを指示するリードライト制御信号１３，１４，１５
とを有している。
【０００９】次に動作について説明する。
【００１０】記憶部の診断には、まずプロセッサ１０が
、ＤＭＡ制御部９の内部にあるデータレジスタ８に、記
憶部の試験用の書込みパターンを設定する。続けて、記
憶部診断指示レジスタ７に診断指示を設定後、ライトの
ＤＭＡ転送を記憶領域すべてについて行うと、リードラ
イト制御手段６は、データレジスタ８の記憶内容を、ア
ドレスバス１２上のアドレスが記憶ブロック１を指示し
ている間、データバス１１に出力させる。このとき、記
憶ブロック１は、リードライト制御信号１３の指示を受
け、データレジスタ８の出力する試験用の書込みパター
ンを記憶する。次に、アドレスバス１２上のアドレスが
カウントアップしていき、記憶ブロック２の領域になる
と、データレジスタ８は出力を中止し、リードライト制
御信号１３の指示により、記憶ブロック１が、現在記憶
している試験用の書込みパターンを、データバス１１に
出力する。同時に、記憶ブロック２は、リードライト制
御信号１４の指示を受け、記憶ブロック１の出力する試
験用の書込みパターンを記憶する。この動作を、最後の
ｎ番の記憶ブロックである記憶ブロック３が、リードラ
イト制御信号１５の指示を受け、試験用の書込みパター
ンを記憶するまで繰り返す。このようにして記憶領域す
べてをライトすると、正常な状態であれば、ｎ番の記憶
ブロックである記憶ブロック３の記憶しているデータを
、データレジスタ８に設定してある最初のデータと照合
し、等しいことを確認することにより、記憶部４の正常
性を保証することができる。
、ＤＭＡ制御部９の内部にあるデータレジスタ８に、記
憶部の試験用の書込みパターンを設定する。続けて、記
憶部診断指示レジスタ７に診断指示を設定後、ライトの
ＤＭＡ転送を記憶領域すべてについて行うと、リードラ
イト制御手段６は、データレジスタ８の記憶内容を、ア
ドレスバス１２上のアドレスが記憶ブロック１を指示し
ている間、データバス１１に出力させる。このとき、記
憶ブロック１は、リードライト制御信号１３の指示を受
け、データレジスタ８の出力する試験用の書込みパター
ンを記憶する。次に、アドレスバス１２上のアドレスが
カウントアップしていき、記憶ブロック２の領域になる
と、データレジスタ８は出力を中止し、リードライト制
御信号１３の指示により、記憶ブロック１が、現在記憶
している試験用の書込みパターンを、データバス１１に
出力する。同時に、記憶ブロック２は、リードライト制
御信号１４の指示を受け、記憶ブロック１の出力する試
験用の書込みパターンを記憶する。この動作を、最後の
ｎ番の記憶ブロックである記憶ブロック３が、リードラ
イト制御信号１５の指示を受け、試験用の書込みパター
ンを記憶するまで繰り返す。このようにして記憶領域す
べてをライトすると、正常な状態であれば、ｎ番の記憶
ブロックである記憶ブロック３の記憶しているデータを
、データレジスタ８に設定してある最初のデータと照合
し、等しいことを確認することにより、記憶部４の正常
性を保証することができる。
【００１１】
【発明の効果】以上説明したように、本発明は、ＤＭＡ
制御部がプロセッサからの記憶部の診断指示を受け、リ
ードライト制御手段により、データバスと接続するデー
タレジスタの記憶内容を出力し、第１の記憶ブロックへ
データ書込みを命令し、次に第１の記憶ブロックに対し
て対応するアドレスのデータのデータバスへの出力指示
と第２の記憶ブロックへデータ書込みを命令し、以下若
番の記憶ブロックから老番の記憶ブロックに順次同一の
記憶内容を出力し書込むよう命令し、最後の第ｎの記憶
ブロックからの出力内容とデータレジスタの記憶内容と
を照合することにより、記憶部全体の正常性を確認する
ことができ、この診断に要する時間をｎ分の１に短縮す
ることができるという効果が有る。
制御部がプロセッサからの記憶部の診断指示を受け、リ
ードライト制御手段により、データバスと接続するデー
タレジスタの記憶内容を出力し、第１の記憶ブロックへ
データ書込みを命令し、次に第１の記憶ブロックに対し
て対応するアドレスのデータのデータバスへの出力指示
と第２の記憶ブロックへデータ書込みを命令し、以下若
番の記憶ブロックから老番の記憶ブロックに順次同一の
記憶内容を出力し書込むよう命令し、最後の第ｎの記憶
ブロックからの出力内容とデータレジスタの記憶内容と
を照合することにより、記憶部全体の正常性を確認する
ことができ、この診断に要する時間をｎ分の１に短縮す
ることができるという効果が有る。
【図１】本発明の一実施例のブロック図である。
１，２，３ 記憶ブロック
４ 記憶部
５ 入出力接続部
６ リードライト制御手段（Ｒ／Ｗ）７
記憶部診断指示レジスタ（Ｒ）８ データレジス
タ（Ｄ／Ｒ） ９ ＤＭＡ制御部 １０ プロセッサ １１ データバス １２ アドレスバス
記憶部診断指示レジスタ（Ｒ）８ データレジス
タ（Ｄ／Ｒ） ９ ＤＭＡ制御部 １０ プロセッサ １１ データバス １２ アドレスバス
Claims (1)
- 【請求項１】 アドレス空間をｎ（ｎは１以上の自然
数）等分しこの分割されたアドレス空間の１つ１つに対
応する第１の記憶ブロックから第ｎの記憶ブロックまで
のｎ個の記憶ブロックからなる記憶部と、前記各記憶ブ
ロックにＤＭＡ転送を行う入出力接続部と、ＤＭＡ転送
のためのリードライト制御手段を有するＤＭＡ制御部と
、装置全体の制御を行うプロセッサと、これらの各部を
接続するデータバスとを有する情報処理装置の記憶部診
断方式において、前記ＤＭＡ制御部は前記プロセッサか
らの記憶部の診断指示を設定する記憶部診断指示レジス
タと、前記データバスと接続するデータレジスタとを備
え、前記ＤＭＡ制御部は前記リードライト制御手段によ
り前記プロセッサからの前記記憶部診断指示レジスタへ
の診断指示設定時、前記データレジスタに対する記憶内
容の前記データバスへの出力指示と前記第１の記憶ブロ
ックへのデータ書込み命令とを行い、次に前記第１の記
憶ブロックに対する対応するアドレスのデータの前記デ
ータバスへの出力指示と第２の記憶ブロックへのデータ
書込み命令とを行い、以下若番の記憶ブロックから老番
の記憶ブロックに順次同一の記憶内容を出力し書込むよ
う命令し、最後の第ｎの記憶ブロックからの出力内容と
前記データレジスタの記憶内容とを照合することを特徴
とする情報処理装置の記憶部診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034960A JPH04275654A (ja) | 1991-03-01 | 1991-03-01 | 情報処理装置の記憶部診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034960A JPH04275654A (ja) | 1991-03-01 | 1991-03-01 | 情報処理装置の記憶部診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04275654A true JPH04275654A (ja) | 1992-10-01 |
Family
ID=12428718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3034960A Pending JPH04275654A (ja) | 1991-03-01 | 1991-03-01 | 情報処理装置の記憶部診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04275654A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009289374A (ja) * | 2008-05-30 | 2009-12-10 | Elpida Memory Inc | 半導体記憶装置、及び該半導体記憶装置のテスト方法 |
| JP2013196713A (ja) * | 2012-03-16 | 2013-09-30 | Fujitsu Semiconductor Ltd | 半導体装置の試験方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421557A (en) * | 1987-07-15 | 1989-01-24 | Fujitsu Ltd | Method for testing memory |
| JPH01251400A (ja) * | 1988-03-30 | 1989-10-06 | Toshiba Corp | Ｒａｍのチェック方法 |
-
1991
- 1991-03-01 JP JP3034960A patent/JPH04275654A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421557A (en) * | 1987-07-15 | 1989-01-24 | Fujitsu Ltd | Method for testing memory |
| JPH01251400A (ja) * | 1988-03-30 | 1989-10-06 | Toshiba Corp | Ｒａｍのチェック方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009289374A (ja) * | 2008-05-30 | 2009-12-10 | Elpida Memory Inc | 半導体記憶装置、及び該半導体記憶装置のテスト方法 |
| JP2013196713A (ja) * | 2012-03-16 | 2013-09-30 | Fujitsu Semiconductor Ltd | 半導体装置の試験方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |