JPS63155347A - メモリ診断補助回路 - Google Patents
メモリ診断補助回路Info
- Publication number
- JPS63155347A JPS63155347A JP61301314A JP30131486A JPS63155347A JP S63155347 A JPS63155347 A JP S63155347A JP 61301314 A JP61301314 A JP 61301314A JP 30131486 A JP30131486 A JP 30131486A JP S63155347 A JPS63155347 A JP S63155347A
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- JP
- Japan
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- memory
- data
- register
- diagnosis
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 80
- 238000003745 diagnosis Methods 0.000 title claims abstract description 15
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000002405 diagnostic procedure Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既要〕
この発明は、データ処理回路とメモリとの間にレジスタ
および診断補助制御回路を配置し、メモリからデータを
読み出した直後に上記レジスタに保持されている診断デ
ータをメモリに自動的に書き込むよう制御することによ
り、メモリへのアクセス回数を減らして診断時間の短縮
をはかるようにしたものである。
および診断補助制御回路を配置し、メモリからデータを
読み出した直後に上記レジスタに保持されている診断デ
ータをメモリに自動的に書き込むよう制御することによ
り、メモリへのアクセス回数を減らして診断時間の短縮
をはかるようにしたものである。
本発明は、データ処理回路からメモリへのアクセス回数
を減らすよう構成したメモリ診断補助回路に関するもの
である。
を減らすよう構成したメモリ診断補助回路に関するもの
である。
従来、メモリ診断を行うには、第５図に示すように、マ
イクロプロセッサなどのデータ処理回路２１が診断しよ
うとするメモリ２２に対して所定の診断データ例えば“
１１・・・１°および“００・・・０”を夫々書き込ん
だ後、次に読み出してファームウェアあるいはソフトを
用いて書き込んだデータと、読み出したデータとを夫々
比較して診断を行っていた。このため、メモリ２２の全
ての領域について診断を行うには、全てのアドレスに対
して読み書き２回づつの合計４回のアクセスを少なくと
も行っていた。
イクロプロセッサなどのデータ処理回路２１が診断しよ
うとするメモリ２２に対して所定の診断データ例えば“
１１・・・１°および“００・・・０”を夫々書き込ん
だ後、次に読み出してファームウェアあるいはソフトを
用いて書き込んだデータと、読み出したデータとを夫々
比較して診断を行っていた。このため、メモリ２２の全
ての領域について診断を行うには、全てのアドレスに対
して読み書き２回づつの合計４回のアクセスを少なくと
も行っていた。
従来のメモリの診断試験は、読み書き２回づつの計４回
、全てのアドレスに対して少なくともアクセスを行う必
要があり、画像メモリなどのような大容量のメモリの診
断試験を行うには、長時間を要してしまうという問題点
があった。このため、大容量メモリにおける診断試験時
間を短縮することが要望されている。
、全てのアドレスに対して少なくともアクセスを行う必
要があり、画像メモリなどのような大容量のメモリの診
断試験を行うには、長時間を要してしまうという問題点
があった。このため、大容量メモリにおける診断試験時
間を短縮することが要望されている。
本発明は、前記問題点を解決するために、データ処理回
路１とメモリ２との間に診断データを一時的に保持する
レジスタ３を配置し、メモリ２からデータを読み出した
直後に診断補助制御回路４からの制？７１１信号に基づ
いて上記レジスタ３に保持されている診断データを当該
メモリ２に書き込むようにしている。
路１とメモリ２との間に診断データを一時的に保持する
レジスタ３を配置し、メモリ２からデータを読み出した
直後に診断補助制御回路４からの制？７１１信号に基づ
いて上記レジスタ３に保持されている診断データを当該
メモリ２に書き込むようにしている。
第１図は本発明の原理構成図を示す。図中データ処理回
路１は、マイクロプロセッサなどであって、データを処
理などするものである。
路１は、マイクロプロセッサなどであって、データを処
理などするものである。
メモリ２は、データを記憶するものであって、診断の対
象となっているものである。
象となっているものである。
レジスタ３は、メモリ２に書き込むべき診断データを一
時的に保持するものである。
時的に保持するものである。
診断補助制御回路４は、メモリ２からデータが読み出さ
れた直後にレジスタ３に保持されている診断データをメ
モリ２に書き込むよう制御するものである。
れた直後にレジスタ３に保持されている診断データをメ
モリ２に書き込むよう制御するものである。
次に動作を説明する。
第１図において、第１に、データ処理回路１は診断デー
タをバスおよびレジスタ３を介してメモ＋７２の全領域
に対して順次書き込む（Ｎ回のアクセス）。第２に、デ
ータ処理回路１は次に書き込む診断データを１度だけレ
ジスタ３に格納した後、メモリ２の全領域からデータを
順次読み出す（（Ｎ＋１）回のアクセス）。この時、メ
モリ２からデータが読み出された直後に診断補助制御回
路４によってレジスタ３に保持されている異なる診断デ
ータがメモリ２に書き込まれる。第３に、データ処理回
路１は、メモリ２の全領域から診断データを読み出すく
Ｎ回のアクセス）。
タをバスおよびレジスタ３を介してメモ＋７２の全領域
に対して順次書き込む（Ｎ回のアクセス）。第２に、デ
ータ処理回路１は次に書き込む診断データを１度だけレ
ジスタ３に格納した後、メモリ２の全領域からデータを
順次読み出す（（Ｎ＋１）回のアクセス）。この時、メ
モリ２からデータが読み出された直後に診断補助制御回
路４によってレジスタ３に保持されている異なる診断デ
ータがメモリ２に書き込まれる。第３に、データ処理回
路１は、メモリ２の全領域から診断データを読み出すく
Ｎ回のアクセス）。
以上のように、本発明は、第２のステップでメモリ２か
らデータを読み出した直後に診断データを書き込むとい
う２つのアクセス行為を１サイクル中で行うことにより
、データ処理回路１がメモリ２をアクセスする回数を滅
して短時間にメモリ診断試験を行うことを可能にしてい
る。
らデータを読み出した直後に診断データを書き込むとい
う２つのアクセス行為を１サイクル中で行うことにより
、データ処理回路１がメモリ２をアクセスする回数を滅
して短時間にメモリ診断試験を行うことを可能にしてい
る。
次に、第２（２１ないし第４回を用いて本発明の１実施
例の構成および動作を詳細に説明する。
例の構成および動作を詳細に説明する。
第２図において、図中診断補助制御回路４は、４１ない
し４４から構成されている。レジスタ４１はメモリ２を
アクセスするアドレスを保持するもの、遅延回路４２は
ＲＥＡＤ信号１０１の終了後にメモリ２への占き込みに
必要な遅延時間幅を持つＲＥＡＤ遅延信号１０２を生成
して出力するもの、ＯＲ回路４３はこのＲＥＡＤ遅延信
号１０２およびＷＲＩＴＥ信号１０３の論理和を生成し
てＷＲＩＴＥ信号１０４を出力するもの、ＯＲ回路４４
は読み出し時および書き込み時の両者の時にＡＤＨＢＳ
Ｓ信号をレジスタ４１に保持させる信号を生成して出力
するものである。
し４４から構成されている。レジスタ４１はメモリ２を
アクセスするアドレスを保持するもの、遅延回路４２は
ＲＥＡＤ信号１０１の終了後にメモリ２への占き込みに
必要な遅延時間幅を持つＲＥＡＤ遅延信号１０２を生成
して出力するもの、ＯＲ回路４３はこのＲＥＡＤ遅延信
号１０２およびＷＲＩＴＥ信号１０３の論理和を生成し
てＷＲＩＴＥ信号１０４を出力するもの、ＯＲ回路４４
は読み出し時および書き込み時の両者の時にＡＤＨＢＳ
Ｓ信号をレジスタ４１に保持させる信号を生成して出力
するものである。
レジスタ３は、ＤＡＴＡ即ちメモリ２に書き込む診断デ
ータを保持するものである。
ータを保持するものである。
メモリ２は、診断試験の対象となっているもの 、で
ある。
ある。
次に、第３図を用いて第２図構成の動作を詳細に説明す
る。
る。
図中■は、ＭＰ（Ｊ （データ処理回路１）からメモリ
２ヘアドレスおよびデータを供給する状態を示す。
２ヘアドレスおよびデータを供給する状態を示す。
図中■は、メモリ２へ書き込みを行う状態を示す。これ
は、書き込みを行うためのＷＲＩＴＥ信号１０３が有効
になった時に、ＤＡＴＡ （診断データ）がレジスタ３
へ書き込まれかつＡＤＤＲＥＳＳ信号がレジスタ４１へ
書き込まれると同時に、両者の出力がメモリ２に夫々送
出され当該メモリ２にも書き込まれることを意味してい
る。ＷＲ［ＴＢ信号１０３が無効になった時点で、レジ
スタ３およびレジスタ４１への書き込みが中止される。
は、書き込みを行うためのＷＲＩＴＥ信号１０３が有効
になった時に、ＤＡＴＡ （診断データ）がレジスタ３
へ書き込まれかつＡＤＤＲＥＳＳ信号がレジスタ４１へ
書き込まれると同時に、両者の出力がメモリ２に夫々送
出され当該メモリ２にも書き込まれることを意味してい
る。ＷＲ［ＴＢ信号１０３が無効になった時点で、レジ
スタ３およびレジスタ４１への書き込みが中止される。
図中■は、Ｎ回国中■および■の動作を繰り返してメモ
リ２の全ての領域に対して診断データの書き込みを行っ
たか否かを判別する状態を示す。
リ２の全ての領域に対して診断データの書き込みを行っ
たか否かを判別する状態を示す。
ＹＥＳの場合には、図中■以下を実行する。ＮＯの場合
には、図中■および■を繰り返し実行する。
には、図中■および■を繰り返し実行する。
図中■は、ＭＰｔＪからメモリ２へ１ワードの次の診断
データの書き込みを行う状態を示す。これにより、次に
書き込むべき診断データがレジスタ３に書き込まれる。
データの書き込みを行う状態を示す。これにより、次に
書き込むべき診断データがレジスタ３に書き込まれる。
図中■は、ＭＰＵからメモリ２ヘアドレスおよびリード
信号を供給する状態を示す。
信号を供給する状態を示す。
図中■は、メ、モリ２の読み出しを行う状態を示す。こ
れは、読み出しを行うためのＲＥＡＤ信号１０１が有効
になった時に、ＡＤＤＲＥＳＳ信号がレジスタ４１へ書
き込まれると同時に、その出力がメモリ２に送出され当
該メモリ２からＤＡＴＡが読み出され、ＭＰＵに送出さ
れることを意味している。そして、ＲＥＡＤ信号１０１
が無効になった後、遅延回路４２によって第４図に示す
ようにＲＥＡＤ遅延信号１０２が有効になり、ＯＲ回路
４３を介してメモリにＷＲＩＴＥ信号１０４が供給され
、レジスタ４１に保持されているアドレスに対してレジ
スタ３に保持されている診断データがメモリ２に書き込
まれる。この診断データのメモリ２への書き込みは、Ｍ
ＰＵからは無関係に診断補助制御回路４の制御のもとで
書き込まれるものであり、ＭＰｔＪから見れば、−回の
読み出し動作で同時に読み出しおよび次の診断データの
書き込みを行うことができ、メモリアクセスの回数を減
らすことができる。
れは、読み出しを行うためのＲＥＡＤ信号１０１が有効
になった時に、ＡＤＤＲＥＳＳ信号がレジスタ４１へ書
き込まれると同時に、その出力がメモリ２に送出され当
該メモリ２からＤＡＴＡが読み出され、ＭＰＵに送出さ
れることを意味している。そして、ＲＥＡＤ信号１０１
が無効になった後、遅延回路４２によって第４図に示す
ようにＲＥＡＤ遅延信号１０２が有効になり、ＯＲ回路
４３を介してメモリにＷＲＩＴＥ信号１０４が供給され
、レジスタ４１に保持されているアドレスに対してレジ
スタ３に保持されている診断データがメモリ２に書き込
まれる。この診断データのメモリ２への書き込みは、Ｍ
ＰＵからは無関係に診断補助制御回路４の制御のもとで
書き込まれるものであり、ＭＰｔＪから見れば、−回の
読み出し動作で同時に読み出しおよび次の診断データの
書き込みを行うことができ、メモリアクセスの回数を減
らすことができる。
図中■は、Ｎ同図中■および■の動作を繰り返してメモ
リ２の全ての領域からデータを読み出しおよび全ての領
域へ新たな診断データの書き込みを行ったか否かを判別
する状態を示す、ＹＥＳの場合には、図中■以下を実行
する。ＮＯの場合には、図中■および■を繰り返し実行
する。
リ２の全ての領域からデータを読み出しおよび全ての領
域へ新たな診断データの書き込みを行ったか否かを判別
する状態を示す、ＹＥＳの場合には、図中■以下を実行
する。ＮＯの場合には、図中■および■を繰り返し実行
する。
図中■は、ＭＰＵからメモリ２ヘアドレスおよびリード
信号を供給する状態を示す。
信号を供給する状態を示す。
図中■は、メモリ２の読み出しを行う状態を示す、これ
は、メモリ２からデータを読み出してＭＰＵに送出する
ことを意味している。尚、図中■で説明したと同様にメ
モリ２に対して読み出しおよび書き込み動作を行うよう
にしてもよい。
は、メモリ２からデータを読み出してＭＰＵに送出する
ことを意味している。尚、図中■で説明したと同様にメ
モリ２に対して読み出しおよび書き込み動作を行うよう
にしてもよい。
図中０は、Ｎ同図中■および■の動作を繰り返してメモ
リ２の全ての領域からデータを読み出したか否かを判別
する状態を示す、ＹＥＳの場合は終了する。ＮＯの場合
は図中■および■を繰り返し実行する。
リ２の全ての領域からデータを読み出したか否かを判別
する状態を示す、ＹＥＳの場合は終了する。ＮＯの場合
は図中■および■を繰り返し実行する。
以上のように、図中■ないし■に示す第２回目の動作に
おいて、メモリ２からデータを読み出す動作と、レジス
タ３に保持されている新たな診断データをメモリ２に書
き込む動作とを同しサイクル中で行わせることにより、
ＭＰＵからメモリ２に対するアクセス回数を減らすこと
が可能となる。
おいて、メモリ２からデータを読み出す動作と、レジス
タ３に保持されている新たな診断データをメモリ２に書
き込む動作とを同しサイクル中で行わせることにより、
ＭＰＵからメモリ２に対するアクセス回数を減らすこと
が可能となる。
以上説明したように、本発明によれば、データ処理回路
とメモリとの間にレジスタおよび診断補助制御回路を配
置し、メモリからデータを読み出した直後に上記レジス
タに保持されている診断データをメモリに自動的に書き
込むよう制御する構成を採用しているため、データ処理
回路から見たメモリへのアクセス回数を減らして診断時
間の短縮をはかることができる。更に、メモリへのアク
セス回数を減少させたことにより、当該メモリを診断す
るためのファームウェアのグイナミノクステンプも減ら
すことが可能となり、この面からも更に診断時間を短縮
することができる。
とメモリとの間にレジスタおよび診断補助制御回路を配
置し、メモリからデータを読み出した直後に上記レジス
タに保持されている診断データをメモリに自動的に書き
込むよう制御する構成を採用しているため、データ処理
回路から見たメモリへのアクセス回数を減らして診断時
間の短縮をはかることができる。更に、メモリへのアク
セス回数を減少させたことにより、当該メモリを診断す
るためのファームウェアのグイナミノクステンプも減ら
すことが可能となり、この面からも更に診断時間を短縮
することができる。
第１図は本発明の原理構成図、第２図は本発明の１実施
例構成図、第３図は本発明の動作説明フローチャート、
第４図は本発明の動作説明図、第５図は従来回路の原理
構成図を示す。 図中、１はデータ処理回路（ＭＰＵ） 、２はメモリ、
３．４１はレジスタ、４は診断補助制御回路、４２は遅
延回路を表す。
例構成図、第３図は本発明の動作説明フローチャート、
第４図は本発明の動作説明図、第５図は従来回路の原理
構成図を示す。 図中、１はデータ処理回路（ＭＰＵ） 、２はメモリ、
３．４１はレジスタ、４は診断補助制御回路、４２は遅
延回路を表す。
Claims (1)
- 【特許請求の範囲】 メモリの診断を行い得るよう構成したメモリ診断補助回
路において、 データ処理回路（１）とメモリ（２）との間に配置し、
当該メモリ（２）に書き込む診断データを一時的に保持
するレジスタ（３）と、 メモリ（２）からデータを読み出した直後に上記レジス
タ（３）に保持されている診断データを当該メモリ（２
）に書き込む診断補助制御回路（４）とを備え、メモリ
（２）に対して診断データの書き込みおよび読み出しを
行ってメモリの診断を行い得るよう構成したことを特徴
とするメモリ診断補助回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301314A JPS63155347A (ja) | 1986-12-19 | 1986-12-19 | メモリ診断補助回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301314A JPS63155347A (ja) | 1986-12-19 | 1986-12-19 | メモリ診断補助回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63155347A true JPS63155347A (ja) | 1988-06-28 |
Family
ID=17895359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61301314A Pending JPS63155347A (ja) | 1986-12-19 | 1986-12-19 | メモリ診断補助回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016045855A (ja) * | 2014-08-26 | 2016-04-04 | Ｎｅｃエンベデッドプロダクツ株式会社 | メモリ検査用制御装置、メモリ検査システム、メモリ検査方法及びプログラム |
-
1986
- 1986-12-19 JP JP61301314A patent/JPS63155347A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016045855A (ja) * | 2014-08-26 | 2016-04-04 | Ｎｅｃエンベデッドプロダクツ株式会社 | メモリ検査用制御装置、メモリ検査システム、メモリ検査方法及びプログラム |
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