JPS6010368A - アドレス変換バツフア制御方式 - Google Patents
アドレス変換バツフア制御方式Info
- Publication number
- JPS6010368A JPS6010368A JP58119015A JP11901583A JPS6010368A JP S6010368 A JPS6010368 A JP S6010368A JP 58119015 A JP58119015 A JP 58119015A JP 11901583 A JP11901583 A JP 11901583A JP S6010368 A JPS6010368 A JP S6010368A
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- JP
- Japan
- Prior art keywords
- memory
- address
- tlb
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- real
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は情報処理装置の制御に関するもので、論理アド
レスから実アドレスへの変換の高速化のため設けられた
バッファメモＩＪ （ＴＬＢ）の制御に係るものである
。
レスから実アドレスへの変換の高速化のため設けられた
バッファメモＩＪ （ＴＬＢ）の制御に係るものである
。
（２） 従来技術と問題点
論理アドレスによるプログラミングが許容される情報処
理装置においては変換モードの場合主記憶上に展開した
アドレス変換テーブルから得た値と論理アドレスの下位
の値を用いて実アドレスへの変換が行なわれる。そして
主記憶にアクセスする度にアドレスの変換処理を行なわ
なければならない。そのためこれらのアドレス変換に要
する時間を短縮するため、アクセスタイムの速い素子で
作られた／（７７７メモ！Ｊ （ＴＬＢ）を内蔵して、
これに、その時点でのアクセス頻度の高い領域の論理ア
ドレスを実アドレスとの対応表にして格納しておき、主
記憶へのアクセスに際しては、まず前記バックアメモリ
にアクセスして該当する論理アドレスの領域が存在すれ
ばこれによシ直ちに実アドレスを算出し、また、求める
論理アドレスの領域が存在しないときは、前記主記憶上
のアドレス変換テーブルを参照してアドレス変換を行な
うと共に、該アドレス変換テーブルの該当する部分をバ
ッファメモリ（ＴＬＢ）に書き込んでおくと云う方式を
採ることが多い。
理装置においては変換モードの場合主記憶上に展開した
アドレス変換テーブルから得た値と論理アドレスの下位
の値を用いて実アドレスへの変換が行なわれる。そして
主記憶にアクセスする度にアドレスの変換処理を行なわ
なければならない。そのためこれらのアドレス変換に要
する時間を短縮するため、アクセスタイムの速い素子で
作られた／（７７７メモ！Ｊ （ＴＬＢ）を内蔵して、
これに、その時点でのアクセス頻度の高い領域の論理ア
ドレスを実アドレスとの対応表にして格納しておき、主
記憶へのアクセスに際しては、まず前記バックアメモリ
にアクセスして該当する論理アドレスの領域が存在すれ
ばこれによシ直ちに実アドレスを算出し、また、求める
論理アドレスの領域が存在しないときは、前記主記憶上
のアドレス変換テーブルを参照してアドレス変換を行な
うと共に、該アドレス変換テーブルの該当する部分をバ
ッファメモリ（ＴＬＢ）に書き込んでおくと云う方式を
採ることが多い。
この様な方式では、システム制御上の理由などで、制御
プログラム（Ｏ８）によシ上記憶上のアドレス変換テー
ブルの内容の一部が変更されて、論理アドレスと実アド
レスの対応が変ったときには、すてにＴＬＢに書き込ま
れている内容を調べて該当するアドレスがあればこれを
無効にして誤ったアドレスによるアクセスを防止しなけ
ればならない。
プログラム（Ｏ８）によシ上記憶上のアドレス変換テー
ブルの内容の一部が変更されて、論理アドレスと実アド
レスの対応が変ったときには、すてにＴＬＢに書き込ま
れている内容を調べて該当するアドレスがあればこれを
無効にして誤ったアドレスによるアクセスを防止しなけ
ればならない。
そのため、無効化すべき実アドレスが生じたとき、該実
アドレスを格納する専用のレジスタを設けておいて、Ｔ
ＬＢの各エントリから読み出した実アドレスと前記レジ
スタの内容を比較して、それが一致するとき該当するエ
ントリに無効表示をすると云う制御が行なわれている。
アドレスを格納する専用のレジスタを設けておいて、Ｔ
ＬＢの各エントリから読み出した実アドレスと前記レジ
スタの内容を比較して、それが一致するとき該当するエ
ントリに無効表示をすると云う制御が行なわれている。
従来、回路製作上、無効化すべき実アドレスを格納する
レジスタを設けるときその配線の本数が多い（例えば５
２本以上）ため回路が複雑となる問題点があったっその
ため、骸レジスタを設けず、主記憶にアクセスするとき
、その実アドレスを格納するためのメモリアドレスレジ
スタを兼用する方法が採られることがある。
レジスタを設けるときその配線の本数が多い（例えば５
２本以上）ため回路が複雑となる問題点があったっその
ため、骸レジスタを設けず、主記憶にアクセスするとき
、その実アドレスを格納するためのメモリアドレスレジ
スタを兼用する方法が採られることがある。
一方、中、小規模の情報処理装置においては、転送装置
から主記憶へのアクセスを情報処理装置を経由してサイ
クルスチールによって行なう方式のものがあり、この場
合は、転送装置がアクセスする主記憶の実アドレスを情
報処理装置のメモリアドレスレジスタに格納する。（−
転送装置はＴＬＢを使わないで実アドレスでアクセスす
る）この場合、転送装置は、情報処理装置の制御とは非
同期的に動作し、転送装置からのアクセス要求は、あま
９遅らすことができないのでＴＬＢの無効処理中にも転
送装置のアクセス要求を処理することがあり、この場合
レジスタを兼用しているとメモリアドレスレジスタに格
納された転送装置がアクセスするための実アドレスが無
効アドレスと誤認されて不都合を生ずると云う欠点があ
るのでＴＬＢの無効処理を行なうために実アドレスを格
納するレジスタとメモリアドレスレジスタとを兼用する
ことは出来なかった。
から主記憶へのアクセスを情報処理装置を経由してサイ
クルスチールによって行なう方式のものがあり、この場
合は、転送装置がアクセスする主記憶の実アドレスを情
報処理装置のメモリアドレスレジスタに格納する。（−
転送装置はＴＬＢを使わないで実アドレスでアクセスす
る）この場合、転送装置は、情報処理装置の制御とは非
同期的に動作し、転送装置からのアクセス要求は、あま
９遅らすことができないのでＴＬＢの無効処理中にも転
送装置のアクセス要求を処理することがあり、この場合
レジスタを兼用しているとメモリアドレスレジスタに格
納された転送装置がアクセスするための実アドレスが無
効アドレスと誤認されて不都合を生ずると云う欠点があ
るのでＴＬＢの無効処理を行なうために実アドレスを格
納するレジスタとメモリアドレスレジスタとを兼用する
ことは出来なかった。
（３） 発明の目的
本発明は転送装置の主記憶へのアクセスを情報処理装置
を経由して行なう方式であって、論理アドレスの実アド
レスへの変換を高速で行なうためのＴＬＢを有する情報
処理装置において、該ＴＬＢの内容の部分的な無効処理
（パージ）を行なう際、無効処理の対象となる実アドレ
スを格納すべきレジスタを、メモリアドレスレジスタと
共通にすることが可能であるような、単純な回路構成の
装置を提供することを目的としている。
を経由して行なう方式であって、論理アドレスの実アド
レスへの変換を高速で行なうためのＴＬＢを有する情報
処理装置において、該ＴＬＢの内容の部分的な無効処理
（パージ）を行なう際、無効処理の対象となる実アドレ
スを格納すべきレジスタを、メモリアドレスレジスタと
共通にすることが可能であるような、単純な回路構成の
装置を提供することを目的としている。
（４） 発明の構成
そしてこの目的は本発明によれば特許請求の範囲に記載
のとおシ、論理アドレスを主記憶上の実アドレスに変換
するための対応表の一部を内蔵するバッファメモリに書
き込んでおいて、主記憶へのアクセスに際し該バッファ
メモリを参照して実アドレスを得る方式であって、かつ
転送装置の主記憶へのアクセスをサイクルスチールによ
って処理するような情報処理装置において、すでに前記
バッファメモリに書き込んである一部の実アドレスが無
効になったとき、該無効実アドレスを、主記憶にアクセ
スする際アクセス先の実アドレスを格納するためのメモ
リアドレスレジスタに格納して、該メモリアドレスレジ
スタの出力とバッファメモリから出力された実アドレス
を比較して一致したとき該当するノ（ソファメモリの情
報を無効化する処理を行なうと共に、該処理中であって
、かつ情報処理装置が、転送装置の主記憶へのアクセス
を処理中であるとき前記バッファメモリの動作を停止す
ることを特徴とするアドレス変換）くツファ制御方式に
よシ達成される。
のとおシ、論理アドレスを主記憶上の実アドレスに変換
するための対応表の一部を内蔵するバッファメモリに書
き込んでおいて、主記憶へのアクセスに際し該バッファ
メモリを参照して実アドレスを得る方式であって、かつ
転送装置の主記憶へのアクセスをサイクルスチールによ
って処理するような情報処理装置において、すでに前記
バッファメモリに書き込んである一部の実アドレスが無
効になったとき、該無効実アドレスを、主記憶にアクセ
スする際アクセス先の実アドレスを格納するためのメモ
リアドレスレジスタに格納して、該メモリアドレスレジ
スタの出力とバッファメモリから出力された実アドレス
を比較して一致したとき該当するノ（ソファメモリの情
報を無効化する処理を行なうと共に、該処理中であって
、かつ情報処理装置が、転送装置の主記憶へのアクセス
を処理中であるとき前記バッファメモリの動作を停止す
ることを特徴とするアドレス変換）くツファ制御方式に
よシ達成される。
（５） 発明の実施例
第１図は本発明の１実施例のブロック図であって、１は
論理アドレスレジスタ、２はＴＩ、Ｂ％３はＴＬＢクロ
ック制御回路、４はＴＬＢ制御回路、５は比較回路、６
．７は７リツプフロツプ＼ ８はアンド回路、９はメモ
リアクセス制御回路、１０はメモリアトレースレジスタ
、１１は主記憶を示している。７リツブフロツプ６はＴ
ＬＢの部分的ノく一ジ中であることを表示する信号を保
持するものであり、フリップフロップ７は転送装置が主
記憶にアクセス中であることを表示する信号を保持する
ものである。メモリアドレスレジスタ１０は、情報処理
装置および転送装置が主記憶にアクセスする際、アクセ
スすべき実アドレスが格納されるが、また無効になった
実アドレスが生じたとき該実アドレスを格納して、ＴＬ
Ｂのエントリの無効処理を行なう際にも使用される。
論理アドレスレジスタ、２はＴＩ、Ｂ％３はＴＬＢクロ
ック制御回路、４はＴＬＢ制御回路、５は比較回路、６
．７は７リツプフロツプ＼ ８はアンド回路、９はメモ
リアクセス制御回路、１０はメモリアトレースレジスタ
、１１は主記憶を示している。７リツブフロツプ６はＴ
ＬＢの部分的ノく一ジ中であることを表示する信号を保
持するものであり、フリップフロップ７は転送装置が主
記憶にアクセス中であることを表示する信号を保持する
ものである。メモリアドレスレジスタ１０は、情報処理
装置および転送装置が主記憶にアクセスする際、アクセ
スすべき実アドレスが格納されるが、また無効になった
実アドレスが生じたとき該実アドレスを格納して、ＴＬ
Ｂのエントリの無効処理を行なう際にも使用される。
すなわち、無効の実アドレスが生じたとき該実アドレス
は、メモリレジスタ１０に格納されこれが、次々と読み
出されるＴＬＢの出力の実アドレスと比較回路５によっ
て比較されて、それが一致したとき、ＴＬＢ制御回路４
によって該当するエントリに無効表示がな −される。
は、メモリレジスタ１０に格納されこれが、次々と読み
出されるＴＬＢの出力の実アドレスと比較回路５によっ
て比較されて、それが一致したとき、ＴＬＢ制御回路４
によって該当するエントリに無効表示がな −される。
そしてこれらの処理を行なっている間、クリップ７０ツ
ブ６の出力が気１Ｎとなっている。そのとき転送装置が
主記憶にアクセスする条件を生ずると、メモリアクセス
制御回路９の出力でフリップフロップ７がセットされて
気１〃を出力し、同時にアクセス先の実アドレスがメモ
リアドレスレジスタ１０にセットされる。このときアン
ド回路８はクリップフロップ６とフリップフロップ７の
両川力を受けてＮ１〃を出力し、これによりＴＬＢクロ
ック制御回路３がＴＬＢ制御用のクロックを停止する。
ブ６の出力が気１Ｎとなっている。そのとき転送装置が
主記憶にアクセスする条件を生ずると、メモリアクセス
制御回路９の出力でフリップフロップ７がセットされて
気１〃を出力し、同時にアクセス先の実アドレスがメモ
リアドレスレジスタ１０にセットされる。このときアン
ド回路８はクリップフロップ６とフリップフロップ７の
両川力を受けてＮ１〃を出力し、これによりＴＬＢクロ
ック制御回路３がＴＬＢ制御用のクロックを停止する。
転送装置の主記憶へのアクセスが終了すると再びメモリ
アドレスレジスタ１０に無効の実アドレスが格納され、
ＴＬＢ制御用のクロックが発進してＴＬＢエントリの無
効処理が再開される。
アドレスレジスタ１０に無効の実アドレスが格納され、
ＴＬＢ制御用のクロックが発進してＴＬＢエントリの無
効処理が再開される。
このように本実施例では、メモリアドレスレジスタ１０
を、ＴＬＢ二ントントリ効処理に際して使用する無効実
アドレス格納用レジスタと兼用しているが、転送装置か
ら主記憶へのアクセスのため、アクセス先の実アドレス
がメモリアドレスレジスタ１０に格納されたときは、Ｔ
ＬＢ制御用のクロックを停止するので、該実アドレスが
無効実アドレスと誤認されて不都合を生ずることはない
。転送装置が主記憶へアクセス中であってもフリップ７
０ツブ６とフリップフロップ７が共にセットされた条件
以外では、ＴＬＢは通常のアドレス変換やＴＬＢの全エ
ントリを無効化するなどの処理を実行することが可能で
あるので、情報処理装置の性能が低下することはない。
を、ＴＬＢ二ントントリ効処理に際して使用する無効実
アドレス格納用レジスタと兼用しているが、転送装置か
ら主記憶へのアクセスのため、アクセス先の実アドレス
がメモリアドレスレジスタ１０に格納されたときは、Ｔ
ＬＢ制御用のクロックを停止するので、該実アドレスが
無効実アドレスと誤認されて不都合を生ずることはない
。転送装置が主記憶へアクセス中であってもフリップ７
０ツブ６とフリップフロップ７が共にセットされた条件
以外では、ＴＬＢは通常のアドレス変換やＴＬＢの全エ
ントリを無効化するなどの処理を実行することが可能で
あるので、情報処理装置の性能が低下することはない。
（６）発明の効果
以上詳細に説明したように本発明の方式によれば転送装
置から主記憶へのアクセス制御を分担し、またＴＬＢを
内蔵する情報処理装置において、ＴＬＢの部分的無効化
処理を行なう際使用する無効にすべき実アドレスを格納
するレジスタを、メモリアドレスレジスタと兼用するこ
とが出来るから、・・−ドウエア量の少ない簡単な回路
構成の集積回路を構成出来るので、効果は大である。
置から主記憶へのアクセス制御を分担し、またＴＬＢを
内蔵する情報処理装置において、ＴＬＢの部分的無効化
処理を行なう際使用する無効にすべき実アドレスを格納
するレジスタを、メモリアドレスレジスタと兼用するこ
とが出来るから、・・−ドウエア量の少ない簡単な回路
構成の集積回路を構成出来るので、効果は大である。
第１図は本発明の１実施例のブロック図である。
Claims (1)
- 論理アドレスを主記憶上の実アドレスに変換するための
対応表の一部を内蔵するバックアメモリに書き込んでお
いて、主記憶へのアクセスに際し該バックアメモリを参
照して実アドレスを得る方式であって、かつ転送装置の
主記憶へのアクセスをサイクルスチールによって処理す
るような情報処理装置において、すでに前記バッファメ
モリに書き込んである一部の実アドレスが無効になった
とき、該無効実アドレスを、主記憶にアクセスする際ア
クセス先の実アドレスを格納するためのメモリアドレス
レジスタに格納して、該メモリアドレスレジスタの出力
とバッファメモリから出力された実アドレスを比較して
一致したとき該当するバックアメモリの情報を無効化す
る処理を行なうと共に、該処理中てあって、かつ情報処
理装置が、転送装置の主記憶へのアクセスを処理中であ
るとき前記バッファメモリの動作を停止す右ことを特徴
とするアドレス変換バッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119015A JPS6010368A (ja) | 1983-06-30 | 1983-06-30 | アドレス変換バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119015A JPS6010368A (ja) | 1983-06-30 | 1983-06-30 | アドレス変換バツフア制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010368A true JPS6010368A (ja) | 1985-01-19 |
| JPS6141023B2 JPS6141023B2 (ja) | 1986-09-12 |
Family
ID=14750872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119015A Granted JPS6010368A (ja) | 1983-06-30 | 1983-06-30 | アドレス変換バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010368A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0249096A (ja) * | 1988-08-11 | 1990-02-19 | Maruwa Bussan Kk | 合成潤滑剤 |
| US5512373A (en) * | 1993-03-09 | 1996-04-30 | Tdk Corporation | Magnetic recording medium |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715776Y2 (ja) * | 1988-11-14 | 1995-04-12 | 河西工業株式会社 | 自動車用ドアトリム |
-
1983
- 1983-06-30 JP JP58119015A patent/JPS6010368A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0249096A (ja) * | 1988-08-11 | 1990-02-19 | Maruwa Bussan Kk | 合成潤滑剤 |
| JPH0547599B2 (ja) * | 1988-08-11 | 1993-07-19 | Maruwa Butsusan Kk | |
| US5512373A (en) * | 1993-03-09 | 1996-04-30 | Tdk Corporation | Magnetic recording medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6141023B2 (ja) | 1986-09-12 |
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