JPH04106647A - メモリ診断方式 - Google Patents
メモリ診断方式Info
- Publication number
- JPH04106647A JPH04106647A JP2224893A JP22489390A JPH04106647A JP H04106647 A JPH04106647 A JP H04106647A JP 2224893 A JP2224893 A JP 2224893A JP 22489390 A JP22489390 A JP 22489390A JP H04106647 A JPH04106647 A JP H04106647A
- Authority
- JP
- Japan
- Prior art keywords
- address
- error
- control memory
- circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 10
- 238000003745 diagnosis Methods 0.000 claims description 8
- 238000002405 diagnostic procedure Methods 0.000 claims description 6
- 230000010365 information processing Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置におけるメモリ診断方式〔従来の
技術〕 従来、この種のメモリ診断方式は、装置立上げ時に各ア
ドレスに対して書込み及び読出しを行うことによってエ
ラーチェックし、もし１ワードでもエラーがあればハー
ドウェアエラーとしてシステムタウンとなるというもの
てあった。
技術〕 従来、この種のメモリ診断方式は、装置立上げ時に各ア
ドレスに対して書込み及び読出しを行うことによってエ
ラーチェックし、もし１ワードでもエラーがあればハー
ドウェアエラーとしてシステムタウンとなるというもの
てあった。
上述した従来のメモリ診断方式は、エラーチェックした
とき１ワードでもエラーかあると、ハードウェアエラー
によるシステムダウンとなり、エラ一対象ハードウェア
を交換するまではシステム立上げがてきないという欠点
がある。
とき１ワードでもエラーかあると、ハードウェアエラー
によるシステムダウンとなり、エラ一対象ハードウェア
を交換するまではシステム立上げがてきないという欠点
がある。
本発明のメモリ診断方式は、マイクロプログラムを格納
する制御記憶を用いた情報処理装置のメモリ診断方式に
おいて、前記制御記憶は通常マイクロプログラムが格納
されている通常使用エリアとエラー発生時に前記通常使
用エリアの代替として使用する代替エリアとから成り、
前記制御記憶に対するアドレス・リソースを選択し供給
するアドレスセレクタと、前記制御記憶からの読出し時
のエラーを検出するエラーチェック回路と、エラー発生
時の制御記憶アドレスを登録しておくエラーアドレス登
録レジスタと、このエラーアドレス登録レジスタに登録
された値と制御記憶アクセス時の制御記憶アドレスの値
とを比較するアドレス比較回路と、このアドレス比較回
路により前記エラー登録レジスタの値と制御記憶アドレ
スの値とが一致した場合にこの制御記憶アドレスに代わ
り前記制御記憶中の前記代替エリアをアドレスするよう
にアドレスを変換するアドレス変換回路とを備え、前記
制御記憶診断時にエラーのあったアドレスを前記エラー
アドレス登録レジスタに格納し、このエラーアドレスへ
のアクセスが再度発生した時には前記アドレス変換回路
により変換された代替アドレスへ切り換えてエラーアド
レスでのアクセスを行うことを特徴とする。
する制御記憶を用いた情報処理装置のメモリ診断方式に
おいて、前記制御記憶は通常マイクロプログラムが格納
されている通常使用エリアとエラー発生時に前記通常使
用エリアの代替として使用する代替エリアとから成り、
前記制御記憶に対するアドレス・リソースを選択し供給
するアドレスセレクタと、前記制御記憶からの読出し時
のエラーを検出するエラーチェック回路と、エラー発生
時の制御記憶アドレスを登録しておくエラーアドレス登
録レジスタと、このエラーアドレス登録レジスタに登録
された値と制御記憶アクセス時の制御記憶アドレスの値
とを比較するアドレス比較回路と、このアドレス比較回
路により前記エラー登録レジスタの値と制御記憶アドレ
スの値とが一致した場合にこの制御記憶アドレスに代わ
り前記制御記憶中の前記代替エリアをアドレスするよう
にアドレスを変換するアドレス変換回路とを備え、前記
制御記憶診断時にエラーのあったアドレスを前記エラー
アドレス登録レジスタに格納し、このエラーアドレスへ
のアクセスが再度発生した時には前記アドレス変換回路
により変換された代替アドレスへ切り換えてエラーアド
レスでのアクセスを行うことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すメモリ診断方式のフロ
ック図である。
ック図である。
制御記憶（以下Ｃ３）１は通常マイクロプログラムか格
納されている通常使用エリア２とＣ８診断によりエラー
となったワードの代替として使用する代替エリア３によ
って構成される。Ｃ３Ｉには選択アドレス線１１が入力
される。選択アドレス線１１は通常Ｃ３Ｉをアクセスす
る際に使用するＣＳアドレス線９とアドレス変換回路５
の出力の代替アドレス線１０とをアドレス比較回路７の
出力の比較一致信号線１４によりアドレスセレクタ４に
よって切り換えられる。
納されている通常使用エリア２とＣ８診断によりエラー
となったワードの代替として使用する代替エリア３によ
って構成される。Ｃ３Ｉには選択アドレス線１１が入力
される。選択アドレス線１１は通常Ｃ３Ｉをアクセスす
る際に使用するＣＳアドレス線９とアドレス変換回路５
の出力の代替アドレス線１０とをアドレス比較回路７の
出力の比較一致信号線１４によりアドレスセレクタ４に
よって切り換えられる。
また、Ｃ３Ｉにはデータ書込み用のＣ８書込みデータ線
１２とデータ読出し用のＣ８読出しデータ線１３が接続
されていて、Ｃ８読出しデータ線１３はＣ８続出し時の
エラーチェックを行うためのエラーチェック回路８の入
力にもなっている。
１２とデータ読出し用のＣ８読出しデータ線１３が接続
されていて、Ｃ８読出しデータ線１３はＣ８続出し時の
エラーチェックを行うためのエラーチェック回路８の入
力にもなっている。
エラーチェック回路８はエラーのあった時点でエラーア
ドレス登録レジスタ６にエラーアドレスとして登録する
。
ドレス登録レジスタ６にエラーアドレスとして登録する
。
次に、本実施例の診断動作について説明する。
Ｃ８１には予めアドレス線９によりアドレスセレクタ４
を通して選択アドレス線１１となるアドレスによって診
断用データがＣ８書込みデータ線１２を介して格納され
ている。
を通して選択アドレス線１１となるアドレスによって診
断用データがＣ８書込みデータ線１２を介して格納され
ている。
診断はＣ３Ｉの読出しにより行われ、Ｃ５Ｉの出力で゛
あるＣ８読出しデータ線１３はエラーチェック回路８の
入力となり、エラーの検出を行う。
あるＣ８読出しデータ線１３はエラーチェック回路８の
入力となり、エラーの検出を行う。
ここでエラーがあれば、エラーチェック回路８の出力に
よりエラー登録レジスタ６にその時の読出しアドレスか
エラーアドレスとして格納される。
よりエラー登録レジスタ６にその時の読出しアドレスか
エラーアドレスとして格納される。
この動作を繰り返し、Ｃ３Ｉの診断は終了する。
次に、Ｃ８Ｉにはマイクロプログラムが埋め込まれる。
マイクロプログラム格納時のアドレスであるＣＳアドレ
ス線９はアドレス比較回路７により常にエラーアドレス
登録レジスタ６の値と比較され、その結果が不一致であ
れは、ｃｓｌ中の通常使用エリア２に書き込まれ、また
比較結果一致の時はＣＳアドレス線９をもとに通常使用
エリア２から代替エリア３をアドレスするようにアドレ
スを変換するアドレス変換回ｉ５の出方に切り換わり、
代替エリア３のアクセスとなる。以下、同じ動作を繰り
返し、マイクロプログラムのＣ３Ｉへの格納を終了する
。
ス線９はアドレス比較回路７により常にエラーアドレス
登録レジスタ６の値と比較され、その結果が不一致であ
れは、ｃｓｌ中の通常使用エリア２に書き込まれ、また
比較結果一致の時はＣＳアドレス線９をもとに通常使用
エリア２から代替エリア３をアドレスするようにアドレ
スを変換するアドレス変換回ｉ５の出方に切り換わり、
代替エリア３のアクセスとなる。以下、同じ動作を繰り
返し、マイクロプログラムのＣ３Ｉへの格納を終了する
。
以上説明したよ、うに本発明は、ＣＳ診断時にエラーの
あったアドレスをエラーアドレス登録レジスタに格納し
ておき、再度エラーアドレスのアクセスが発生した時に
はアドレス変換回路により変換された代替アドレスへの
切換えを行い、エラーアドレスでのアクセスかできるよ
うにしたのて、Ｃ８診断時に特定アドレスで故障が発生
していても、システムダウンになることなくシステム立
上げを行うことができるという効果を有する。
あったアドレスをエラーアドレス登録レジスタに格納し
ておき、再度エラーアドレスのアクセスが発生した時に
はアドレス変換回路により変換された代替アドレスへの
切換えを行い、エラーアドレスでのアクセスかできるよ
うにしたのて、Ｃ８診断時に特定アドレスで故障が発生
していても、システムダウンになることなくシステム立
上げを行うことができるという効果を有する。
一致信号線。
Claims (1)
- マイクロプログラムを格納する制御記憶を用いた情報処
理装置のメモリ診断方式において、前記制御記憶は通常
マイクロプログラムが格納されている通常使用エリアと
エラー発生時に前記通常使用エリアの代替として使用す
る代替エリアとから成り、前記制御記憶に対するアドレ
ス・リソースを選択し供給するアドレスセレクタと、前
記制御記憶からの読出し時のエラーを検出するエラーチ
ェック回路と、エラー発生時の制御記憶アドレスを登録
しておくエラーアドレス登録レジスタと、このエラーア
ドレス登録レジスタに登録された値と制御記憶アクセス
時の制御記憶アドレスの値とを比較するアドレス比較回
路と、このアドレス比較回路により前記エラー登録レジ
スタの値と制御記憶アドレスの値とが一致した場合にこ
の制御記憶アドレスに代わり前記制御記憶中の前記代替
エリアをアドレスするようにアドレスを変換するアドレ
ス変換回路とを備え、前記制御記憶診断時にエラーのあ
ったアドレスを前記エラーアドレス登録レジスタに格納
し、このエラーアドレスへのアクセスが再度発生した時
には前記アドレス変換回路により変換された代替アドレ
スへ切り換えてエラーアドレスでのアクセスを行うこと
を特徴とするメモリ診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224893A JPH04106647A (ja) | 1990-08-27 | 1990-08-27 | メモリ診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224893A JPH04106647A (ja) | 1990-08-27 | 1990-08-27 | メモリ診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04106647A true JPH04106647A (ja) | 1992-04-08 |
Family
ID=16820810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224893A Pending JPH04106647A (ja) | 1990-08-27 | 1990-08-27 | メモリ診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04106647A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6411558B1 (en) | 1998-12-17 | 2002-06-25 | Nec Corporation | Semiconductor device for compensating a failure therein |
-
1990
- 1990-08-27 JP JP2224893A patent/JPH04106647A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6411558B1 (en) | 1998-12-17 | 2002-06-25 | Nec Corporation | Semiconductor device for compensating a failure therein |
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