JPS6218943B2 - - Google Patents
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- Publication number
- JPS6218943B2 JPS6218943B2 JP54114187A JP11418779A JPS6218943B2 JP S6218943 B2 JPS6218943 B2 JP S6218943B2 JP 54114187 A JP54114187 A JP 54114187A JP 11418779 A JP11418779 A JP 11418779A JP S6218943 B2 JPS6218943 B2 JP S6218943B2
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- Japan
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- error
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000015654 memory Effects 0.000 claims description 24
- 230000004044 response Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 10
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明は複数のデバイスを時分割に走査して処
理を行なうデータ処理装置に関する。
理を行なうデータ処理装置に関する。
従来、複数のデバイスを時分割に走査して処理
を行なうデータ処理装置において、複数のデバイ
スで共通にアクセスしているメモリにエラーが発
生すると、エラーが発生した時に処理中であつた
デバイスのアドレスは報告していた。このような
メモリエラーが発生した場合、エラー要因の局小
化のために、まず該エラーがメモリ素子の故障に
よるものかあるいは不当アドレスのアクセスによ
るものかの切り分けを行なう必要がある。ここ
で、不当アドレスとは未定義領域のアドレスのこ
とで、通常、正常な制御データは格納されていな
い。従つて本不当アドレスをアクセスすると該装
置の動作は保証されない。しかるに、従来のデー
タ処理装置は、上記のようにエラー発生時に処理
中のデバイスアドレスを報告するだけであるか
ら、簡単にはエラーの切り分けができず、エラー
を再現させてメモリの入出力の波形を観測して、
エラー解析を行なう方法をとつていた。このた
め、再現性のあるエラーでもエラー要因の追求に
は多くの時間を要していた。またインタミツテン
トエラーの場合は再現性がないため、エラー要因
の推定は困難であつた。そのため部品を交換する
等のエラー再発防止策を施す際の交換範囲が広が
つて、保守性の低下を招いていた。
を行なうデータ処理装置において、複数のデバイ
スで共通にアクセスしているメモリにエラーが発
生すると、エラーが発生した時に処理中であつた
デバイスのアドレスは報告していた。このような
メモリエラーが発生した場合、エラー要因の局小
化のために、まず該エラーがメモリ素子の故障に
よるものかあるいは不当アドレスのアクセスによ
るものかの切り分けを行なう必要がある。ここ
で、不当アドレスとは未定義領域のアドレスのこ
とで、通常、正常な制御データは格納されていな
い。従つて本不当アドレスをアクセスすると該装
置の動作は保証されない。しかるに、従来のデー
タ処理装置は、上記のようにエラー発生時に処理
中のデバイスアドレスを報告するだけであるか
ら、簡単にはエラーの切り分けができず、エラー
を再現させてメモリの入出力の波形を観測して、
エラー解析を行なう方法をとつていた。このた
め、再現性のあるエラーでもエラー要因の追求に
は多くの時間を要していた。またインタミツテン
トエラーの場合は再現性がないため、エラー要因
の推定は困難であつた。そのため部品を交換する
等のエラー再発防止策を施す際の交換範囲が広が
つて、保守性の低下を招いていた。
本発明は、前記の如き従来の問題点を除去する
ものであり、複数のデバイスで共通にアクセスし
ているメモリにエラーが発生した時、該エラーの
要因を容易に摘出できるようにしたデータ処理装
置を提供することを目的とする。
ものであり、複数のデバイスで共通にアクセスし
ているメモリにエラーが発生した時、該エラーの
要因を容易に摘出できるようにしたデータ処理装
置を提供することを目的とする。
この目的を達成するために、本発明によれば、
複数のデバイスで共通にアクセスしているメモリ
にエラーが発生した場合、エラーの要因がメモリ
素子の故障によるものか、あるいはメモリの不当
アドレスをアクセスした事によるものかを判別す
る手段と、メモリの不当アドレスをアクセスした
時のメモリアドレスをトレースする手段とがデー
タ処理装置に新たに設けられる。
複数のデバイスで共通にアクセスしているメモリ
にエラーが発生した場合、エラーの要因がメモリ
素子の故障によるものか、あるいはメモリの不当
アドレスをアクセスした事によるものかを判別す
る手段と、メモリの不当アドレスをアクセスした
時のメモリアドレスをトレースする手段とがデー
タ処理装置に新たに設けられる。
第１図は本発明を通信制御装置の回線走査機構
に適用した一実施例のブロツク図である。本実施
例の回線走査機構は、複数回線を時分割に走査し
て回線制御を行なう方式をとつており、次の様な
構成になつている。
に適用した一実施例のブロツク図である。本実施
例の回線走査機構は、複数回線を時分割に走査し
て回線制御を行なう方式をとつており、次の様な
構成になつている。
１はインタフエース制御語であり、収容回線対
応に伝送制御のステータスや送受信データの直並
列交換の途中のデータなどの回線制御に必要な情
報を格納している。２はワークレジスタで、各回
線がスキヤンされる毎に、その回線の制御情報が
インタフエース制御語１から読み出されて本レジ
スタにセツトされる。３はインタフエース共通制
御回路であり、ワークレジスタ２の内容に従つて
回線の制御を行なう。
応に伝送制御のステータスや送受信データの直並
列交換の途中のデータなどの回線制御に必要な情
報を格納している。２はワークレジスタで、各回
線がスキヤンされる毎に、その回線の制御情報が
インタフエース制御語１から読み出されて本レジ
スタにセツトされる。３はインタフエース共通制
御回路であり、ワークレジスタ２の内容に従つて
回線の制御を行なう。
４，５，６は伝送制御手順毎に設けた伝送制御
用ROM（Read Only Memory）で、各伝送制御
手順で処理の異なる論理を本ROMで実現してい
る。また本ROMは奇数パリテイのパリテイビツ
トを１ビツト持ち、正当なアドレス（本アドレス
をアクセスすると回線制御を正常に遂行する）に
は奇数パリテイのデータを書き込んでおき、不当
アドレス（本アドレスをアクセスすると以後の回
線制御の動作は保証されない。）にはオールゼロ
のデータを書き込んでおく。
用ROM（Read Only Memory）で、各伝送制御
手順で処理の異なる論理を本ROMで実現してい
る。また本ROMは奇数パリテイのパリテイビツ
トを１ビツト持ち、正当なアドレス（本アドレス
をアクセスすると回線制御を正常に遂行する）に
は奇数パリテイのデータを書き込んでおき、不当
アドレス（本アドレスをアクセスすると以後の回
線制御の動作は保証されない。）にはオールゼロ
のデータを書き込んでおく。
７はROM４，５，６の出力の奇数パリテイエ
ラーを検出するパリテイチエツク回路である。８
はROM４，５，６の出力がオールゼロとなつて
いる事を検出する比較回路である。９はROM
４，５，６の不当アドレスをアクセスした事に起
因するエラーの検出を有効にするラツチ、１０は
ラツチ９で検出を有効にしている間に該エラーが
発生した場合にセツトするエラー検出ラツチであ
る。１１はROM４，５，６の素子の故障により
エラーとなつた時にセツトするエラー検出ラツチ
である。１２はエラーが発生した時に処理中であ
つた回線アドレスを格納するレジスタである。１
３は中央制御部であり、回線走査機構との送受信
データの授受、電文の処理、エラー処理等をプロ
グラム制御により行なう。４０，４１はOR回
路、４２，４３はAND回路、４４，４５はNOT
回路である。
ラーを検出するパリテイチエツク回路である。８
はROM４，５，６の出力がオールゼロとなつて
いる事を検出する比較回路である。９はROM
４，５，６の不当アドレスをアクセスした事に起
因するエラーの検出を有効にするラツチ、１０は
ラツチ９で検出を有効にしている間に該エラーが
発生した場合にセツトするエラー検出ラツチであ
る。１１はROM４，５，６の素子の故障により
エラーとなつた時にセツトするエラー検出ラツチ
である。１２はエラーが発生した時に処理中であ
つた回線アドレスを格納するレジスタである。１
３は中央制御部であり、回線走査機構との送受信
データの授受、電文の処理、エラー処理等をプロ
グラム制御により行なう。４０，４１はOR回
路、４２，４３はAND回路、４４，４５はNOT
回路である。
上記構成でROM４，５，６の正当なアドレス
をアクセスしたがROMの素子故障によりエラー
となる場合と、ROM４，５，６の不当アドレス
をアクセスした事によりエラーとなる場合につい
て、その動作を以下に述べる。
をアクセスしたがROMの素子故障によりエラー
となる場合と、ROM４，５，６の不当アドレス
をアクセスした事によりエラーとなる場合につい
て、その動作を以下に述べる。
まず、ROMの素子故障によりエラーとなる場
合の動作を第２図のタイムチヤートを参照して説
明する。
合の動作を第２図のタイムチヤートを参照して説
明する。
回線アドレス（Ｐ）がスキヤンされると、回線
アドレス（Ｐ）のインタフエース制御語１が読み
出され、ワークレジスタ２にセツトされる。ワー
クレジスタ２の出力信号はインタフエース共通制
御回路３で修飾されてROM４，５，６の入力ア
ドレス２３およびENABLE信号２４となる。
アドレス（Ｐ）のインタフエース制御語１が読み
出され、ワークレジスタ２にセツトされる。ワー
クレジスタ２の出力信号はインタフエース共通制
御回路３で修飾されてROM４，５，６の入力ア
ドレス２３およびENABLE信号２４となる。
ここでROM４が選択された場合を考えると、
ROM４の該当アドレスのデータが読み出され、
ROM４の出力の奇数パリテイチエツクとオール
ゼロ比較をそれぞれパリテイチエツク回路７と比
較回路８で行う。今、ROM４の素子の故障によ
り該アドレスの書き込みデータの１ビツトが反転
したとすると、パリテイチエツク回路７の出力２
６は“１”となるが、比較回路８の出力信号（比
較信号）２７は“０”となり、エラー検出ラツチ
１１のセツト信号（AND回路４２の出力）が
“１”となり、ラツチ１１がセツトされる。ラツ
チ１１がセツトされると、エラー報告信号２１が
出て、回線アドレスバス３０上にあるエラーが発
生した時処理中であつた回線のアドレスを回線ア
ドレス格納レジスタ１２にセツトすると共に、中
央制御部１３にエラー報告をする。中央制御部１
３はラツチ１１がセツトされている事から、
ROM４の素子故障と判定する。
ROM４の該当アドレスのデータが読み出され、
ROM４の出力の奇数パリテイチエツクとオール
ゼロ比較をそれぞれパリテイチエツク回路７と比
較回路８で行う。今、ROM４の素子の故障によ
り該アドレスの書き込みデータの１ビツトが反転
したとすると、パリテイチエツク回路７の出力２
６は“１”となるが、比較回路８の出力信号（比
較信号）２７は“０”となり、エラー検出ラツチ
１１のセツト信号（AND回路４２の出力）が
“１”となり、ラツチ１１がセツトされる。ラツ
チ１１がセツトされると、エラー報告信号２１が
出て、回線アドレスバス３０上にあるエラーが発
生した時処理中であつた回線のアドレスを回線ア
ドレス格納レジスタ１２にセツトすると共に、中
央制御部１３にエラー報告をする。中央制御部１
３はラツチ１１がセツトされている事から、
ROM４の素子故障と判定する。
次に、ROM４，５，６の不当アドレスをアク
セスしてエラーになる場合について、第３図のタ
イムチヤートを参照して説明する。
セスしてエラーになる場合について、第３図のタ
イムチヤートを参照して説明する。
前準備として該エラーの検出を有効にするラツ
チ９をセツトしておく。中央制御部１３より回線
アドレス（Ｐ）のインタフエース制御語１を不当
に書き替えたとすると、回線アドレス（Ｐ）がス
キヤンされた時の動作は次の様になる。
チ９をセツトしておく。中央制御部１３より回線
アドレス（Ｐ）のインタフエース制御語１を不当
に書き替えたとすると、回線アドレス（Ｐ）がス
キヤンされた時の動作は次の様になる。
前述と同様にワークレジスタ２の出力はインタ
フエース共通制御回路３で修飾されて、ROM
４，５，６の入力アドレス２３およびENABLE
信号２４となる。
フエース共通制御回路３で修飾されて、ROM
４，５，６の入力アドレス２３およびENABLE
信号２４となる。
ここでROM４が選択された場合を考えると、
ROM４の該当アドレスのデータがアクセスさ
れ、ROM４の出力はパリテイチエツク回路７お
よび比較回路８に入る。該アドレスは不当アドレ
スであるため、該アドレスのデータはオールゼロ
となつている。従つて、パリテイチエツク回路
（奇数パリテイチエツク）７の出力２６と比較回
路８の出力２７は共に“１”となり、検出ラツチ
セツト信号（AND回路４３の出力）２８が
“１”になり、エラー検出ラツチ１０がセツト
し、ラツチ１０の出力信号２９は“１”となる。
したがつてエラー報告信号２１が“１”になつて
中央制御部１３へエラーが報告され、エラーが発
生した時に処理中であつた回線アドレスを回線ア
ドレスバス３０上から回線アドレス格納レジスタ
１２にセツトされる。また、エラーが発生した時
のROM４の入力アドレス２３およびENABLE信
号２４をトレースデータとしてインタフエース制
御語１のトレース領域に書き込まれる。
ROM４の該当アドレスのデータがアクセスさ
れ、ROM４の出力はパリテイチエツク回路７お
よび比較回路８に入る。該アドレスは不当アドレ
スであるため、該アドレスのデータはオールゼロ
となつている。従つて、パリテイチエツク回路
（奇数パリテイチエツク）７の出力２６と比較回
路８の出力２７は共に“１”となり、検出ラツチ
セツト信号（AND回路４３の出力）２８が
“１”になり、エラー検出ラツチ１０がセツト
し、ラツチ１０の出力信号２９は“１”となる。
したがつてエラー報告信号２１が“１”になつて
中央制御部１３へエラーが報告され、エラーが発
生した時に処理中であつた回線アドレスを回線ア
ドレスバス３０上から回線アドレス格納レジスタ
１２にセツトされる。また、エラーが発生した時
のROM４の入力アドレス２３およびENABLE信
号２４をトレースデータとしてインタフエース制
御語１のトレース領域に書き込まれる。
中央制御部１３は、ラツチ１０がセツトされて
いる事からROMの不当アドレスのアクセスに起
因するエラーと判定する。
いる事からROMの不当アドレスのアクセスに起
因するエラーと判定する。
以上の説明から明らかなように、本実施例の場
合、メモリエラーがROM４，５，６の素子障害
によるか不当アドレスのアクセスによるかの切り
分けを容易に行なうことができる。
合、メモリエラーがROM４，５，６の素子障害
によるか不当アドレスのアクセスによるかの切り
分けを容易に行なうことができる。
本実施例では論理を簡単にするために、不当ア
ドレスをアクセスした事をROM読み出しデータ
がオールゼロということで検出しているが、正当
アドレスのデータに１ビツトエラーが発生して
ROM読み出しデータがオールゼロとなる場合も
ありうる（この場合はROMの素子故障。）。この
様な不都合を避けるためには、パリテイビツトを
増やしたり、あるいは、オールゼロではなく正当
アドレスのデータと区別できる他のパターンを用
いてもよい。
ドレスをアクセスした事をROM読み出しデータ
がオールゼロということで検出しているが、正当
アドレスのデータに１ビツトエラーが発生して
ROM読み出しデータがオールゼロとなる場合も
ありうる（この場合はROMの素子故障。）。この
様な不都合を避けるためには、パリテイビツトを
増やしたり、あるいは、オールゼロではなく正当
アドレスのデータと区別できる他のパターンを用
いてもよい。
尚、本発明は通信制御装置以外の他のデータ処
理装置にも実施できることは勿論である。
理装置にも実施できることは勿論である。
本発明は以上に述べた如くであり、メモリエラ
ーの原因切り分けができるため、エラー解析が容
易になり、またインタミツテントなメモリエラー
に対する解析も容易になるなど、多大の効果が得
られるものである。
ーの原因切り分けができるため、エラー解析が容
易になり、またインタミツテントなメモリエラー
に対する解析も容易になるなど、多大の効果が得
られるものである。
第１図は本発明の一実施例のブロツク図、第２
図は同上実施例におけるメモリ素子故障によるメ
モリエラー発生時の動作タイムチヤート、第３図
は同上実施例における不当アドレスアクセスによ
るメモリエラー発生時の動作タイムチヤートであ
る。 １……インタフエース制御語、２……ワークレ
ジスタ、３……インタフエース共通制御回路、４
〜５……伝送制御用ROM、７……パリテイチエ
ツク回路、８……比較回路、９……エラー検出指
示ラツチ、１０，１１……エラー検出ラツチ、１
２……回線アドレス格納レジスタ、１３……中央
制御部。
図は同上実施例におけるメモリ素子故障によるメ
モリエラー発生時の動作タイムチヤート、第３図
は同上実施例における不当アドレスアクセスによ
るメモリエラー発生時の動作タイムチヤートであ
る。 １……インタフエース制御語、２……ワークレ
ジスタ、３……インタフエース共通制御回路、４
〜５……伝送制御用ROM、７……パリテイチエ
ツク回路、８……比較回路、９……エラー検出指
示ラツチ、１０，１１……エラー検出ラツチ、１
２……回線アドレス格納レジスタ、１３……中央
制御部。
Claims (1)
- １ 正当なアドレスによつてアクセスされるロケ
ーシヨンには正常データが格納され不当アドレス
によつてアクセスされるロケーシヨンにはメモリ
エラーを生ぜしめる特殊データが格納されている
メモリと、アドレスが指定されて前記メモリから
読み出されたデータにメモリエラーがあるか否か
をチエツクする手段と、前記メモリから読み出さ
れたデータが前記特殊データであるか否かを判定
する手段と、前記チエツク手段と前記判定手段の
出力に応答して前記メモリエラーでかつ前記特殊
データでない場合にはメモリ素子の障害として識
別し、前記メモリエラーでかつ前記特殊データで
ある場合には不当アドレスによるアクセスと識別
しかつ前記指定アドレスを記憶する手段とを有す
ることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11418779A JPS5638636A (en) | 1979-09-07 | 1979-09-07 | Data processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11418779A JPS5638636A (en) | 1979-09-07 | 1979-09-07 | Data processing unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5638636A JPS5638636A (en) | 1981-04-13 |
| JPS6218943B2 true JPS6218943B2 (ja) | 1987-04-25 |
Family
ID=14631367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11418779A Granted JPS5638636A (en) | 1979-09-07 | 1979-09-07 | Data processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5638636A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01263854A (ja) * | 1988-04-15 | 1989-10-20 | Nec Corp | メモリパリティエラー判別方式 |
| JPH02148343A (ja) * | 1988-11-30 | 1990-06-07 | Nec Corp | メモリ・パリティ・エラー判別方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS554740A (en) * | 1978-06-27 | 1980-01-14 | Nec Corp | Address monitor system |
-
1979
- 1979-09-07 JP JP11418779A patent/JPS5638636A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS554740A (en) * | 1978-06-27 | 1980-01-14 | Nec Corp | Address monitor system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5638636A (en) | 1981-04-13 |
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