JPH02148343A - メモリ・パリティ・エラー判別方式 - Google Patents
メモリ・パリティ・エラー判別方式Info
- Publication number
- JPH02148343A JPH02148343A JP63303198A JP30319888A JPH02148343A JP H02148343 A JPH02148343 A JP H02148343A JP 63303198 A JP63303198 A JP 63303198A JP 30319888 A JP30319888 A JP 30319888A JP H02148343 A JPH02148343 A JP H02148343A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- memory
- error
- section
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 15
- 238000001514 detection method Methods 0.000 claims description 5
- 230000006870 function Effects 0.000 claims description 2
- 230000000717 retained effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はメモリ回路においてメモリ内容のバリデイ・チ
エツクを行なうメモリ・パリテイ・エラー判別方式に関
する。
エツクを行なうメモリ・パリテイ・エラー判別方式に関
する。
［従来の技術］
従来、この種のメモリ・パリテイ・エラー判別方式は、
書込み済領域で発生したパリテイ・エラーも、未書込み
領域で発生したパリテイ・エラーも同一のパリテイ・エ
ラーとして扱われてぃた。
書込み済領域で発生したパリテイ・エラーも、未書込み
領域で発生したパリテイ・エラーも同一のパリテイ・エ
ラーとして扱われてぃた。
従って、パリテイ・エラーの主要因がプログラム上にあ
る未書込み領域でのパリテイ・エラーと、主要因がハー
ドにある書込み済領域でのパリテイ・エラーとの区別を
するために、測定器を使用したり、メモリ全領域に成る
値を書込む等の作業を行なフていた。
る未書込み領域でのパリテイ・エラーと、主要因がハー
ドにある書込み済領域でのパリテイ・エラーとの区別を
するために、測定器を使用したり、メモリ全領域に成る
値を書込む等の作業を行なフていた。
［発明が解決しようとする課題］
上述した従来のメモリ・パリテイ・エラー判別方式にあ
っては、パリテイ・エラーの主要因がプログラム上にあ
る未書込み領域でのパリテイ・エラーと、主要因がハー
ドにある書込み済領域でのパリテイ・エラーとの区別を
するために測定器を使用したり、メモリ全領域に成る値
を書込む等の作業が必要であり、パリテイ・エラーの生
じやすいデバッグ時においては効率の低下を招くという
欠点があった。
っては、パリテイ・エラーの主要因がプログラム上にあ
る未書込み領域でのパリテイ・エラーと、主要因がハー
ドにある書込み済領域でのパリテイ・エラーとの区別を
するために測定器を使用したり、メモリ全領域に成る値
を書込む等の作業が必要であり、パリテイ・エラーの生
じやすいデバッグ時においては効率の低下を招くという
欠点があった。
本発明の目的は書込み済領域で発生したパリテイ・エラ
ーと、未書込み領域で発生したパリテイ・エラーの区別
をするための手間を省く、メモリ・パリテイ・エラー判
別方式の提供にある。
ーと、未書込み領域で発生したパリテイ・エラーの区別
をするための手間を省く、メモリ・パリテイ・エラー判
別方式の提供にある。
［課題を解決するための手段］
本発明は、上記課題を解決するためになしたもので、そ
の解決手段として本発明のメモリ・パリテイ・エラー判
別方式は、パリテイ・エラー・チエツク機能を有するメ
モリ回路において、アドレス・バス及びデータ・バス並
びにメモリ・リードやメモリ・ライト等の制御線に接続
されデータの書込み・記憶・読出しを行なうメモリ部と
、上記アドレス・バス及びデータ・バス並びに制御線に
接続されメモリ書込み時に書込みデータからパリテイ・
ビットを作成・記憶しメモリ読出し時に萌記メモリから
読出されたデータと書込み時に作成・記憶されたパリテ
イ・ビットとの照合を行ないパリテイ・エラーを検出す
るパリテイ・チェック部と、上記アドレス・バスに接続
され、又上記メモリ部の書込み領域の情報をレジスタ等
にソフト的手段で設定・保有し、上記パリテイ・チェッ
ク部からパリテイ・エラー検出信号を受けた時にパリテ
イ・エラーが何記メモリ部の未書込み領域で発生したも
のか書込み済領域で発生したものかをアドレス・バス上
の読出しアドレスから判別し未書込み領域で発生した場
合はプログラム・エラー信号を、又書込み済領域で発生
した場合はハードエラー信号を出力する判別部とを有す
る構成としている。
の解決手段として本発明のメモリ・パリテイ・エラー判
別方式は、パリテイ・エラー・チエツク機能を有するメ
モリ回路において、アドレス・バス及びデータ・バス並
びにメモリ・リードやメモリ・ライト等の制御線に接続
されデータの書込み・記憶・読出しを行なうメモリ部と
、上記アドレス・バス及びデータ・バス並びに制御線に
接続されメモリ書込み時に書込みデータからパリテイ・
ビットを作成・記憶しメモリ読出し時に萌記メモリから
読出されたデータと書込み時に作成・記憶されたパリテ
イ・ビットとの照合を行ないパリテイ・エラーを検出す
るパリテイ・チェック部と、上記アドレス・バスに接続
され、又上記メモリ部の書込み領域の情報をレジスタ等
にソフト的手段で設定・保有し、上記パリテイ・チェッ
ク部からパリテイ・エラー検出信号を受けた時にパリテ
イ・エラーが何記メモリ部の未書込み領域で発生したも
のか書込み済領域で発生したものかをアドレス・バス上
の読出しアドレスから判別し未書込み領域で発生した場
合はプログラム・エラー信号を、又書込み済領域で発生
した場合はハードエラー信号を出力する判別部とを有す
る構成としている。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例に係るメモリ・パリテイ・エ
ラー判別方式を示す機能ブロック図である。第１図にお
いてメモリ・パリテイ・エラー判別方式はメモリ部１と
、パリテイ・チェック部２と、判別部３とを有する。
ラー判別方式を示す機能ブロック図である。第１図にお
いてメモリ・パリテイ・エラー判別方式はメモリ部１と
、パリテイ・チェック部２と、判別部３とを有する。
メモリ部１はアドレス・バス、データ・バス及びメモリ
・ライト、メモリ・リード等の制御線に接続され、デー
タの書込み及び読出しを行なう。
・ライト、メモリ・リード等の制御線に接続され、デー
タの書込み及び読出しを行なう。
パリテイ・チェック部２はアドレス・バス、データ・バ
ス、制御線に接続され、メモリ・ライト時に書込みデー
タからパリテイ・ビットを作成・記憶し、メモリ・リー
ド時にメモリ部１から出力された読出しデータとメモリ
・ライト時に作成・記憶されたパリテイ・ビットとを照
合しパリテイ・エラーを検出する。
ス、制御線に接続され、メモリ・ライト時に書込みデー
タからパリテイ・ビットを作成・記憶し、メモリ・リー
ド時にメモリ部１から出力された読出しデータとメモリ
・ライト時に作成・記憶されたパリテイ・ビットとを照
合しパリテイ・エラーを検出する。
判別部３はアドレス・バスに接続され、メモリ書込み領
域の情報を仔しており、パリテイ・チェック部２からパ
リテイ・エラー検出信号を受けた時、アドレス・バス上
の読出しアドレスから書込み済領域で発生したパリテイ
・エラーか、未書込み領域で発生したパリテイ・エラー
かを判別し、前者の場合はハードエラー信号を、後者の
場合はプログラム・エラー信号を外部に出力する。
域の情報を仔しており、パリテイ・チェック部２からパ
リテイ・エラー検出信号を受けた時、アドレス・バス上
の読出しアドレスから書込み済領域で発生したパリテイ
・エラーか、未書込み領域で発生したパリテイ・エラー
かを判別し、前者の場合はハードエラー信号を、後者の
場合はプログラム・エラー信号を外部に出力する。
尚、判別部３が有している書込み領域の情報とは、デー
タの書込み・読出しが行なわれるであろう領域をソフト
的手段でレジスタ等に予め設定されたものである。
タの書込み・読出しが行なわれるであろう領域をソフト
的手段でレジスタ等に予め設定されたものである。
第２図（ａ） （ｂ）は本発明の主要動作を示すフロー
チャートである。第１図を併せ参照して本実施例のメモ
リ・パリテイ・エラー判別方式の動作手順について説明
する。
チャートである。第１図を併せ参照して本実施例のメモ
リ・パリテイ・エラー判別方式の動作手順について説明
する。
まず、メモリ・ライト時（第２図（ａ））、メモリ部１
はアドレス・バスで指定されたアドレスにデータ・バス
上のデータを格納する（動作手順０１）。その時パリテ
イ・チェック部２はデータ・バス上のデータからパリテ
イ・ビットを作成し、アドレス・バス上のアドレスに対
応させて記憶する（動作手順０２）。
はアドレス・バスで指定されたアドレスにデータ・バス
上のデータを格納する（動作手順０１）。その時パリテ
イ・チェック部２はデータ・バス上のデータからパリテ
イ・ビットを作成し、アドレス・バス上のアドレスに対
応させて記憶する（動作手順０２）。
次にメモリ・リード時（第２図（ｂ））、メモリ部１は
アドレス・バスで指定されたアドレスに書かれているデ
ータをデータ・バス上に出力する（動作手順１１）。パ
リテイ・チェック部２はアドレス・バスーヒの読出しア
ドレスに対応しメモリ・ライト時に作成・記憶したパリ
テイ・ビットと、データ・バス上の読出しデータとを照
合しパリテイ・エラーの場合はパリテイ・エラー検出信
号を出力し、正常の場合はメモリ・リード・シーケンス
を終了する（動作手順１２）。一方、パリテイ・チェッ
ク部２よりパリテイ・エラー検出信号を受けた場合、判
別部３は、アドレス・バス上の読出しアドレスからパリ
テイ・エラーが書込み済領域で発生したものか、未書込
み領域で発生したものかを判別し、前者の場合はハード
・エラー信号を、後者の場合はプログラム・エラー信号
を出力する（動作手順１３．１４）。
アドレス・バスで指定されたアドレスに書かれているデ
ータをデータ・バス上に出力する（動作手順１１）。パ
リテイ・チェック部２はアドレス・バスーヒの読出しア
ドレスに対応しメモリ・ライト時に作成・記憶したパリ
テイ・ビットと、データ・バス上の読出しデータとを照
合しパリテイ・エラーの場合はパリテイ・エラー検出信
号を出力し、正常の場合はメモリ・リード・シーケンス
を終了する（動作手順１２）。一方、パリテイ・チェッ
ク部２よりパリテイ・エラー検出信号を受けた場合、判
別部３は、アドレス・バス上の読出しアドレスからパリ
テイ・エラーが書込み済領域で発生したものか、未書込
み領域で発生したものかを判別し、前者の場合はハード
・エラー信号を、後者の場合はプログラム・エラー信号
を出力する（動作手順１３．１４）。
［発明の効果］
以上説明したように本発明のメモリ・パリテイ・エラー
判別方式によれば、パリテイ・エラーが発生した場合、
そのパリテイ・エラーがメモリの書込み済領域で発生し
た（主要因はハードにある）ものか、未書込み領域で発
生した（主要因はプログラムにある）ものかを、容易に
判別することが可能となり、特にパリテイ・エラーの発
生し易いデバッグ時においては作業効率か高まるという
効果がある。
判別方式によれば、パリテイ・エラーが発生した場合、
そのパリテイ・エラーがメモリの書込み済領域で発生し
た（主要因はハードにある）ものか、未書込み領域で発
生した（主要因はプログラムにある）ものかを、容易に
判別することが可能となり、特にパリテイ・エラーの発
生し易いデバッグ時においては作業効率か高まるという
効果がある。
第１図は本発明の一実施例に係るメモリ・パリテイ・エ
ラー判別方式を示す機能ブロック図、第２図（ａ） （
ｂ）は第１図の主要動作手順の一例を示すフローチャー
トで、同図（ａ）はメモリ・ライト時、同図（ｂ）はメ
モリ・リード時を示すものである。 １：メモリ部 ２：パリテイ・チェック部 ３：判別部
ラー判別方式を示す機能ブロック図、第２図（ａ） （
ｂ）は第１図の主要動作手順の一例を示すフローチャー
トで、同図（ａ）はメモリ・ライト時、同図（ｂ）はメ
モリ・リード時を示すものである。 １：メモリ部 ２：パリテイ・チェック部 ３：判別部
Claims (1)
- パリテイ・エラー・チェック機能を有するメモリ回路に
おいて、アドレス・バス及びデータ・バス並びにメモリ
・リードやメモリ・ライト等の制御線に接続されデータ
の書込み・記憶・読出しを行なうメモリ部と、上記アド
レス・バス及びデータ・バス並びに制御線に接続されメ
モリ書込み時に書込みデータからパリテイ・ビットを作
成・記憶しメモリ読出し時に前記メモリから読出された
データと書込み時に作成・記憶されたパリテイ・ビット
との照合を行ないパリテイ・エラーを検出するパリテイ
・チェック部と、上記アドレス・バスに接続され、又上
記メモリ部の書込み領域の情報をレジスタ等にソフト的
手段で設定・保有し、上記パリテイ・チェック部からパ
リテイ・エラー検出信号を受けた時にパリテイ・エラー
が前記メモリ部の未書込み領域で発生したものか書込み
済領域で発生したものかをアドレス・バス上の読出しア
ドレスから判別し未書込み領域で発生した場合はプログ
ラム・エラー信号を、又書込み済領域で発生した場合は
ハードエラー信号を出力する判別部とを有することを特
徴とするメモリ・パリテイ・エラー判別方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63303198A JPH02148343A (ja) | 1988-11-30 | 1988-11-30 | メモリ・パリティ・エラー判別方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63303198A JPH02148343A (ja) | 1988-11-30 | 1988-11-30 | メモリ・パリティ・エラー判別方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148343A true JPH02148343A (ja) | 1990-06-07 |
Family
ID=17918061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63303198A Pending JPH02148343A (ja) | 1988-11-30 | 1988-11-30 | メモリ・パリティ・エラー判別方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148343A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638636A (en) * | 1979-09-07 | 1981-04-13 | Hitachi Ltd | Data processing unit |
| JPS6158054A (ja) * | 1984-08-28 | 1986-03-25 | Fuji Electric Co Ltd | プログラムの暴走検出方式 |
| JPS62243040A (ja) * | 1986-04-15 | 1987-10-23 | Fuji Electric Co Ltd | プログラム暴走検知方式 |
-
1988
- 1988-11-30 JP JP63303198A patent/JPH02148343A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638636A (en) * | 1979-09-07 | 1981-04-13 | Hitachi Ltd | Data processing unit |
| JPS6158054A (ja) * | 1984-08-28 | 1986-03-25 | Fuji Electric Co Ltd | プログラムの暴走検出方式 |
| JPS62243040A (ja) * | 1986-04-15 | 1987-10-23 | Fuji Electric Co Ltd | プログラム暴走検知方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0272869B1 (en) | Dual port type semiconductor memory device realizing a high speed read operation | |
| US4317201A (en) | Error detecting and correcting RAM assembly | |
| KR910012924A (ko) | 다중 소오스로부터 독립적으로 발생하는 에러를 선택적으로 잡아내기 위한 버스 모니터 | |
| JPH02206843A (ja) | 不良データアルゴリズム | |
| JPS6222199B2 (ja) | ||
| JPH02148343A (ja) | メモリ・パリティ・エラー判別方式 | |
| JPS5910000B2 (ja) | メモリの誤り検出方式 | |
| US5586129A (en) | Parity bit memory simulator | |
| JPS60122426A (ja) | 書込みデ−タチエック方式 | |
| JPS5963099A (ja) | メモリ診断方式 | |
| JP3154853B2 (ja) | イリーガルメモリアクセス検出方式 | |
| JPS62212750A (ja) | メモリチエツク方式 | |
| KR0121094B1 (ko) | 메모리 테스트 방법 | |
| US6473722B1 (en) | Compact fault detecting system capable of detecting fault without omission | |
| JP2609768B2 (ja) | 制御情報読出しデータの誤り検出方式 | |
| JPH01263854A (ja) | メモリパリティエラー判別方式 | |
| JPS59144099A (ja) | メモリの誤りデ−タ検出装置 | |
| JPS60233743A (ja) | 計算機システムの異常検出回路 | |
| JPH0322060A (ja) | メモリエラー検出制御方式 | |
| JPH0325646A (ja) | パリティエラー判別方式 | |
| JPS59177799A (ja) | 読出専用メモリのチエツク方式 | |
| JPH05181757A (ja) | アドレス不一致検出回路 | |
| JPS6180564A (ja) | 交替トラツク書込み制御回路 | |
| JPH0496844A (ja) | キャッシュメモリ制御回路 | |
| JPS6218943B2 (ja) |