JPS5963099A - メモリ診断方式 - Google Patents
メモリ診断方式Info
- Publication number
- JPS5963099A JPS5963099A JP57172516A JP17251682A JPS5963099A JP S5963099 A JPS5963099 A JP S5963099A JP 57172516 A JP57172516 A JP 57172516A JP 17251682 A JP17251682 A JP 17251682A JP S5963099 A JPS5963099 A JP S5963099A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- contents
- data bus
- gate
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はメモリ診断方式、さらに詳しくは特定モードで
同一アドレス空間を有する複数のメモリブロックで構成
されるメモリの診断方式に関するものである。
同一アドレス空間を有する複数のメモリブロックで構成
されるメモリの診断方式に関するものである。
（２）従来技術と問題点
特定モードで同一アドレス空間を有する′６Ｌ敢個のメ
モリブロックで構成されるメモリにおいて各メモリブロ
ックを診断するための従来の方式として各メモリブロッ
クにデータバスを介して同一データを書込みそのデータ
を読出してもとのデータといちいち比較してチェックし
ている。しかしながらかかる方式においてはその診断に
長時間を要するのみならず複数個のメモリブロックの中
の１個に何らかの障害が発生するとこれを他のメモリと
同時に読み出すと不都合が生じる。まだデータバスとメ
モリブロックとの間のワイヤが故障している場合にはそ
のメモリブロックが障害であるかないかすら認知できな
い。
モリブロックで構成されるメモリにおいて各メモリブロ
ックを診断するための従来の方式として各メモリブロッ
クにデータバスを介して同一データを書込みそのデータ
を読出してもとのデータといちいち比較してチェックし
ている。しかしながらかかる方式においてはその診断に
長時間を要するのみならず複数個のメモリブロックの中
の１個に何らかの障害が発生するとこれを他のメモリと
同時に読み出すと不都合が生じる。まだデータバスとメ
モリブロックとの間のワイヤが故障している場合にはそ
のメモリブロックが障害であるかないかすら認知できな
い。
（３）発明の目的
本発明はこれら従来技術の欠点にかんがみ診断の高速化
と高信頼化を計ることのできるメモリ診断方式を提供す
ることを目的とする。
と高信頼化を計ることのできるメモリ診断方式を提供す
ることを目的とする。
（４）発明の構成
この目的は本発明によれば複数個のメモリブロックにデ
ータバスを介して同一データを書込んで前記メモリブロ
ックを診断する方式において、前記メモリブロック毎に
該メモリブロックの内容と前記データバスの内容とを比
較する比較回路を設け、該比較回路の比較結果をレジス
タに格納することにより同一データを書込んだ複数個の
前記メモリブロックを同時に診断することを特徴とする
メモリ診断方式を提供することによって達成できる。
ータバスを介して同一データを書込んで前記メモリブロ
ックを診断する方式において、前記メモリブロック毎に
該メモリブロックの内容と前記データバスの内容とを比
較する比較回路を設け、該比較回路の比較結果をレジス
タに格納することにより同一データを書込んだ複数個の
前記メモリブロックを同時に診断することを特徴とする
メモリ診断方式を提供することによって達成できる。
（５）発明の実施例
以下本発明にかかるメモリ診断方式の実施例について図
面により詳細に説明する。
面により詳細に説明する。
第１図は本発明の方式の構成概念を示す図であって、同
一データを書込み読出しを行なうメモリブロックｌａ、
ｌｂとデータバス２との間に比較回路３ａ、３ｂを設け
、その比較回路３ａ、３ｂを制御バス４によ多制御して
その比較結果をチェック線５ａ、５ｂに出力しようとす
るものである。
一データを書込み読出しを行なうメモリブロックｌａ、
ｌｂとデータバス２との間に比較回路３ａ、３ｂを設け
、その比較回路３ａ、３ｂを制御バス４によ多制御して
その比較結果をチェック線５ａ、５ｂに出力しようとす
るものである。
第２図は第１図における比較回路の詳細回路図であって
、第２図において１１はリード側トライステートダート
、１２はライト側トライステートダート、１３はテスト
モード用のダート、１４はパス、メモリ間比較用エクス
クルーシブオア回路である。
、第２図において１１はリード側トライステートダート
、１２はライト側トライステートダート、１３はテスト
モード用のダート、１４はパス、メモリ間比較用エクス
クルーシブオア回路である。
第２図の回路において、同一データをメモリ１に書込む
場合にはゲート１２にメモリライト信号ＷＲが印加され
データバス２の信号はそのままゲート１２を通過してメ
モリ１に書込まれる。テストモードが指定されていがい
場合メモリ１の内容を読みとるだめにはメモリリード信
号に１−を低レベルとしてゲート１３を開きその出力に
よってゲート１１を開きメモリ１の内容をデータバス２
に送出する。テストモードが指定されているとテストモ
ード指示信号Ｔｎによシメモリリード信月ＲＤはゲート
１３によりカットされてメモリ１の内容はデータバス２
に流れない。そしてデータモードが指定されるとｒ−ト
１１および１２はオフ状態にあってメモリ１の内容とデ
ータバス２の内容はエクスクル−シブオアダート１４に
よって比較されメモリの内容とデータバスの内容とが異
なっているとこれを結果としてダート１４の出力によっ
て検出する。
場合にはゲート１２にメモリライト信号ＷＲが印加され
データバス２の信号はそのままゲート１２を通過してメ
モリ１に書込まれる。テストモードが指定されていがい
場合メモリ１の内容を読みとるだめにはメモリリード信
号に１−を低レベルとしてゲート１３を開きその出力に
よってゲート１１を開きメモリ１の内容をデータバス２
に送出する。テストモードが指定されているとテストモ
ード指示信号Ｔｎによシメモリリード信月ＲＤはゲート
１３によりカットされてメモリ１の内容はデータバス２
に流れない。そしてデータモードが指定されるとｒ−ト
１１および１２はオフ状態にあってメモリ１の内容とデ
ータバス２の内容はエクスクル−シブオアダート１４に
よって比較されメモリの内容とデータバスの内容とが異
なっているとこれを結果としてダート１４の出力によっ
て検出する。
第３図は第２図の回路を用いた本発明の方式の動作を説
明する図である。
明する図である。
第３図（４）に示すように同一アドレス上のメモリｌ
ａ ＠ ｌ ｂ ＋・・・には全て同じデータが書き込
まれている。つぎにこれらのメモリを診断する場合は１
つのメモリ例えばメモリ１ａのみを有効としてこの内容
をデータバスに読出し残るメモリｌｂ。
ａ ＠ ｌ ｂ ＋・・・には全て同じデータが書き込
まれている。つぎにこれらのメモリを診断する場合は１
つのメモリ例えばメモリ１ａのみを有効としてこの内容
をデータバスに読出し残るメモリｌｂ。
ｌｅ、ｌｄは無効とする、そしてデータバス２に読出さ
れたメモリ１＆の内容と残るメモＩＪ １ ｂ １１ｃ
、ｌｄの内容を比較し一致することを確認することでデ
ータバス２上のデータの信ぴょう性あるいは残るメモ！
Ｊｉｂ、ｌｃ、ｌｄの信頼性をチェックする。
れたメモリ１＆の内容と残るメモＩＪ １ ｂ １１ｃ
、ｌｄの内容を比較し一致することを確認することでデ
ータバス２上のデータの信ぴょう性あるいは残るメモ！
Ｊｉｂ、ｌｃ、ｌｄの信頼性をチェックする。
第３図（Ｂ）は従来方式の説明であって、メモリの内容
を同時に読み出すと例えばメモＩＪ １ ｂに障害があ
るとデータバス２の内容がどちらになるか不定であシま
だ本発明の方式を周方ないと例えばメモＩＪ ｌ ｃ内
に障害が発生している場合にも障害が発生していること
すら認知できないことを示している。本発明においては
第３図（Ｃ）に示すようにメモ’Ｊ １ ｂ 、 １
ｃに障害が発生してもこれはデータバス２に出ないよう
にしてデータバス２の内容は正しいものを用いてメモＩ
Ｊ １ ｂ 、 １ ｃの障害を認知できることを示し
ている。
を同時に読み出すと例えばメモＩＪ １ ｂに障害があ
るとデータバス２の内容がどちらになるか不定であシま
だ本発明の方式を周方ないと例えばメモＩＪ ｌ ｃ内
に障害が発生している場合にも障害が発生していること
すら認知できないことを示している。本発明においては
第３図（Ｃ）に示すようにメモ’Ｊ １ ｂ 、 １
ｃに障害が発生してもこれはデータバス２に出ないよう
にしてデータバス２の内容は正しいものを用いてメモＩ
Ｊ １ ｂ 、 １ ｃの障害を認知できることを示し
ている。
第３図（ｌはデータバス２に直結したメモリ１ａが正確
でなかった場合を示す。かかる場合は残るメモ’） １
ｂ 、 １ ｅ 、 １ ｄの内容が十分に信頼でき
ることを条件にデータバス２上のデータが誤りであるこ
とを認知できる。すなわちブロックｌｂ。
でなかった場合を示す。かかる場合は残るメモ’） １
ｂ 、 １ ｅ 、 １ ｄの内容が十分に信頼でき
ることを条件にデータバス２上のデータが誤りであるこ
とを認知できる。すなわちブロックｌｂ。
ｌｃ、ｌｄの比較結果は異常と出るがブロック１ｂの結
果は正常と出る。かかる場合は正常対異常の比は１：３
であジブロック１ａを異常と判定する。これは従来ｉＪ
？ １７テイービツトを設けること等のデータ内での処
理を行っていた従来方法によっては実現できない特徴で
ある。また第３図（匂はメモリ１とデータバス２との間
の読出し回路は障害点が発生した場、合にエクスクル−
シブオアゲートはこれと別の回路に接続されているから
データバス２とメモリ１の内容の不一致によシ障害点の
故障を検知できることを示す。
果は正常と出る。かかる場合は正常対異常の比は１：３
であジブロック１ａを異常と判定する。これは従来ｉＪ
？ １７テイービツトを設けること等のデータ内での処
理を行っていた従来方法によっては実現できない特徴で
ある。また第３図（匂はメモリ１とデータバス２との間
の読出し回路は障害点が発生した場、合にエクスクル−
シブオアゲートはこれと別の回路に接続されているから
データバス２とメモリ１の内容の不一致によシ障害点の
故障を検知できることを示す。
第４図は第１図のメモＩＪ １ ａ ＃ １ ｂ ｒ・
・・が８ビツトで構成されている場合のブロック構成図
を示し、第２図の１１．１２，１３．１４は第４図の１
１ａ〜１１ｈ、１２ａ〜１２ｈ、１３．１４ａ〜１４ｈ
に対応し、且つｒ−ト１４ ａ〜１４ ｈの出力はオア
回路１５を介してチェック結果が出力される。なお笛４
図においてＤｉｎ Ｏｒ Ｄｏｕｔ Ｏ：Ｄｉｎ １
ｒ Ｄｏｕｔ ； −： Ｄｉｎ ７ ｙ Ｄｏｕｔ
７はそれぞれメモリ部１におけるビット列における同２
点を示す。
・・が８ビツトで構成されている場合のブロック構成図
を示し、第２図の１１．１２，１３．１４は第４図の１
１ａ〜１１ｈ、１２ａ〜１２ｈ、１３．１４ａ〜１４ｈ
に対応し、且つｒ−ト１４ ａ〜１４ ｈの出力はオア
回路１５を介してチェック結果が出力される。なお笛４
図においてＤｉｎ Ｏｒ Ｄｏｕｔ Ｏ：Ｄｉｎ １
ｒ Ｄｏｕｔ ； −： Ｄｉｎ ７ ｙ Ｄｏｕｔ
７はそれぞれメモリ部１におけるビット列における同２
点を示す。
第５図は第４図のブロックが４ブロツク構成された場合
の概念図であって、２０ａ、・２０ｂ。
の概念図であって、２０ａ、・２０ｂ。
２０ｃ、２０ｄは第１．第２．第３．第４のブロック、
２１はテストレジスタ、２２はエラレジスタをそれぞれ
示す。テストレジスタ２１は第１プロ↓り２０． ａの
内容を読出すときはテストレジスタ２１よシテストモー
ド゛０”信号を出力してブロック２θａの内容を読出し
て第２．第３．第４ブロツクと比較してその結果をエラ
ーレジスタ２２に出力する。エラーレジスタ２２の内容
はり一ド信号の立下りでリセットされる。
２１はテストレジスタ、２２はエラレジスタをそれぞれ
示す。テストレジスタ２１は第１プロ↓り２０． ａの
内容を読出すときはテストレジスタ２１よシテストモー
ド゛０”信号を出力してブロック２θａの内容を読出し
て第２．第３．第４ブロツクと比較してその結果をエラ
ーレジスタ２２に出力する。エラーレジスタ２２の内容
はり一ド信号の立下りでリセットされる。
（６）発明の効果
以上詳細に説明したように、本発明においては同一アド
レスに複数のメモリを割付けこれらのメモリの内容を比
較することによって記憶内容に高信頼性を与えかつ、メ
モリ診断ツールを与え高速試験を行うことができるので
本発明の効果は頗る大である。
レスに複数のメモリを割付けこれらのメモリの内容を比
較することによって記憶内容に高信頼性を与えかつ、メ
モリ診断ツールを与え高速試験を行うことができるので
本発明の効果は頗る大である。
第１図は本発明にかかるメモリ診断方式の構成概念図、
第２図は第１図における比較回路の１ブロツクの１ビツ
ト列に対する回路図、第３図は本発明にかかる方式の動
作説明図、第４図は本発明にかかる方式の８ビツトデー
タブロック回路図、第５図は本発明にかかる方式の４ブ
ロック構成概念図をそれぞれ示す。 図において、１．ｌａ、ｌｂ・・・はメモリブロック、
２はデータバス、３ａ、３ｂ、・・・は比較回路、４は
制御バス、５ａ、５ｂ＋・・・はチェック結果、１１
ｐ １１ ｈ −１ｌ ｂ ｍ ・”はり−）’側ｆｆ
−）、１２ 、１２ ｍ 、 １２ ｂ 、 ・−・は
ライト側ダート、１３はテストモードゲート、１４ 、
１４ ｍ 、 １４ｂ。 ・・・はチェックゲート、１５はチェック結果ｆ−）を
それぞれ示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士 宵 木 朗 弁理士 西 舘 和 之 弁理士 内田幸男 弁理士 山 口 昭 之
第２図は第１図における比較回路の１ブロツクの１ビツ
ト列に対する回路図、第３図は本発明にかかる方式の動
作説明図、第４図は本発明にかかる方式の８ビツトデー
タブロック回路図、第５図は本発明にかかる方式の４ブ
ロック構成概念図をそれぞれ示す。 図において、１．ｌａ、ｌｂ・・・はメモリブロック、
２はデータバス、３ａ、３ｂ、・・・は比較回路、４は
制御バス、５ａ、５ｂ＋・・・はチェック結果、１１
ｐ １１ ｈ −１ｌ ｂ ｍ ・”はり−）’側ｆｆ
−）、１２ 、１２ ｍ 、 １２ ｂ 、 ・−・は
ライト側ダート、１３はテストモードゲート、１４ 、
１４ ｍ 、 １４ｂ。 ・・・はチェックゲート、１５はチェック結果ｆ−）を
それぞれ示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士 宵 木 朗 弁理士 西 舘 和 之 弁理士 内田幸男 弁理士 山 口 昭 之
Claims (1)
- 杼数個のメモリブロックにデータバスを介して同一デー
タを書込んで前記メモリブロックを診断する方式におい
て、前記メモリブロック毎に該メモリブロックの内容と
前記データバスの内容とを比較する比較回路を設け、該
比較回路の比較結果をレジスタに格納することによυ同
一データを書込んだ複数個の前記メモリブロックを同時
に診断することを特徴とするメモリ診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172516A JPS5963099A (ja) | 1982-10-02 | 1982-10-02 | メモリ診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172516A JPS5963099A (ja) | 1982-10-02 | 1982-10-02 | メモリ診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963099A true JPS5963099A (ja) | 1984-04-10 |
Family
ID=15943400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172516A Pending JPS5963099A (ja) | 1982-10-02 | 1982-10-02 | メモリ診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963099A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123874A (ja) * | 1984-11-20 | 1986-06-11 | 三洋電機株式会社 | グラフイツクデイスプレイ装置 |
| JPS61150064A (ja) * | 1984-12-25 | 1986-07-08 | Nec Corp | 売上げ登録装置 |
| JPS6464051A (en) * | 1987-05-14 | 1989-03-09 | Digital Equipment Corp | Automatically sizing memory system |
-
1982
- 1982-10-02 JP JP57172516A patent/JPS5963099A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123874A (ja) * | 1984-11-20 | 1986-06-11 | 三洋電機株式会社 | グラフイツクデイスプレイ装置 |
| JPH0312318B2 (ja) * | 1984-11-20 | 1991-02-19 | Sanyo Electric Co | |
| JPS61150064A (ja) * | 1984-12-25 | 1986-07-08 | Nec Corp | 売上げ登録装置 |
| JPS6464051A (en) * | 1987-05-14 | 1989-03-09 | Digital Equipment Corp | Automatically sizing memory system |
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