JP2514611B2 - 半導体メモリの駆動方法および評価回路 - Google Patents

半導体メモリの駆動方法および評価回路

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JP2514611B2
JP2514611B2 JP61063844A JP6384486A JP2514611B2 JP 2514611 B2 JP2514611 B2 JP 2514611B2 JP 61063844 A JP61063844 A JP 61063844A JP 6384486 A JP6384486 A JP 6384486A JP 2514611 B2 JP2514611 B2 JP 2514611B2
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積された並列検査可能性を有する半導体
メモリの駆動方法と、この駆動方法の実行のための評価
回路とに関する。
〔従来の技術〕
上記の種類の方法および評価回路はたとえばドイツ連
邦共和国特許出願公開第3447762号明細書から公知であ
る。この明細書には、特に検査時間節減の目的で半導体
メモリ内に含まれているメモリセルが並列に検査され得
る半導体メモリセルが記載されている。
そのために全メモリ範囲がｎ個の互いに等しいセル領
域に分割されている。ｎの値は整数である。この値はさ
らに所望のセル領域の数に等しく、また半導体メモリを
公知の仕方でアドレス指定するためのアドレス入力端に
簡単なアドレス信号、すなわちいわゆるＸアドレスまた
はＹアドレスしか与えられないか、半導体メモリの１ク
ロック周期中にＸアドレスもＹアドレスも含むアドレス
信号が与えられる（アドレス多重化）かに関係する。こ
の場合、ｎは４により除算可能な数でしかあり得ない。
さらに、半導体メモリが１ビットよりも大きい幅のデ
ータインタフェースをデータ入出力用として有り得るこ
とが記載されている。そのための典型的な編成形態はｍ
＝４、８および９ビット幅のデータインタフェースであ
る。このようなデータインタフェースの各ビットは公知
の半導体メモリの駆動のために使用される。
１）記憶すべきデータをアドレス指定されたセル領域に
属するｎ本のデータ導線のうちの１つへ入力するための
第１のデータ経路セレクタ（正常駆動：書込み、検査信
号は非能動的）、 ２）１つの読出されたメモリデータが生じている、ｎ本
のデータ導線のうちの１つを選択するための第２のデー
タ経路セレクタ（正常駆動：読出し、検査信号は非能動
的）、 ３）書込むべき検査データを並列にすべての接続されて
いるｎ本のデータ導線に与え得るようにするための第３
のデータ経路セレクタ（検査駆動：書込み、検査信号は
能動的）、 ４）検査駆動：読出しの間に、記憶された検査データの
並列読出しに際して、すべての並列に読出された検査デ
ータが互いに合致するか否かをチェックし、またそれに
関係してその出力端に、読出された期待されるメモリデ
ータを与え（良好時）もしくはその相補性の値を与える
（故障時）ための評価回路、 ５）読出しの際にデータ出力端子に、第２のデータ経路
セレクタを介して選択されたメモリデータを準備し（正
常駆動：読出し）もしくは評価回路の出力端に生じた信
号（検査駆動：読出し）を準備するための第４のデータ
経路セレクタ。
しかし、公知の評価回路およびその際に説明された検
査方法は、提案された評価回路に基づいて、検査駆動：
読出しの際にデータ出力端子に、生じた故障に関係し
て、直ちには、すなわち故障が生じているメモリサイク
ル内には、半導体メモリに接続されている自動検査装置
において故障信号として認識され得る信号が発生されな
いという欠点を有する。もう１つの欠点は、同時にすべ
てのセル領域内に生ずる故障が認識されず、従って半導
体メモリに接続されている自動検査装置において故障信
号として認識され得る信号が発生されないことである。
〔発明が解決しようとする問題点〕
本発明の目的は、集積された並列検査可能性を有する
半導体メモリの駆動方法と、この駆動方法の実行のため
の評価回路とを、上記の欠点が生じないように構成する
ことである。
〔問題点を解決するための手段〕
この目的は、本発明によれば、特許請求の範囲第１項
に記載の方法および第12項に記載の評価回路により達成
される。
本発明の有利な実施態様は特許請求の範囲第２項ない
し第11項および第13項ないし第25項にあげられている。
本発明の基礎となっている思想は下記の考察を含んで
いる。ドイツ連邦共和国特許出願公開第3447762号明細
書から公知の方法により半導体メモリ内に集積された並
列検査可能性を利用して公知の半導体メモリを検査する
際には、メモリセルから読出された検査データと期待さ
れるデータとの真の比較が行われず、メモリ内部のもっ
ともらしさ検査のみが行われる。このことは一層強い度
合でドイツ連邦共和国特許出願公開第3447761号明細書
から公知の方法にあてはまる。その際には一層簡単なも
っともらしさ検査が行われる。
しかし、比較が自動検査装置内で行われず（自動検査
装置内での比較は並列検査可能性の放棄を意味する）、
検査すべき半導体メモリ（検査対象物）自体内で行われ
るならば、メモリセルから読出された検査データと自動
検査装置により期待されるデータとの真の一義的な比較
が、並列検査駆動を維持しつつ可能である。そのために
は、自動検査装置により期待されるデータ（目標情報）
を検査対象物に内部で与える必要がある。さらに、検査
対象物の内部に、各読出された検査データを目標情報と
比較して相応の信号を検査の結果として半導体メモリの
１つの端子で自動検査装置に与える適当な評価回路を設
ける必要がある。このような本発明による方法および半
導体メモリの内部の相応の有利に構成された評価回路に
より、上記の欠点を伴わずに、複数個のメモリセルを並
列に単一の読出しサイクル内で一義的に検査することが
可能である。
〔実施例〕
以下、図面に示されている実施例により本発明を一層
詳細に説明する。
第１図によれば、ｍ＝１のデータ入力端子Diおよびｍ
＝１のデータ出力端子D0を有する１つの半導体メモリ
は、メモリセルを有するｎ＝４の互いに等しいセル領域
ZFを含んでいる（たとえばメモリセルの全数が1024k×
１ビット＝1M×１ビットの１つの“メガビット”メモリ
では、ｎ＝４では各246k×１ビットの４つのセル領域ZF
を含んでいる）。各セル領域ZFにｎ本のデータ導線DLの
うちの１つが接続されている。これらはセル領域ZFのメ
モリセルへの情報の書込みまたはそれからの読出しの役
割をする。
公知の仕方でこれらのｎ＝４のデータ導線DLは第１の
データ経路セレクタDW1を介してデータ入力端子Diと接
続されている。１つの“正常駆動：書込み”の間、メモ
リ内への情報の書込みのため第１のデータ経路セレクタ
DW1は１つの特定のアドレス情報、すなわち１つのアド
レス信号Ａにより、存在するアドレス端子のうち最上位
のアドレス端子（AX）に与えられているアドレス指定信
号Ａにより、また書込み信号Ｓにより、データ入力端子
Diに与えられているデータ入力情報DIがｎ＝４の存在す
るデータ導線DLのうちの１つに接続され、そこから相応
のセル領域ZF内の１つのメモリセル内に書込まれる。
それに相応して１つの“正常駆動：読出し”の間はデ
ータ導線DLは第２のデータ経路セレクタDW2を介してデ
ータ出力端子D0と接続されている。これはアドレス指定
により第１のデータ経路セレクタDW1と全く同じく駆動
される。それは１つの読出し信号Ｌに関係してｎ本のデ
ータ導線DLのうちの１つをデータ出力端子D0に接続す
る。
さらに、第１図による半導体メモリは１つの“検査駆
動：書込み”用として第１のデータ経路セレクタDW1に
対して並列に第３のデータ経路セレクタDW3を含んでお
り、それによりデータ入力端子Diに与えられているデー
タ入力情報DIが同時にすべてのｎ＝４のデータ導線DLに
与えられる。第３のデータ経路セレクタDW3はたとえば
ｎ＝４の並列に接続されているトランジスタを含んでい
てよく、その導通パスの一方の側はデータ入力端子Diに
接続されており、また他方の側は各１つのデータ導線DL
に接続されている。ゲート側で第３のデータ経路セレク
タDW3のトランジスタは、たとえば１つのダンドゲート
により書込み信号Ｓおよび１つの検査信号Ｔから発生さ
れる１つの制御信号により駆動される。この第３のデー
タ経路セレクタDW3を介して検査データがセル領域ZFの
メモリセル内に書込まれると、セル領域ZFの相応のアド
レス指定されたメモリセルは、半導体メモリが正常であ
るかぎり、互いに同一の情報を含んでいる。
いま検査駆動時にセル領域ZFの各々を１つの固有のメ
モリ（検査対象物）として考察すると、アドレス指定に
よりメモリセルの数に合わされていなければならない検
査データを同時に並列にすべてのセル領域ZF内に書込む
ことができる。
第３のデータ経路セレクタDW3を能動化する検査信号
Ｔは種々の仕方で得られる。第６図による１つの有利な
実施例では、検査時に１つの別の端子TPに１つの一定の
電位の形態（例えば論理“1"）の１つの信号が与えら
れ、また１つの増幅器を介して安定化される。正常駆動
時には、たとえば論理“0"の値を有する１つの一定の電
位が与えられ、もしくは端子TPは配線されない状態にと
どまる。後者の場合には、端子TPを高抵抗を介して、論
理“0"に相当する電位（VSS）と接続するのが有利であ
る。こうして発生され増幅器Ｖから取出され得る検査信
号Ｔはたとえば書込み信号Ｓと共通の第３のデータ経路
セレクタDW3のゲートを駆動し、従ってそれらのトラン
ジスタは導通する。増幅器Ｖの１つの反転出力端には相
応の１つの反転された信号Ｔが生じる。この解決策は一
方では、検査信号Ｔに対して、他の場合には半導体メモ
リの駆動のためにも使用され得る１つの電位（たとえば
“TTLレベル”）を選定し得るという利点を有する。し
かし、他方では、端子TPに対して、場合によってはたと
えば半導体メモリのケース寸法に基づいて意のままにな
らない１つの追加的な端子が必要とされる。
第５図に示されている１つの他の有利な実施例では、
正常駆動に対しても利用される１つの端子が共同利用さ
れる。最も適した端子としては、アドレス情報による半
導体メモリの駆動に用いられる１つの端子、特に最上位
のＸまたはＹまたはX/Y情報に対する端子（現在通常の
アドレス多重化法の場合）が利用される。正常駆動時に
は現在通常の半導体メモリにおける１つのこのような端
子に0Vの論理“0"レベルおよび5Vの論理“1"レベルを有
する１つの（最上位の）アドレス信号Ａが与えられる。
第５図にはこの端子が一般的にAXで示されている。この
端子には正常駆動時には最上位のX/Yアドレス情報が与
えられている。しかし、検査駆動の間は、通常アドレス
端子AXに与えられているアドレス信号Ａの論理“1"レベ
ルよりも明らかに高い１つの電位、たとえば10Vの電位
が与えられる。後に接続されている弁別回路DSがこの与
えられた電位を認識し、また半導体メモリ内部の検査信
号Ｔを発生する。弁別回路DSはそれ自体は公知のしきい
値回路の形態であってよい。公知のしきい値回路はたと
えばドイツ連邦共和国特許出願公開第3030852号明細書
およびドイツ連邦共和国特許出願公告第3318564号明細
書に示されている。しかし、従来技術による他の形態の
回路を利用することも考えられる。
さらに、半導体メモリはｍ個の互いに等しい本発明に
よる評価回路ASをも含んでいる（ｍ＝データ入出力用の
データインタフェースの幅）。
これらの評価回路ASの各々が検査駆動：読出し、（検
査信号Ｔは能動的、書込み信号Ｓは非能動的、読出し信
号Ｌは能動的）に際して、そのつどの評価回路ASに対応
付けられているｎ本のデータ導線DL上に与えられている
情報を受け、またすべてのこれらの情報が１つの比較デ
ータ信号ＤITに等しい場合（“良好時”）には出力信号
AUSTestとして第１の時間的経過を有する１つの信号を
半導体メモリ端子D0またはPAに与え、またこれらの情報
の少なくとも１つが比較データ信号DITに等しくない場
合（故障時）には出力信号AUSTestとして第２の時間的
経過を有する１つの信号を半導体メモリ端子D0またはPA
に与えることは目的にかなっている。本発明の１つの有
利な実施例では、第２の時間的経過を有する信号は第１
の時間的経過を有する１つの信号に対して相補性であ
る。
要約すると、第１図によれば、本発明による評価回路
ASを有するｍ＝１のデータインタフェースを有する半導
体メモリはｎ＝４の互いに等しいセル領域ZFを含んでい
る。データ入出力のために各セル領域ZFに各１つのデー
タ導線DLが対応付けられている。
半導体メモリの正常駆動：書込み（検査信号Ｔは非能
動的、書込み信号Ｓは能動的、読出し信号Ｌは非能動
的）に際しては、書込みサイクルごとにセル領域ZFに対
応付けられている１つのデータ入力端子Diに与えられて
おりセル領域ZFのうちの１つのセル領域の１つのメモリ
セル内に書込むべき１つのデータ入力情報DIが第１のデ
ータ経路セレクタDW1を介してアドレス指定データＡ、
検査信号Ｔおよび書込み信号Ｓに関係して１つのデータ
導線DLのうちの１つに接続され、また当該のセル領域ZF
のアドレス指定されたメモリセル内に格納される。
正常駆動：読出し（検査信号Ｔは非能動的、書込み信
号Ｓは非能動的、読出し信号Ｌは能動的）に際しては、
読出しサイクルごとに１つのセル領域ZFの１つのメモリ
セルから読出すべきデータ出力情報は呼出されたセル領
域ZFに対応付けられているデータ導線DLを介して第２の
データ経路セレクタDW2に与えられ、それにより同じく
アドレス指定データＡに関係して選択され、また読出し
データAUSNormとして伝達される。
半導体メモリの検査駆動：書込み（検査信号Ｔは能動
的、書込み信号Ｓは能動的、読出し信号Ｌは非能動的）
に際しては、書込みサイクルごとにデータ入力端子Diに
与えられている書込むべきデータ入力情報DI（決定によ
り１つの検査データを表す）が第３のデータ経路セレク
タDW3を介して並列にすべてのｎ本のデータ導線DLを介
してｎ個のセル領域ZFの各セル領域の１つのアドレス指
定されたメモリセル内に格納される。
検査駆動：読出し（検査信号Ｔは能動的、書込み信号
Ｓは非能動的、読出し信号Ｌは能動的）に際しては、読
出しサイクルごとにｎ個のセル領域ZFから記憶された検
査データを同時に読出すため検査データがすべてのｎ本
のデータ導線DLを介して評価回路ASに与えられる。評価
回路ASは１つの出力信号AUSTestを有する１つの出力端
を有する。半導体メモリの内部に位置する評価回路ASの
内部で各読出しサイクルの間に、評価回路ASに対するｎ
個の並列な入力端として構成されているｎ本のデータ導
線DL上に与えられている、目下アドレス指定されたメモ
リセルから読出された検査データが同時にかつ並列に１
つの比較データ信号DIT（その発生については後で説明
する）と比較される。比較データ信号DITは評価回路AS
に１つの別の入力端を介して供給される。それは各メモ
リセルに対して、検査駆動：書込みに際して現在の読出
しサイクルでまさにアドレス指定されているメモリセル
内に書込まれている検査データと同一である。それは後
でまた説明する仕方で発生されて評価回路ASに与えられ
る。
評価回路ASの構成に応じて、読出しサイクルごとにす
べての比較の結果がポジティブである場合（“良好
時”）に第１の時間的経過を有する信号として半導体メ
モリにより１つの半導体メモリ端子D0;PAに与えるべき
評価回路ASの出力信号AUSTestとして、いまの“良好
時”には並列に読出された検査データおよび最初に書込
まれた検査データと同一である比較データ信号DITが使
用される。しかし、この場合に１つの一定の論理“0"ま
たは“1"も発生され得る。
同様に、比較結果の少なくとも１つがネガティブであ
る場合（“故障時”）には、評価回路ASの出力信号AUS
Testは、第２の時間的経過を有する信号として半導体メ
モリ端子D0;PAに与えられるように定められる。その
際、この第２の時間的経過が第１の時間的経過に対して
相補性であることは有利である。第１の時間的経過を有
する信号に関する前記の場合に相応して、それは比較デ
ータ信号DITに対して相補性であり、もしくは一定に論
理“1"または“0"である。
特に半導体メモリ端子D0;PAに接続されている自動検
査装置のハードウェアおよび（または）ソフトウェアが
相応に構成されていれば、自動検査装置内でも各読出し
サイクル内で半導体メモリ内部の並列検査の結果を認識
し得る。
公知の半導体メモリの構成に応じて、出力信号AUS
NormおよびAUSTestは、第４のデータ経路セレクタDW4を
介して検査信号Ｔおよびそれに対して相補性の信号Ｔに
関係して交互にデータ出力端子D0として構成された１つ
の半導体メモリ端子に接続され（第１図参照）、もしく
は出力信号AUSNorm、AUSTestごとに第２のデータ経路セ
レクタDW2または評価回路ASに対応付けられている固有
のデータ出力端子D0または検査端子PAに与えられる（第
10図参照）。
検査信号Ｔおよびそれに対して相補性の信号Ｔは、公
知のように、たとえば１つの弁別回路DSにより発生され
る（第５図）。しかし、分離した半導体メモリ端子を検
査ピンTPとして使用することも可能である（第６図）。
書込み信号Ｓとして、第７図によれば、いずれにせよ
半導体メモリ内に存在する書込み‐読出し準備信号WEが
増幅器Ｖの利用のもとに有利に使用される。読出し信号
Ｌは増幅器Ｖの反転された端子から取出され得る。
有利な方法において使用すべき本発明による評価回路
ASは、第１図および第２図によれば、主として３つの回
路部分、すなわち２つの比較回路VS1、VS2および１つの
結果回路ESを含んでいる。第１の比較回路VS1は主とし
て、入力側に接続されているデータ導線DLごとに１つの
バレンス回路VSを含んでいる。各バレンス回路VSは２つ
の入力端を有する。バレンス回路VSのこれらの入力端の
うち第１の入力端はすべて共通に比較データ信号DITを
与えられる。それは読出し信号Ｌの使用のもとに１つの
検査バッファTB内で発生される。そのために、データ入
力端子Diに与えられており、読出しサイクルごとに最初
に書込まれた検査でと同一である信号DIが検査バッファ
に与えられる。各バレンス回路VSの第２の入力端はそれ
ぞれデータ導線DLのうちの１つと接続されている。第８
図による特別な実施例では、各バレンス回路VSは１つの
排他的ノア回路により形成される。その出力は、両入力
が同一の論理レベルを有するときに能動的である。これ
は、そのつどのデータ導線DL上で読出された検査データ
が比較データ信号DITに、従ってまた最初に書込まれた
検査データに等しい場合である。故障時（読出された検
査データがデータ導出DLの少なくとも１つの導線上で比
較データ信号DITに等しくない場合）には出力は非能動
的である。
しかし、有利な仕方で、各バレンス回路VSは排他的オ
ア回路としても実現されていてよい。その出力は相応に
故障時に能動的である。
第２の比較回路VS2は、第２図に示されているよう
に、主として１つのナンドゲートおよび１つのインバー
タを含んでいる。ナンドゲートはｎ個の入力端を含んで
おり、それらの各々は第１の比較回路VS1のｎ個のバレ
ンス回路VSのうちの１つのバレンス回路の出力端と接続
されている。第２の比較回路VS2の第１の出力端は一方
において故障信号Ｆを結果回路ESの第１の入力端に与
え、他方においてインバータの入力端を形成している。
第２の比較回路VS2の第２の出力端はインバータの出力
端により形成されており、故障信号Ｆに対して相補性の
信号を結果回路ESの第２の入力端に与える。こうして
第２の比較回路VS2は、それらのｎ個の入力端のすべて
が第１の論理レベルを有するか否かをチェックするため
の装置の実施例である。
第３図に示されている評価回路ASの実施例では、第２
の比較回路VS2においてナンドゲートの代わりに１つの
アンドゲートが使用される。バレンス回路VSとして排他
的ノアゲートを使用する際に、このアンドゲートの出力
端は直接に結果回路ESの第２の入力端に接続されてお
り、またインバータの入力端をも形成している。インバ
ータの出力端が故障信号Ｆを結果回路ESの第１の入力端
に与える。上記のようなバレンス回路VSの種々の形態と
第２の比較回路VS2の種々の形態との組合わせにより種
々の実施態様が可能であり、当業者により容易に構成さ
れよう。
結果回路ESはさらに、第２図による実施例において比
較データ信号DITを与えられる１つの第３の入力端と、
同時に出力信号AUSTestを有する評価回路ASの出力端を
形成する１つの出力端とを有する。結果回路ESは２つの
トランジスタM1、M2および１つのインバータI1を含んで
おり、インバータI1は結果回路ESの第３の入力端と両ト
ランジスタM1、M2の第１のトランジスタM1の導通パスと
の間に接続されている。インバータI1および第１のトラ
ンジスタM1から成る直列回路に対して並列に第２のトラ
ンジスタM2が接続されており、そのゲートは結果回路ES
の第２の入力端と接続されている。第１のトランジスタ
M1のゲートは結果回路ESの第１の入力端と接続されてい
る。
結果回路ESのこの実施例では、検査駆動：読出しの際
にデータ出力端子D0または検査端子PAに良好時には第１
の時間的経過を有する信号として、検査駆動：書込みの
際に書込まれる検査データおよび検査駆動：読出しの際
に読出される検査データと同一である比較データ信号DI
Tが与えられる。故障時には第２の時間的経過を有する
信号として、比較データ信号DITに対して相補性の信号
が発生される。
第４図には結果回路ESの１つの有利な実施例が示され
ており、この場合その第３の入力端は供給電圧VDDとし
て示されている論理“1"と固定的に接続されている。そ
れに相応してデータ出力端子D0または検査端子PAに良好
時には、書込まれた検査データまたは読出された検査デ
ータおよび比較データ信号DITと無関係に、論理“1"が
与えられる。相応に故障時には論理“0"が与えられる。
結果回路ESのもう１つの実施例では、第４図による実
施例と類似しているので図示はされていないが、第３の
入力端が論理“0"と固定的に接続されており、データ出
力端子D0または検査端子PAに良好時には論理“0"が生
じ、故障時には論理“1"が生ずる。
両トランジスタM1、M2およびインバータI1の配置に関
して前記の実施例に対して反転された相応の実施例は当
業者にとって自明であり、本発明の範囲内にある。
第１図ないし第４図に示されているように検査信号Ｔ
が能動化されているときにのみ両比較回路VS1、VS2およ
び（または）比較データ信号DITが能動化されることも
本発明の範囲内にある。
公知の評価回路と類似して本発明による回路もデータ
入力または出力インタフェースのビットごとに使用され
る。すなわちｍ＝８の並列データ入力端子（８つの並列
データ出力端子に相応）はｍ＝８の評価回路を必要とす
る。
〔発明の効果〕
本発明による方法および有利な評価回路ASの利点は下
記のとおりである。
ａ）公知の半導体メモリの場合のように検査時間短縮の
可能性が維持される。
ｂ）冗長性メモリセルおよび公知の検査方法による並列
検査可能性なしに通常の半導体メモリの場合のように冗
長性セルの検査が可能である。
ｃ）並列検査がウェーハ形態の半導体メモリにも完成さ
れたモジュール形態の半導体メモリにも応用可能であ
る。
ｄ）追加的なモジュール端子を必要としない。しかしそ
れはあってもよい。
ｅ）検査のために、アドレス指定容量が検査対象物のア
ドレスボリュームに対して本来十分でない既存の自動検
査装置が使用され得る（たとえば256kBのアドレス指定
ボリュームを有する半導体メモリに対してのみ適してい
る自動検査装置により1MBメモリが検査されなければな
らない場合）。しかし並列検査を応用する際には相応に
少ないアドレス信号が必要とされる。
ｆ）生じた各故障が直ちに認識されるので、検査結果が
一層確実である。
【図面の簡単な説明】
第１図は公知の半導体メモリに公知の評価回路の代わり
に本発明による評価回路を組み合わせた例の回路図、第
２図ないし第４図は評価回路の種々の有利な実施例の回
路図、第５図および第６図は検査信号を発生するための
回路の実施例の回路図、第７図は書込みおよび読出し信
号の有利な発生用回路の実施例の回路図、第８図および
第９図はバレンス回路の２つの有利な実施例の回路図、
第10図は評価回路の出力信号に対して分離した半導体メ
モリ端子を使用する実施例の回路図である。 Ａ…アドレス信号、AX…アドレス端子、AS…評価回路、
AUSTest…出力信号、Di…データ入力端子、D0…半導体
メモリ端子、DI…自動検査装置から与えられる信号、DI
T…比較データ信号、DL…データ導線、DS…弁別回路、D
W1〜DW3…データ経路セレクタ、ES…結果回路、Ｆ…故
障信号、I1…インバータ、Ｌ…読出し信号、M1、M2…ト
ランジスタ、PA…半導体メモリ端子、Ｓ…書込み信号、
Ｔ…検査信号、TB…検査バッファ、VS…バレンス回路、
VS1、VS2…比較回路、WE…書込み／読出し準備信号、ZF
…セル領域。

Claims (25)

    (57)【特許請求の範囲】
  1. 【請求項１】アドレス指定可能なメモリセルを有するｎ
    個の互いに等しいセル領域（ZF）を備えた半導体メモリ
    が使用され、検査駆動の間各セル領域（ZF）の各メモリ
    セルは１つのメモリサイクル内に同時に残りのセル領域
    （ZF）の各々のそれぞれ１つのメモリセルによりアドレ
    ス指定、書込み及び読出し可能であり、 半導体メモリの検査駆動の間に１つのメモリサイクル内
    に１つの記憶された検査データの読出し（読出しサイク
    ル）の目的でアドレス指定された、ｎ個のセル領域（Z
    F）のうちの１つのセル領域のメモリセルが１つの書込
    み方法に基づいて、半導体メモリが正常である場合（良
    好時）には、ｎ個のセル領域（ZF）のうちの残りのセル
    領域のなかで同じ読出しサイクル内に同時にアドレス指
    定されたメモリセルと同一の記憶されたデータを有し、 半導体メモリ内で検査駆動中に１つの読出しサイクル内
    で、その読出しサイクル内でアドレス指定された、ｎ個
    のセル領域（ZF）のうちの１つのセル領域のメモリセル
    から読出された検査データが、本来記憶すべき検査デー
    タと同一の１つの比較データ信号（DIT）と比較され、 この比較が読出しサイクル内でアドレス指定された、ｎ
    個のセル領域（ZF）のメモリセルの各々に対して同時に
    実行され、 良好時には半導体メモリにより１つの半導体メモリ端子
    （D0;PA）に第１の時間的経過を有する１つの信号が与
    えられ、 半導体メモリが正常でない場合（故障時）には半導体メ
    モリにより半導体メモリ端子（D0;PA）に第２の時間的
    経過を有する１つの信号が与えられる 並列検査可能性を有する半導体メモリの駆動方法におい
    て、 半導体メモリ端子（D0;PA）に与えられる第１の時間的
    経過を有する信号として、比較データ信号（DIT）が使
    用され、この比較データ信号（DIT）が読出された検査
    データおよび本来書込まれた検査データと同一であり、 第２の時間的経過を有する信号として、第１の時間的経
    過を有する信号に対して相補性の１つの信号が発生され
    る ことを特徴とする半導体メモリの駆動方法。
  2. 【請求項２】読出された検査データの比較が評価回路
    （AS）内で行われ、この評価回路（AS）が半導体メモリ
    内に配置されており、また評価回路（AS）の出力信号
    （AUSTest）を与える出力端を有することを特徴とする
    特許請求の範囲第１項記載の方法。
  3. 【請求項３】評価回路（AS）の出力端が直接または間接
    に半導体メモリ端子（D0;PA）と接続され、評価回路（A
    S）の出力端に出力信号（AUSTest）として第１または第
    ２の時間的経過を有する信号が現れることを特徴とする
    特許請求の範囲第２項記載の方法。
  4. 【請求項４】比較データ信号（（DIT）が、自動検査装
    置により１つの接続接触部に与えられる信号（DI）から
    導き出されることを特徴とする特許請求の範囲第１項な
    いし第３項のいずれか１項に記載の方法。
  5. 【請求項５】接続接触部として１つのデータ信号端子
    （Di）が使用されることを特徴とする特許請求の範囲第
    ４項記載の方法。
  6. 【請求項６】自動検査装置から与えられる信号（DI）が
    読出しサイクルの間も検査駆動に使用されることを特徴
    とする特許請求の範囲第１項ないし第５項のいずれか１
    項に記載の方法。
  7. 【請求項７】比較データ信号（DIT）が１つの検査バッ
    ファ（TB）内で１つの読出し信号（Ｌ）を使用して自動
    検査装置から半導体メモリに与えられる信号（DI）から
    発生されることを特徴とする特許請求の範囲第１項ない
    し第６項のいずれか１項に記載の方法。
  8. 【請求項８】読出し信号（Ｌ）として、半導体メモリ内
    に存在する書込み／読出し準備信号（WE）に対して相補
    性の信号が使用されることを特徴とする特許請求の範囲
    第１項ないし第７項のいずれか１項に記載の方法。
  9. 【請求項９】自動検査装置から与えられる信号（DI）が
    読出しサイクルごとに、本来１つの書込みサイクルの間
    に半導体メモリ内に書込むべき、また読出しサイクルの
    間に読出すべき検査データと一致していることを特徴と
    する特許請求の範囲第１項ないし第８項のいずれか１項
    に記載の方法。
  10. 【請求項１０】与えられる信号に対する半導体メモリ端
    子（D0;PA）として、半導体メモリの正常駆動の際に１
    つの読出しサイクル内で読出された情報が与えられてい
    る１つのデータ出力端子（D0）が使用されることを特徴
    とする特許請求の範囲第１項ないし第９項のいずれか１
    項に記載の方法。
  11. 【請求項１１】評価回路（AS）が検査駆動中のみ能動化
    される検査信号（Ｔ）により能動化されることを特徴と
    する特許請求の範囲第１項ないし第10項のいずれか１項
    に記載の方法。
  12. 【請求項１２】半導体メモリを駆動するために用いられ
    る評価回路において、それぞれ第１の入力端、第２の入
    力端および１つの出力端を有するｎ個のバレンス回路
    （VS）を含む第１の比較回路（VSI）を有しており、 バレンス回路（VS）のすべての第１の入力端が互いに接
    続されており、また比較データ信号（DIT）に対する１
    つの入力端を形成しており、 各バレンス回路（VS）の第２の入力端がそれぞれｎ本の
    データ導線（DL）の１つと接続されており、 ｎ個のバレンス回路（VS）の各々の出力端が同時に第２
    の比較回路（VS2）のｎ個の入力端の１つを形成してお
    り、 第２の比較回路（VS2）が、すべてのそれらのｎ個の入
    力端が第１の論理レベルを有するか否かをチェックする
    ための１つの装置を有しており、 第２の比較回路（VS2）が、すべてのそれらのｎ個の入
    力端が第１の論理レベルを有する場合に非能動化されて
    おりかつそれ以外の場合には能動化されている１つの故
    障信号（Ｆ）に対する第１の出力端を有し、また第２の
    比較回路（VS2）が故障信号（Ｆ）に対して相補性の信
    号（Ｆ）に対する第２の出力端を有しており、 さらに、１つの結果回路（ES）を有しており、この結果
    回路（ES）が、半導体メモリが正常である場合（良好
    時）に第１の時間的経過を有する信号として、また半導
    体メモリが正常でない場合（故障時）に第２の時間的経
    過を有する信号として半導体メモリ端子（D0;PA）に与
    えられる評価回路（AS）の出力信号（AUSTest）に対す
    る１つの出力端を有しており、 結果回路（ES）がさらに、第２の比較回路（VS2）の両
    出力端と接続されている第１の入力端および第２の入力
    端と、比較データ信号（DIT）が加えられる第３の入力
    端とを有し、 第１の時間的経過を有する信号は比較データ信号（D
    IT）と等しく、 第２の時間的経過を有する信号は比較データ信号（D
    IT）と相補性である ことを特徴とする評価回路。
  13. 【請求項１３】各バレンス回路（VS）が１つの排他的ノ
    ア回路であることを特徴とする特許請求の範囲第12項記
    載の評価回路。
  14. 【請求項１４】各バレンス回路（VS）が１つの排他的オ
    ア回路であることを特徴とする特許請求の範囲第12項記
    載の評価回路。
  15. 【請求項１５】第２の比較回路（VS2）がｎ個の入力端
    および１つの出力端を有する１つのナンドゲートを含ん
    でおり、この出力端が第２の比較回路（VS2）の一方の
    出力端を形成していることを特徴とする特許請求の範囲
    第12項ないし第14項のいずれか１項に記載の評価回路。
  16. 【請求項１６】第２の比較回路（VS2）がｎ個の入力端
    および１つの出力端を有する１つのアンドゲートを含ん
    でおり、この出力端が第２の比較回路（VS2）の一方の
    出力端を形成していることを特徴とする特許請求の範囲
    第12項ないし第14項のいずれか１項に記載の評価回路。
  17. 【請求項１７】第２の比較回路（VS2）がさらに１つの
    インバータを含んでおり、その入力端が第２の比較回路
    （VS2）の一方の出力端と接続されており、またその出
    力端が第２の比較回路（VS2）の他方の出力端を形成し
    ていることを特徴とする特許請求の範囲第12項ないし第
    16項のいずれか１項に記載の評価回路。
  18. 【請求項１８】結果回路（ES）が２つのトランジスタ
    （M1、M2）および１つのインバータ（I1）を有し、イン
    バータ（I1）が一方のトランジスタ（M1）の導通経路の
    一方の端子と接続されており、このトランジスタ（M1）
    の導通経路の他方の端子が結果回路（ES）の出力端を形
    成しており、またこのトランジスタ（M1）がゲート側で
    結果回路（ES）の第１の入力端として第２の比較回路
    （VS2）の一方の出力端と接続されていることを特徴と
    する特許請求の範囲第12項ないし第17項のいずれか１項
    に記載の評価回路。
  19. 【請求項１９】結果回路（ES）の他方のトランジスタ
    （M2）がその導通経路で結果回路（ES）の第３の入力端
    と結果回路（ES）の出力端との間に接続されており、ま
    たこの他方のトランジスタ（M2）がゲート側で結果回路
    （ES）の第２の入力端として第２の比較回路（VS2）の
    他方の出力端と接続されていることを特徴とする特許請
    求の範囲第12項ないし第18項のいずれか１項に記載の評
    価回路。
  20. 【請求項２０】結果回路（ES）のインバータ（I1）が入
    力側で結果回路（ES）の第３の入力端と接続されている
    ことを特徴とする特許請求の範囲第12項ないし第19項の
    いずれか１項に記載の評価回路。
  21. 【請求項２１】比較データ信号（DIT）を発生するため
    １つの検査バッファ（TB）を設けられておりこの検査バ
    ッファ（TB）が、１つの能動化され読出し信号（Ｌ）に
    より、情報が半導体メモリから読出されるべき１つの読
    出しサイクルの間に入力端で検査バッファ（TB）に与え
    られている情報を受取り、またこの情報を比較データ信
    号（DIT）として第１の比較回路（VS1）および結果回路
    （ES）に与えることを特徴とする特許請求の範囲第12項
    ないし第20項のいずれか１項に記載の評価回路。
  22. 【請求項２２】検査バッファ（TB）に入力端で与えられ
    ている情報が、検査バッファ（TB）と接続されているデ
    ータ入力端子に与えられており、またその読出しサイク
    ルの間に、半導体メモリから読出されるべき１つの検査
    データと同一である１つの信号（DI）であることを特徴
    とする特許請求の範囲第12項ないし第21項のいずれか１
    項に記載の評価回路。
  23. 【請求項２３】読出し信号（Ｌ）が１つの読出しサイク
    ルの間に能動化されており、また半導体メモリ内に存在
    している書込み／読出し準備信号（WE）から相補演算に
    より導き出されていることを特徴とする特許請求の範囲
    第12項ないし第22項のいずれか１項に記載の評価回路。
  24. 【請求項２４】１つの書込み信号（Ｓ）が１つの書込み
    サイクルの間に能動化されており、また半導体メモリ内
    に存在している書込み／読出し準備信号（WE）から導き
    出されていることを特徴とする特許請求の範囲第12項な
    いし第23項のいずれか１項に記載の評価回路。
  25. 【請求項２５】両比較回路（VS1、VS2）が検査時にのみ
    １つの検査信号（Ｔ）により能動化されることを特徴と
    する特許請求の範囲第12項ないし第24項のいずれか１項
    に記載の評価回路。
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