JPH0451919B2 - - Google Patents

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JPH0451919B2
JPH0451919B2 JP60131591A JP13159185A JPH0451919B2 JP H0451919 B2 JPH0451919 B2 JP H0451919B2 JP 60131591 A JP60131591 A JP 60131591A JP 13159185 A JP13159185 A JP 13159185A JP H0451919 B2 JPH0451919 B2 JP H0451919B2
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Description

【発明の詳細な説明】 〔概要〕 ビツト線を選択するゲート信号線或いはワード
線をゲート入力して構成する論理積回路を付加す
ることにより、複数本同時選択或いは全選択動作
を確認するようにし、半導体記憶装置の試験の確
実性を向上せしめる。
〔産業上の利用分野〕
本発明は、半導体記憶装置の確実な試験を行な
うための構成に係り、特に試験時にワード線或い
はビツト線の複数本同時選択又は全選択の動作を
確認する機能を付した新規な半導体記憶装置の構
成に関する。
〔従来の技術〕
従来、半導体記憶装置の試験はICテスタとプ
ローバを連動せしめることにより行われている。
その際、ICテスタにあらかじめプログラムされ
た試験モードが実行されるが、該試験モードの中
に、ワード線或いはビツト線の複数本同時選択或
は全選択モードがある。
ところが、従来においては、複数本同時選択或
いは全選択モードの試験の際、単に全選択等の操
作がICテスタに内蔵されたプログラムにより行
なわれるのが普通であり、実際に全選択等が行な
われたかどうかを確認することは通常なされてい
ない。
一方、複数本同時選択或いは全選択の動作をメ
モリアレイから得られる情報により確認する方法
があるが、メモリアレイに試験のための特別な情
報を記憶させ、これを読出す必要があり、大変面
倒である。
〔発明が解決しようとする問題点〕
従来においては、試験時に容易に全選択等を確
認する手段がなく、もし、複数本同時選択或いは
全選択モードにおいて選択動作がされなかつたラ
インがあると、該ラインについて試験がなされな
かつたことになり、その分試験の信頼性，確実性
が低下してしまうという欠点がある。
〔問題点を解決するための手段〕
本発明は、半導体記憶装置に、そのビツト線を
選択するゲート信号線をゲート入力として構成す
る論理積回路を付加するか、或いはワード線をゲ
ート入力として構成する論理積回路を付加するこ
とにより、ビツト線或いはワード線が実際に複数
本同時選択或いは全選択の動作をされたかどうか
を確認できるようにする。
本発明の構成は下記に示す通りである。即ち、
ワード線WL或いはビツト線BLを複数本同時選
択又は全選択する手段と、 該ビツト線BLを選択する複数のゲート信号線
或いは複数のワード線WLを入力とし、前記複数
のゲート信号線或いは前記複数のワード線WLが
同時選択されたことを検出する論理回路と、 通常アクセス時に選択したメモリセルの情報を
外部へ出力する出力回路と、 全選択モード時に、前記論理回路の出力を該出
力回路に接続するスイツチ回路SWCと、 前記ワード線WLが複数本同時選択又は全選択
された時に前ビツト線BLを全非選択にするか、
或いは該ビツト線BLが複数本同時選択又は全選
択された時に該ワード線WLを全非選択にする手
段と を有する半導体記憶装置としての構成を有するも
のである。
第１図にNOR型メモリアレイを示しており、
NAND回路をトランジスタQ1，Q2，Q3……で構
成し、負荷のダイオード接続のデイプレツシヨン
型のトランジスタQLを介して高位の電源Vccに接
続し、NAND回路の他端は低位の電源Vssに接
続する。
そして、NAND回路の出力ノードは、専用
のパツドPMに接続する。或いは、出力ノード
の情報を既存の出力パツドP1より得られるよう
に切換回路SWCを介して出力パツドP1に接続す
る。切換回路SWCは、通常動作においては内部
回路を出力パツドＰに接続しており、試験時にお
いて、例えばP2に通常動作時には現われない信
号；高電圧等を印加することに応じて、内部回路
側を高インピーダンス状態となし、一方出力ノー
ドの情報が出力パツドP2に現われるように切
換える。
或いは、ノードの電位をみる代りに、トラン
ジスタQ1〜Q3……を流れる電流を監視すること
によつても全選択を確認できる（全選択時のみ流
れる）。
〔作用〕
ビツト線、或いはワード線の複数本同時選択乃
至全選択モードにおいて、１つでも選択動作が行
なわれないビツト線或いはワード線があれば、
NAND回路の出力ノードは“Ｈ”レベルとな
り（或いはNAND回路に電流が流れない）、これ
を監視することによつて、容易に全選択等が確認
できる。
〔実施例〕
第２図に本発明の実施例の構成図を表わしてお
り、図において、１はセルマトリクス、２はロウ
デコーダ、３はコラムデコーダ、４はコラムゲー
トであり、５は本発明の適用による全選択チエツ
ク回路である。そして、Am，Alはコラムアドレ
スの入力用パツド、Aj，Aiはロウアドレスの入
力用パツドであり、Axは他のコラムアドレス或
いはロウアドレスの入力用パツドである。また
１は出力パツドであり出力バツフア６を介してコ
ラムゲート４及び全選択チエツク回路５に接続す
るバス線１８に接続している。
アドレス入力用のパツドAm，Al，Aj，Ai，
及びAxには、それぞれアドレスバツフア７，８，
９，１０，１１が接続され、また高電圧検出回路
１２，１３，１４，１５，１６が接続している。
そして、高電圧検出回路１２〜１６は、アドレ
ス入力パツドAm，Al，Aj，Ai，Axに通常の動
作においては使用されないような高電圧が印加さ
れたとき、その出力anH，alH，ajH，alH，axHがロ
ーレベル（“Ｌ”）になる（常時は“Ｈ”）ように
なつている。
さらに、Amパツドのアドレスバツフア７の互
に反転した出力をそれぞれ一方の入力とし、高電
圧検出回路１２のanHをもう一方の入力とする２
つのNANDゲートが備えられ、その出力an，n
がコラムデコーダ３に接続している。同様にAj
パツドのアドレスバツフア９と高電圧検出回路１
４にも２つのNANDゲートが備えられ、その出
力aj，ｊがロウデコーダ２に接続されている。
また、Alパツドのアドレスバツフア８の互に
反転したアドレス信号をそれぞれの一方の入力と
し、もう一方の入力を高電圧検出回路１３の出力
alHとする２つのANDゲートが備えられ、出力al，
ａlがコラムデコーダ３に接続している。同様に、
Aiパツドのアドレスバツフア１０及び高電圧検
出回路１５の出力を入力とする２つのANDゲー
トが備えられ、出力ai，ｉがロウデコーダ２に
接続している。
またAXパツドの高電圧検出回路１６の出力aXH
はインバータ１７で反転してトランスフアゲート
のｎチヤネルMOSトランジスタQtのゲートに印
加されている。
一方、コラムゲート４に接続するバス線１８に
トランジスタQtのドレインを接続し、Qtのソー
ス側にはｎチヤネルMOSトランジスタQc１，Qc
２，Qc３…が多段に直列接続され、そのゲート
がコラムゲート４の選択信号線（コラムデコーダ
出力）に接続している。さらに、トランジスタ
QtのソースにはｎチヤネルMOSトランジスタ
Qw１，Qw２，QW３，QW４…が多段に直列接
続し、そのゲートがそれぞれワードラインWLに
接続している。そして、これらのトランジスタ
Qc１，Qc２，Qc３…及びQw１，Qw２，Qw３
…に流れる電流ic及びiwを出力パツドの１つであ
る。１パツドを監視することにより検知できる
ようになつている。或いは、全選択チエツク回路
のNANDゲートの出力の電圧を監視するよう
にしても良い。
以上の構成において、通常の使用時においては
各パツドAm，Al，Aj，Ai，Axには高電圧が印
加されることがないから、高電圧検出回路１２〜
１６の出力anH，alH，ajH，aiH，axHは高レベル
“Ｈ”のままであり、通常のようにアドレスバツ
フアを介してコラムデコーダ３或いはロウデコー
ダ２にアドレス信号が与えられ、通常のようにセ
ルマトリクス１にデータの書込み、読出しが行な
われる。
次に、試験時における動作を説明する。
〔ワード線全選択確認方法〕
ICテスタと連動するプローバによつて、以下
の操作が自動的に行なわれる。
パツドAmに高電圧を印加すると、高電圧検
出回路１２の出力anHは“Ｌ”レベルとなり
（通常は“Ｈ”）、２つのNANDゲートの出力が
共に“Ｈ”レベルになることにより、コラムデ
コーダ３の出力は全部“Ｌ”となり、コラムゲ
ート４は全部閉じ、ビツト線BL全非選択にな
る。これは、バス線１８に電流が流れないこと
で確認できる（ここで、セルは選択された場合
に電流を流すものとする）。
さらに、パツドAiに高電圧を印加すると、
高電圧検出回路１５の出力aiHが“Ｌ”レベル
になり（通常時“Ｈ”レベル）、i，aiが共に
“Ｌ”レベルになることによりロウデコーダ２
の出力が全部“Ｈ”になり、ワード線WL全選
択になる。
この時、ビツト線全非選択なのでバス線１８
に電流が流れない。
そこで、パツドAxに高電圧を印加すると、
高電圧検出回路１６の出力axHが“Ｌ”レベル
になり（通常時“Ｈ”レベル）、トランスフア
ゲートのトランジスタQtがONしてバス線１８
と全選択チエツク回路５が接続される。
そして、ワード線全選択動作が正常に行なわ
れているのなら、ワード線WLをゲート入力と
するトランジスタQw１，Qw２，…が全てON
し、電流iwが流れるので、その電流がバス線１
８に流れることを確認すれば、ワード線全選択
が実際に行なわれたかどうかが検知される。
〔ビツト線全選択確認方法〕 まず、各コラムゲート４を選択した場合、各
ビツト線が選択されることを確認する。これに
より、ビツト線全選択はコラムゲート４全選択
を確認することにより、確認できることにな
る。
パツドAjに高電圧を印加する。高電圧検出
回路１４の出力ajHは“Ｌ”レベルになり（通
常は“Ｈ”レベル）、aj，jが“Ｈ”レベルに
なることにより、ワード線WL全非選択とな
る。これは、各ビツト線BLに電流が流れない
ことで確認できる。
さらに、パツドAlに高電圧を印加すると、
alHが“Ｌ”レベルになり（通常時“Ｈ”レベ
ル）、l，alが共に“Ｌ”レベルになることに
より、ビツト線全選択（コラムゲート全選択）
になる。しかしこの時、ワード線全非選択なの
で、バス線１８に電流が流ない。
そこで、パツドAxに高電圧を印加すると、
高電圧検出回路１６の出力axHが“Ｌ”レベル
になり、トランジスタQtがONしてバス線１８
と全選択チエツク回路５が接続される。動作が
正常であり、ビツト線（コラムゲート）が全選
択されているならば、コラムゲート４の各入力
をゲート入力とするトランジスタQc１，Qc
２，…が全てONし、電流icが流れるので、バ
ス線１８にこれが流れることを確認すれば、ビ
ツト線全選択が確認できることになる。
次に、第３図に本発明の他の実施例を表わして
いる。図において、特にワード線の全選択の確認
を行なう構成を表わし、この例においては、ビツ
ト線に通常接続されているセンスアンプSAを介
し、通常のデータの出力端子（パツド）を用い
て、先に第１図に示した全選択チエツク回路の
NAND回路（Ｑ１，Ｑ２，…）の出力ノード
の電位を検出するように構成している。ノード
の通常時OFFのトランスフアゲートTGを介して
センスアンプSAに接続し、各ビツト線とセンス
アンプSA間にトランスフアゲートTB０，TB１，T
Ｂ２，…等が設けられている（通常時ON）。
試験時において、先の実施例と同様にビツト線
全非選択となし、トランスフアゲートTB０，
TB１，…等も全てOFFにする。次にTGをONと
し、ノードをセンスアンプSAの１つに接続す
る。それにより、例えばSAの出力０にノード
の電位情報が現われるようにし、通常の出力パ
ツドの１つをみることにより、ワード線全選択動
作を確認できる。なお、ビツト線全選択について
も、ビツト線側（コラムゲート）にNAND回路
を設けることにより（コラムゲート入力をゲート
入力とする）行なうことができる。なお、この実
施例で、TG，TGB等のゲートの制御信号発生、或
いはワード線全選択及びビツト線全非選択、もし
くはビツト線全選択及びワード線全非選択の操作
は、第２図の場合と同様に、通常時に用いるパツ
ドに高電圧検出回路を備えることにより、高電圧
の印加で制御することができる。
以上、本発明について、全選択チエツク回路を
設けた例を示したが、全選択チエツク回路を複数
本同時選択チエツク回路構成として複数本同時選
択がなされたかどうかを確認することができるこ
とは明らかであろう。
第４図に、本発明の他の実施例として、全ワー
ド線又はビツト線の1/2が同時選択されているこ
とをチエツクする回路を示している。第４図にお
いて、第２図と対応部には同一符号で示してあ
る。
第４図の回路においては、ワード線及びビツト
線をそれぞれ1/2ずつのグループに分け、それぞ
れ1/2選択チエツク回路Ａ，Ｂの論理積回路のト
ランジスタのゲートに接続している。そして、そ
れぞれの論理積回路の負荷となるトランジスタ
QtA及びQtBのゲートは、各々Axパツドの高電圧
検出回路１６Ａ及びAyパツドの高電圧検出回路
１６Ｂに接続している。
以上の構成により、点の電位を検出すること
で、全ビツト線又はワード線の1/2が選択されて
いることがチエツクできる（このとき、Axパツ
ドに高電圧を印加する）。また点の電位を検出
することで、残りのビツト線又はワード線の選択
状態をチエツクできる（このとき、Ayパツドに
高電圧を印加する）。
〔発明の効果〕
以上のことから明らかなように、本発明によれ
ば、半導体記憶装置の試験時に、容易にワード線
或いはビツト線の複数本同時選択或いは全選択の
動作が行なわれたかどうかを確認することができ
るので、試験の確実性が向上できる。また、本発
明においては、あらかじめ特別の情報をメモリに
書込み、その情報を読出すことにより正常動作を
確認するといつた従来法に比べて簡単に行なうこ
とができ、試験に要する時間も短縮できる。
【図面の簡単な説明】
第１図は本発明の基本的構成図、第２図は本発
明の具体的実施例の構成図、第３図は他の実施例
の構成図、第４図は本発明の更に他の実施例の構
成図である。 Ｑ１，Ｑ２，Ｑ３…（ｎチヤネルMOS）トラ
ンジスタ、SWC…切換回路、Ｐ１，Ｐ２，PM…
パツド、BL…ビツト線、WL…ワード線、１…
セルマトリクス、２…ロウデコーダ、３…コラム
デコーダ、４…コラムゲート、５…全選択チエツ
ク回路、６…出力バツフア、７〜１１…アドレス
バツフア、１２…１６…高電圧検出回路、１７…
インバータ、１８…バス線。

Claims (1)

  1. 【特許請求の範囲】 １ ワード線或はビツト線を複数本同時選択又は
    全選択する手段と、 該ビツト線を選択する複数のゲート信号線或い
    は複数のワード線を入力とし、前記複数のゲート
    信号線或いは前記複数のワード線が同時選択され
    たことを検出する論理回路と、 通常アクセス時に選択したメモリセルの情報を
    外部へ出力する出力回路と、 全選択モード時に、前記論理回路の出力を該出
    力回路に接続するスイツチ回路と、 前記ワード線が複数本同時選択又は全選択され
    た時に前記ビツト線を全非選択にするか、或いは
    該ビツト線が複数本同時選択又は全選択された時
    に該ワード線を全非選択にする手段と を有する半導体記憶装置。
JP60131591A 1985-06-17 1985-06-17 半導体記憶装置 Granted JPS61289600A (ja)

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