JPH04119595A - 不揮発性半導体メモリ - Google Patents

不揮発性半導体メモリ

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JPH04119595A
JPH04119595A JP2238884A JP23888490A JPH04119595A JP H04119595 A JPH04119595 A JP H04119595A JP 2238884 A JP2238884 A JP 2238884A JP 23888490 A JP23888490 A JP 23888490A JP H04119595 A JPH04119595 A JP H04119595A
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JP
Japan
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bit line
cell transistor
monitoring
voltage
circuit
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JP2238884A
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Seiichiro Yokokura
横倉　誠一郎
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • G11C16/00—Erasable programmable read-only memories
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    • G—PHYSICS
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
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    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、メモリ集積回路に係り、特に不揮発性半導体
メモリにおける浮遊ゲート型メモリセルトランジスタの
ドレイン電圧をモニターするためのモニター回路に関す
る。
（従来の技術） 紫外線消去・再書込み可能な読出し専用メモリセルのア
レイを有するＥＦＲＯＭ、あるいは、電気的消去・再書
込み可能な読出し専用メモリセルのアレイを有するＥＥ
ＰＲＯＭなどの不揮発性半導体メモリにおいては、浮遊
ゲート型のメモリセルトランジスタの特性をモニターす
るためのモニター回路が内蔵されている。
第５図は、ＥＦＲＯＭに設けられた従来のモ二ター回路
を示しており、集積回路チップ上に形成されたメモリセ
ルアレイとは別領域にモニター用のＥＦＲＯＭセル５１
（浮遊ゲート型のメモリセルトランジスタ５２とメモリ
セル選択用のＭＯＳトランジスタ５３とが直列に接続さ
れてなる。）゛が設けられており、このメモリセル選択
用トランジスタ５３のドレインおよびゲート、セルトラ
ンジスタ５２の制御ゲートおよびソースが集積回路チッ
プ上のモニター用パッド（端子）５４〜５７に各対応し
て接続されている。
これにより、モニター用パッド５４〜５７に直接に測定
用針などを接触させ、モニター用のＥＦＲＯＭセルの特
性をモニターするようにしている。
一方、上記したセルトランジスタの読み出し動作の繰り
返しによる誤書込みを防止する目的で、セルトランジス
タのドレインに接続されるビット線と電源との間に読み
出し時のセルトランジスタのドレイン電圧ＶＤを低くク
ランプするためのビット線電圧クランプ回路が接続され
ている。この読み出し時のセルトランジスタのドレイン
電圧は、一般に、読み出し時にセルトランジスタのドレ
インからのホットキャリアによって１０年間でセルトラ
ンジスタの浮遊ゲートに電荷が蓄積されることによって
、セルトランジスタのゲート閾値電圧ｖＴｌ（）変化量
ΔＶ７１４カＡＶｔｏ＋０．　１．ＶＴｏ上昇スるドレ
イン電圧（通常、２．２Ｖ）の１／２程度（通常、１．
ＩＶ）に設定される。
ところで、上記したようなビット線電圧クランプ回路の
回路素子に異常があると、読み出し時のセルトランジス
タのドレイン電圧ＶＤが異常に高くなり、セルトランジ
スタの閾値電圧ＶＴ）Ｉが異常に高くなり、その結果、
ユーザーによる使用段階で不揮発性半導体メモリの作動
電圧の下限Ｖｃｃｍｉｎが悪化するという不良が発生す
ることがある。この問題は、特に低電源電圧で作動する
不揮発性半導体メモリの分野で発生し易い。
しかし、従来の不揮発性半導体メモリは、メモリセルト
ランジスタのドレイン電圧をモニターするためのモニタ
ー回路が設けられておらず、生産段階でのテストでビッ
ト線電圧クランプ回路に異常があるものを検出して不良
品として処理することができず、製品の信頼性上の問題
があった。
（発明が解決しようとする課題） 上記したように従来の不揮発性半導体メモリは、生産段
階でのテストでビット線電圧クランプ回路に異常がある
ものを検出することができず、製品の信頼性上の問題が
あった。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、メモリセルトランジスタのドレイン電圧を直
接的あるいは間接的にモニターでき、生産段階でのテス
トでビット線電圧クランプ回路に異常があるものを検出
して不良品として処理することが可能になり、製品の信
頼性を向上し得る不揮発性半導体メモリを提供すること
にある。
［発明の構成］ （課題を解決するための手段） 本発明は、浮遊ゲート型のメモリセルトランジスタのア
レイおよび読み出し時の上記セルトランジスタのドレイ
ン電圧を低くクランプするためのビット線電圧クランプ
回路を有する不揮発性半導体メモリにおいて、上記セル
トランジスタのドレイン電圧をモニターするためのモニ
ター手段が同一チップ上に設けられていることを特徴と
する。
また、本発明は、浮遊ゲート型のメモリセルトランジス
タのアレイおよび読み圧し時の上記セルトランジスタの
ドレイン電圧を低くクランプするためのビット線電圧ク
ランプ回路を有するウェハ状態の不揮発性半導体メモリ
において、上記セルトランジスタのドレイン電圧を直接
的あるいは間接的にモニターするためのモニター手段が
、メモリセルアレイとは別領域の同一チップ領域上、あ
るいは、ウェハのスクライブライン上に設けられている
ことを特徴とする。
（作　用） 読み出し時のメモリセルトランジスタのドレイン電圧を
モニターできるので、生産段階でのテストでビット線電
圧クランプ回路に異常があるものを検出して不良品とし
て処理することが可能になり、製品の信頼性を向上する
ことが可能になる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。
第１図は、本発明の第１実施例として、例えばＥＰＲＯ
Ｍのチップ上に形成された浮遊ゲート型のメモリセルト
ランジスタ１と、このセルトランジスタのドレインに接
続されたビット線２と、このビット線２とＶＣＣ電源と
の間に接続されたビット線電圧クランプ回路３と、上記
セルトランジスタ１のドレイン電圧をモニターするため
のモニター手段とを示している。このモニター手段とし
て、上記ビット線電圧クランプ回路３と上記ビット線２
との接続点に直接に接続されているモニター用パッド４
を示している。なお、通常は、上記セルトランジスタ１
とビット線電圧クランプ回路３との間にカラム選択用ト
ランジスタ（図示せず）が挿入されている。
上記ビット線電圧クランプ回路３の回路構成としては種
々のものが知られているが、その−具体例を第２図に示
している。即ち、ＶＣＣ電源端子とビット線２との間に
、負荷回路２１およびゲート閾値電圧が零■近傍のＩ型
のＮチャネルトランジスタ２２が直列に接続され、この
ビット線電圧クランプ用の１型トランジスタ２２のゲー
トにバイアス電圧生成回路２４から抵抗Ｒおよびキャパ
シタＣからなる電圧安定化回路を介してバイアス電圧が
供給されており、上記ビット線電圧クランプ用の１型ト
ランジスタ２２とビット線２との接続点に前記モニター
用バッド４が接続されている。
上記バイアス電圧生成回路２４は、ＶＣＣ電源端子とＶ
ＳＳ電源（接地電位）との間に、チップイネーブル信号
ＣＥの活性状態／非活性状態に応じてオン／オフ状態と
なるようにゲート制御されるエンハンスメント型のＰチ
ャネルトランジスタ２５と、ゲート・ソース相互が接続
されたデイブレーション型のＮチャネルトランジスタ２
６と、ドレイン・ゲート相互が接続された１型のＮチャ
ネルトランジスタ２７とが直列に接続され、上記デイブ
レーション型トランジスタ２６およびエヤＮチャネルト
ランジスタ２７のドレイン相互接続点（バイアス電圧出
力端）とＶＳＳ電源との間に、チップイネーブル信号Ｃ
Ｅの活性状態／非活性状態に応じてオフ／オン状態とな
るようにゲート制御されるエンハンスメント型のＮチャ
ネルトランジスタ２８が接続されている。
上記実施例のＥＦＲＯＭにおいては、バイアス電圧生成
回路２４および電圧クランプ用のＩ型トランジスタ２２
が正常であれば、バイアス電圧生成回路２４のバイアス
出力電圧はほぼ１．１Ｖになり、ビット線電圧クランプ
用のＩ型トランジスタ２２とビット線２との接続点の電
圧（モニターすべきセルトランジスタのドレイン電圧）
もほぼ１．１ｖになる。従って、読み出し時のメモリセ
ルトランジスタのドレイン電圧をモニター用パッド４を
通してモニターすることにより、生産段階でのテストで
ビット線電圧クランプ回路３に異常があるものを検出し
て不良品として処理することが可能になり、製品の信頼
性を向上することが可能になる。
なお、上記実施例のモニター用バッド４は、他のパッド
（例えばポンディングパッド）と兼用してもよく、この
場合には、前記セルトランジスタのドレイン電圧および
他の回路部の電圧との論理和をとって上記パッド４に導
くようにすればよい。
また、上記実施例では、セルトランジスタのドレイン電
圧を直接にモニター用パッド４に導いて直接的にモニタ
ーしたが、ＥＰＲＯＭ内のアナログ電圧比較回路（例え
ばセルトランジスタのデータを読み出すためのビット線
電位検知回路）を利用してセルトランジスタのドレイン
電圧を基準電圧と比較した結果をモニター用パッド４に
導き、間接的にモニターするようにしてもよい。
第３図は、本発明の第２実施例として、ウェハ状態の不
揮発性半導体メモリ（例えばＥＦＲＯＭ）のチップ領域
３０上に形成された浮遊ゲート型のメモリセルトランジ
スタ１と、読み出し時の上記セルトランジスタ１のドレ
イン電圧を低くクランプするためのビット線電圧クラン
プ回路３と、通常のポンディングパッド５・・・と、上
記セルトランジスタ１のドレイン電圧をモニターするた
めのモニター手段とを示している。このモニター手段と
して、上記セルトランジスタ１のメモリセルアレイとは
別領域の上記チップ領域３０上（あるいはウェハのスク
ライブライン上でもよい。）に設けられたモニター回路
３１と、このモニター回路３１のビット線接続点に接続
されているモニター用バッド４とを示している。
なお、上記モニター回路３１は、例えば第２図に示した
バイアス電圧生成回路２４と同様の構成、あるいは、こ
のバイアス電圧生成回路２４のチップイネーブル制御用
のトランジスタを省略した第４図に示すような構成であ
る。即ち、第４図に示すモニター回路は、ＶＣＣ電源端
子とＶｓｓ電源との間に、ゲート・ソース相互が接続さ
れたデイブレーション型のＮチャネルトランジスタ３２
と、ドレイン・ゲート相互が接続されたＩ型のＮチャネ
ルトランジスタ３３とが直列に接続されたものである。
上記第２実施例のＥＦＲＯＭにおいても、読み出し時の
メモリセルトランジスタ１のドレイン電圧をモニター回
路３１およびモニター用バッド４によってモニターでき
るので、生産段階でのテストでビット線電圧クランプ回
路３に異常があるものを検出して不良品として処理する
ことが可能になり、製品の信頼性を向上することが可能
になる。
なお、上記モニター回路３１としては、本来のビット線
電圧クランプ回路３の特性を反映し得る簡略化した構成
を用いてもよく、例えば第２図に示したバイアス電圧生
成回路２４中のデイブレーション型トランジスタ２６ま
たはＩ型Ｎチャネルトランジスタ２７と同様のトランジ
スタを設け、このトランジスタの特性をモニターするよ
うにしてもよい。
［発明の効果］ 上述したように本発明の不揮発性半導体メモリによれば
、不揮発性メモリセルトランジスタのドレイン電圧を直
接的あるいは間接的にモニターでき、生産段階でのテス
トでビット線電圧クランプ回路に異常があるものを検出
して不良品として処理することが可能になり、製品の信
頼性を向上することができる。
【図面の簡単な説明】
第１図は本発明の不揮発性半導体メモリに設けられたモ
ニター回路の一実施例を示すブロック図、第２図は第１
図中のモニター回路の一具体例を示す回路図、第３図は
本発明のウェハ状態の不揮発性半導体メモリに設けられ
たモニター回路の一実施例を示すブロック図、第４図は
第３図中のモニター回路の一興体例を示す回路図、第５
図は従来の不揮発性半導体メモリに設けられたモニター
回路を示す回路図である。 １・・・メモリセルトランジスタ、２・・・ビット線、
３・・・ビット線電圧クランプ回路、４・・・モニター
用バッド、５・・・ポンディングパッド、２１・・・負
荷回路、２２・・・ビット線電圧クランプ用のＩ型トラ
ンジスタ、２４・・・バイアス電圧生成回路、２５・・
・エンハンスメント型のＰチャネルトランジスタ、２６
．３２・・・デイブレーション型のＮチャネルトランジ
スタ、２７．３３・・・Ｉ型のＮチャネルトランジスタ
、２８・・・エンハンスメント型のＮチャネルトランジ
スタ、 ３０・・・チップ領域・ １・・・モニ ター回路。 田願人代理人

Claims (2)

    【特許請求の範囲】
  1. （１）浮遊ゲート型のメモリセルトランジスタのアレイ
    および読み出し時の上記セルトランジスタのドレイン電
    圧を低くクランプするためのビット線電圧クランプ回路
    を有する不揮発性半導体メモリにおいて、 上記セルトランジスタのドレイン電圧を直接的あるいは
    間接的にモニターするためのモニター手段が同一チップ
    上に設けられている ことを特徴とする不揮発性半導体メモリ。
  2. （２）浮遊ゲート型のメモリセルトランジスタのアレイ
    および読み出し時の上記セルトランジスタのドレイン電
    圧を低くクランプするためのビット線電圧クランプ回路
    を有するウェハ状態の不揮発性半導体メモリにおいて、 上記セルトランジスタのドレイン電圧を直接的あるいは
    間接的にモニターするためのモニター手段が、メモリセ
    ルアレイとは別領域の同一チップ領域上、あるいは、ウ
    ェハのスクライブライン上に設けられていることを特徴
    とする不揮発性半導体メモリ。
JP2238884A 1990-09-11 1990-09-11 不揮発性半導体メモリ Pending JPH04119595A (ja)

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