KR0140124B1

KR0140124B1 - 반도체 메모리 장치의 전원 전압 검출회로

Info

Publication number: KR0140124B1
Application number: KR1019950020768A
Authority: KR
Inventors: 김창래
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-07-14
Filing date: 1995-07-14
Publication date: 1998-07-15
Also published as: US5907283A; JPH0935484A; KR970007378A

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야:

고 전원 전압에서도 장시간 동안 칩의 신뢰성을 보장하도록 특정 레벨을 감지하는 전원 전압 검출 회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제:

칩이 동작되지 않는 대기상태일 때의 전류의 흐름을 억제하며 고 전원에서 Deviice의 고신뢰성을 보장할 수 있는 전원 전압 검출 회로를 제공함에 있다.

3. 발명의 해결방법의 요지:

제1,2엔형트랜지스터와 제1,2피형트랜지스터를 포함하며 상기 제1전원 전압 노드와 상기 제2기준 전압 노드의 전압이 비교되어 출력되는 차등증폭기와, 게이트는 상기 제2기준 전압 노드와 연결되고 소오스는 접지 전압과 연결되는 제5엔형트랜지스터와, 소오스는 상기 제5엔형트랜지스터의 드레인과 연결되고 게이트에 상기 차동 증폭기를 제어하기 위한 칩선택신호가 인가되는 제3,4엔형트랜지스터와, 드레인은 상기 차동 증폭기의 출력단과 연결되고 소오스는 접지전압과 연결되고 게이트는 제1인버터에 의한 반전된 칩 선택신호가 인가되는 제6엔형트랜지스터와, 상기 제6엔형트랜지스터의 드레인과 연결되어 지연시키는 지연 수단인 제2,3인버터와, 한측에는 상기 제1인버터의 출력단과 연결되고 타측에는 상기 제3인버터의 출력단과 연결되어 칩이 대기상태시 항상 낮은 전압으로 최종 출력되는 NOR게이트로 구비된 것을 요지로 한다.

4. 발명의 중용한 용도:

저 전압에서도 사용할 수 있는 반도체 메모리 장치의 전원 전압 검출 회로에 적합하다.

Description

반도체 메모리 장치의 전원 전압 검출회로

제1도는 종래의 전원 전압 검출 회로도

제2도는 제1도에 따른 전압 파형도

제3도는 본 발명에 따른 전원전압 검출 회로도

제4도는 제3도에 따른 전압 파형도

본 발명은 반도체 메모리 장치에 있어서, 내부 전원 전압과 외부 전원 전압이 사용되는 회로에 관한 것으로, 특히 고 전압 전원에서도 장시간 동안 칩의 신뢰성을 보장하도록 특정 레벨을 감지하는 전원 전압 검출 회로에 관한 것이다.

일반적으로, 반도체 메모리 장치는 외부 전원 전압과 접지 전압 및 제어신호에 의해 동작되며 일정 전원 전압 구간내에서 제품의 AC 및 DC특성이 만족된다. 또한 번인 테스트(Burn-IN test)와 같은 특정 전압 이상(VCCext = 6∼8V)에서 동작하는 회로를 구현하기 위하여 특정 전압레벨을 감지할 수 있는 상기 전원 전압 검출 회로가 필요하다. 이러한 회로는 고 전원 전압에서도 장시간 동안 칩의 신뢰성을 보장할 수 있어야 한다.

그리고, 반도체 공정의 미세화에 따른 소자의 신뢰성은 취약해지므로 외부에서 인가되는 전압을 내부에서 안정되게 사용할 수 있고, 일정 레벨의 내부 전압으로 강하시키는 내부 전압 강하 회로(IVC : Internal Voltage Converter)를 사용하여 상기 소자의 신뢰성을 만족시키고 있다.

제1도는 종래의 전원 전압 검출 회로를 도시하고 있다.

그리고 제2도는 상기 제1도에 따른 전압 파형도이다.

상기 제1도와 제2도를 참조하여 구성 및 동작 설명이 후술된다. 상기 전원 전압 검출 회로의 구성은 다음과 같다. 상기 외부 전원 전압에 따라 일정한 전압 특성을 갖는 기준 전압 발생기(10)의 출력 Vref와, 상기 외부 전원 전압의 변화에 따라 출력 레벨도 동시에 변화되는 출력 Va와, 상기 출력 Vref와 출력 Va의 전압이 비교되어 증폭되는 차동증폭기(100)로 구성된다.

상기 종래의 전원 전압 검출 회로의 구성에 따른 간단한 동작 설명을 후술한다.

상기 외부 전원 전압은 상기 기준 전압 발생기(10)와 제1,2피형트랜지스터(1,2)와 제1,2저항(8,9)에 공급되어지고 상기 차동증폭기(100)에 의한 일정한 전원출력(Vout)이 제1,2인버터(6,7)에 공급된다.

상기 외부 전원 전압의 변화에 따라 출력 레벨도 동시에 변화되는 상기 출력 Va전압의 수식은 아래와 같다.

상기 제2도의 외부 전원 전압 영역 I에서의 전압 Va는 전압 Vref에 비해 낮은 전압을 갖는 특성을 가지므로 상기 두 전압인 Va와 Vref가 상기 차동증폭기(100)의 입력으로 인가될 경우 상기 출력 Vout은 로우상태가 된다.

또한, 상기 제2도에서의 외부 전원 전압이 증가되는 영역 II에서는 Va전압이 Vref전압보다 크므로 상기 차동증폭기(100)의 출력 전압 Vout은 5∼7V의 hish 레벨을 가지므로 이러한 상기 외부 전원 전압의 하이 상태에서 장시간동안 상기 제1인버터(6)의 게이트에 가해지는 스트레스가 더욱 커지게 되어 칩의 신뢰성이 떨어지게 되는 문제점이 있다.

또한, 칩이 동작되지 않는 대기 상태일때 바이어스 트랜지스터(5)가 항상 턴-온되어 있으므로 전류의 흐름이 항상 존재하게 되는 문제점이 있다.

따라서, 본 발명의 목적은 칩이 동작되지 않는 대기상태일 때의 전류의 흐름을 억제하여 저 전원에서도 사용할 수 있는 전원 전압 검출 회로를 제공함에 있다.

본 발명의 또 다른 목적은 상기 외부 전원 전압의 하이레벨영역에서 상기 차동증폭기(100)의 출력은 로우레벨로 되게 하여 소자에 가해지는 스트레스를 줄일 수 있는 상기 전원 전압 검출 회로를 제공함에 있다.

따라서, 칩의 신뢰성을 향상시킬 수 있다.

상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 제1,2엔형트랜지스터와 제1,2피형트랜지스터를 포함하며 상기 제1전원 전압 노드와 상기 제2기준 전압 노드의 전압이 비교되어 출력되는 차동증폭기와, 게이트는 상기 제2기준 전압 노드와 연결되고 소오스는 접지전압과 연결되는 제5엔형트랜지스터와, 소오스는 상기 제5엔형트랜지스터의 드레인과 연결되고 게이트에 상기 차동 증폭기를 제어하기 위한 칩선택신호가 인가되는 제3,4엔형트랜지스터와, 드레인은 상기 차동출력기의 출력단과 연결되고 소오스는 접지전압과 연결되고 게이트는 제1인버터에 의한 반전된 칩 선택신호가 인가되는 제6엔형트랜지스터와, 상기 제6엔형트랜지스터의 드레인과 연결되어 지연시키는 지연수단인 제2,3인버터와,한측에는 상기 제1인버터의 출력단과 연결되고 타측에는 상기 제3인버터의 출력단과 연결되어 칩이 대기상태시 항상 낮은 전압으로 최종 출력되는 (Nor Gate)로 구비된 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제3도는 본 발명에 따른 반도체 메모리 장치의 전원 전압 검출 회로를 도시하고 있다.

그리고, 제4도는 상기 제3도에 따른 파형도이다.

상기 제3도와 제4도를 중심으로 전원 전압 검출 회로의 구성 및 동작 설명이 후술된다. 즉, 제1,2피형트랜지스터(21, 22)와 제1,2엔형트랜지스터(23, 24)로 이루어진 차동증폭기(100)를 가지며 상기 제1,2엔형트랜지스터의 게이트에는 상기 외부 전원 전압이 인가되는 제1,2저항(29,30)의 중간절점과 연결되어 상기 외부 전원 전압에 따라 일정한 비율로 변화되는 전압인 Va와 기준전압 Vref가 인가되고 소오스에는 칩선택 신호가 게이트에 인가되는 제3,4엔형 트랜지스터(25, 26)의 드레인과 연결되어 항상 로우레벨로 출력하는 상기 차동증폭기(100)의 출력신호인 Vout를 출력한다. 그리고, 드레인은 상기 출력 Vout과 연결되고 소오스는 접지전압과 연결되고 게이트는 반전된 칩선택 신호를 출력하는 제1인버터(33)의 출력단과 연결되는 제6엔형트랜지스터(28)과, 상기 제6엔형트랜지스터(28)의 드레인과 상기 Vout과 공통연결되어 지연시키는 지연수단 제2,3인버터(31,32)와, 한측에는 상기 제1인버터(33)의 출력단과연결되고 타측에는 상기 제3인버터의 출력단과 연결되는 난드게이트(34)로 구성된다. 또한, 제1,2피형트랜지스터(21,22)와 상기 제2저항(30)은 상기 외부 전원 전압이 인가되고 상기 제2,3,1인버터(31, 32, 33)의 전원전아은 내부 전원 강화 회로의 출력이 인가된다.

상기 외부전원 전압에 대하여 변하는 전압인 Va는,

의 관계가 된다. 즉, 외부 전원 전압에 대하여,

의 비율로 증가한다. 상기 기준전압은 1.5∼2V사이의 전위를 갖는 기준전압이다. 먼저 칩이 선택되지 않는 상태에서의 상기 칩선택신호(CS)는 로우이고 상기 제3,4엔형트랜지스터(25,26)이 턴-오프되어 있어 상기 차동증폭기(100)는 동작되지 않는다. 상기 제1,2피형트랜지스터(21,22)는 턴-오프상태가 되며, 상기 제6엔형 트랜지스터(28)은 턴-온상태가 되어 상기 출력전압 Vout는 로우를 유지하게 된다. 그리고, 상기 제1인버터(33)의 출력은 하이가 되고, 상기 제3인버터(32)의 출력은 로우상태가 되어 결국 상기 NOR게이트(34)를 통한 최종 출력은 로우상태가 되어 결국 상기 NOR게이트(34)를 통한 최종 출려은 로우가 되어 소자에 가해지는 스트레스를 줄일 수 있다. 또한 칩이 선택되어 있는 경우에는 상기 칩선택신호는 하이가 되고 상기 제3,4트랜지스터(25,26)은 턴-온 상태가 되어 상기 차동증폭기(100)는 정상동작을 하게 된다. 상기 제1인버터(33)의 출력이 로우가 되어 상기 제6트랜지스터(28)은 턴-오프상태가 된다. 상기 제2도의 전원 전압 영역 I에서 상기 전압 Va는 상기 전압 Vref의 전위보다 낮은 전위이므로 상기 제2,4,5트랜지스터(24,26,27)로 흐르는 전류량이 증가하고 상기 제1,3,5트랜지스터(23, 25, 27)로 흐르는 전류량이 감소하므로 상기 전압 Vout의 전위는 하이가 된다. 상기 외부 전원 전압이 증가함에 따라 상기 출력 Va의 전압도 증가하는데 상기 외부 전원 전압 영역 II에서는 상기 출력 Va의 전위는 상기 전압 Vref의 전위보다 높은 전위이므로 상기 제1,3,5트랜지스터(23,25,27)로 흐르는 전류량이 증가하고 상기 제2,4,5트랜지스터(24,26,27)로 흐르는 전류량은 감소한다.

따라서, 상기 전압 Vout의 전위는 로우가 된다.

상기 제1인버터(33)의 출력은 로우이고, 또한 상기 제3인버터(32)의 출력되 로우가 되어 결국 NOR게이트(34)를 통한 최종 출력은 하이가 된다.

따라서, 칩이 동작되지 않을 때 전류의 흐름을 억제하여 저 전원에서도 사용할 수 있는 효과가 있다.

Claims

외부 전원 전압의 변화에 따라 출력 전압 레벨도 동시에 변화되는 제1전원 전압노드와, 상기 외부 전원 전압에 따라 일정한 전압 특성을 갖는 제2기준 전압 노드를 가지며 저 전원에서도 동작되는 반도체 메모리 장치의 전원 전압 검출 회로에 있어서; 제1,2엔형트랜지스터와 제1,2피형트랜지스터를 포함하며 상기 제1전원 전압 노드와 상기 제2기준 전압 노드의 전압이 비교되어 출력되는 차동증폭기와; 게이트는 상기 제2기준 전압 노드와 연결되고 소오스는 접지 전압과 연결되는 제5엔형트랜지스터와; 소오스는 상기 제5엔형트랜지스터의 드레인과 연결되고 게이트에 상기 차동 증폭기를 제어하기 위한 칩선택 신호가 인가되는 제3,4엔형트랜지스터와; 드레인은 상기 차동증폭기의 출력단과 연결되고 소오스는 접지전압과 연결되고 게이트는 제1인버터에 의한 반전된 칩 선택신호가 인가되는 제6엔형트랜지스터와; 상기 제6엔형트랜지스터의 드레인과 연결되어 지연시키는 지연 수단인 제2,3인버터와; 한측에는 상기 제1인버터의 출력단과 연결되고 타측에는 상기 제3인버터의 출력단과 연결되어 칩이 대기상태시 항상 낮은 전압으로 최종 출력되는 NOR게이트로 구비된 것을 특징으로 하는 반도체 메모리 장치의 전원 전압 검출 회로.
제1항에 있어서, 상기 제3,4엔형트랜지스터는 게이트에 칩선택신호가 인가되는 엔형모오스트랜지스터임을 특징으로 하는 반도체 메모리 장치의 전원 전압 검출 회로.
제1항에 있어서, 상기 제3,4엔형트랜지스터는 상기 차동증폭기를 제어하여 대기상태시 전류의 흐름을 차단하는 것을 특징으로 하는 반도체 메모리장치의 전원 전압 검출 회로.