JPH0935484A - 半導体メモリ装置の電圧検出回路 - Google Patents
半導体メモリ装置の電圧検出回路Info
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- JPH0935484A JPH0935484A JP8184760A JP18476096A JPH0935484A JP H0935484 A JPH0935484 A JP H0935484A JP 8184760 A JP8184760 A JP 8184760A JP 18476096 A JP18476096 A JP 18476096A JP H0935484 A JPH0935484 A JP H0935484A
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- 239000004065 semiconductor Substances 0.000 title claims description 5
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- 230000004044 response Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 長時間の高電圧印加でも素子に対するストレ
スが抑えられ、また待機状態での消費電流を抑制するこ
とが可能で、より高信頼性で低電源電圧向きの電圧検出
回路を提供する。 【解決手段】 能動負荷２１，２２の制御端子を基準電
圧Ｖｒｅｆを入力するＦＥＴ２４の側へ接続すると共に
分圧電圧Ｖａを入力するＦＥＴ２３の側から出力電圧Ｖ
ｏｕｔをとるようにし、そして、チップ選択信号ＣＳに
従いオンオフする待機スイッチ２５，２６設けて差動増
幅器１００の動作電流を制御する。また、プルダウンス
イッチ２８はチップ選択信号ＣＳに従て待機時に出力電
圧Ｖｏｕｔのロウレベルを維持する。高電圧印加時にロ
ウレベル出力となる差動増幅器としたことでストレス発
生が抑えられ、尚且つ待機状態ではオフになる待機スイ
ッチを差動増幅器に設けたことで消費電流を抑制するこ
とが可能である。
スが抑えられ、また待機状態での消費電流を抑制するこ
とが可能で、より高信頼性で低電源電圧向きの電圧検出
回路を提供する。 【解決手段】 能動負荷２１，２２の制御端子を基準電
圧Ｖｒｅｆを入力するＦＥＴ２４の側へ接続すると共に
分圧電圧Ｖａを入力するＦＥＴ２３の側から出力電圧Ｖ
ｏｕｔをとるようにし、そして、チップ選択信号ＣＳに
従いオンオフする待機スイッチ２５，２６設けて差動増
幅器１００の動作電流を制御する。また、プルダウンス
イッチ２８はチップ選択信号ＣＳに従て待機時に出力電
圧Ｖｏｕｔのロウレベルを維持する。高電圧印加時にロ
ウレベル出力となる差動増幅器としたことでストレス発
生が抑えられ、尚且つ待機状態ではオフになる待機スイ
ッチを差動増幅器に設けたことで消費電流を抑制するこ
とが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、電源電圧のレベルを感知するための電圧検
出回路に関する。
関し、特に、電源電圧のレベルを感知するための電圧検
出回路に関する。
【０００２】
【従来の技術】一般に、半導体メモリ装置は、電源電
圧、接地電圧、制御信号を提供することにより動作し、
一定の電源電圧範囲内で製品のＡＣ及びＤＣ特性が満足
されるようになっている。そして最近では、微細化に伴
う素子の信頼性を確保するため、外部から印加される外
部電源電圧を内部電圧変換回路（ＩＶＣ：Internal Vol
tage Converter) で降下させて一定の内部電源電圧を発
生し使用するようにしている。この内部電源電圧の定レ
ベル維持のためには電圧検出回路が必要となる。また、
バーンインテスト (Burn-In Test) 等で使用される特定
電圧（ＶＣＣ ext＝６〜８Ｖ）を感知してテスト動作を
実施するためにも、その特定電圧を感知する電圧検出回
路が必要になる。このような回路は、高電圧下における
長時間の動作信頼性を保障すべきである。
圧、接地電圧、制御信号を提供することにより動作し、
一定の電源電圧範囲内で製品のＡＣ及びＤＣ特性が満足
されるようになっている。そして最近では、微細化に伴
う素子の信頼性を確保するため、外部から印加される外
部電源電圧を内部電圧変換回路（ＩＶＣ：Internal Vol
tage Converter) で降下させて一定の内部電源電圧を発
生し使用するようにしている。この内部電源電圧の定レ
ベル維持のためには電圧検出回路が必要となる。また、
バーンインテスト (Burn-In Test) 等で使用される特定
電圧（ＶＣＣ ext＝６〜８Ｖ）を感知してテスト動作を
実施するためにも、その特定電圧を感知する電圧検出回
路が必要になる。このような回路は、高電圧下における
長時間の動作信頼性を保障すべきである。
【０００３】図１に、通常の電圧検出回路を示す。この
電圧検出回路は、外部電源電圧ＥＶccを入力して定電圧
を発生する基準電圧発生器１０による基準電圧Ｖref
と、外部電源電圧ＥＶccを抵抗８，９により分圧した分
圧電圧Ｖａと、を差動入力とする差動増幅器１００を用
いて構成される。差動増幅器１００の能動負荷である第
１ＰＭＯＳトランジスタ１及び第２ＰＭＯＳトランジス
タ２には外部電源電圧ＥＶccが提供され、その制御端子
は分圧電圧入力側へ接続されて動作する。この差動増幅
器１００の基準電圧入力側から発生される出力電圧Ｖou
t は、直列接続した駆動手段のインバータ６，７へ送ら
れて所定の回路へ出力される。
電圧検出回路は、外部電源電圧ＥＶccを入力して定電圧
を発生する基準電圧発生器１０による基準電圧Ｖref
と、外部電源電圧ＥＶccを抵抗８，９により分圧した分
圧電圧Ｖａと、を差動入力とする差動増幅器１００を用
いて構成される。差動増幅器１００の能動負荷である第
１ＰＭＯＳトランジスタ１及び第２ＰＭＯＳトランジス
タ２には外部電源電圧ＥＶccが提供され、その制御端子
は分圧電圧入力側へ接続されて動作する。この差動増幅
器１００の基準電圧入力側から発生される出力電圧Ｖou
t は、直列接続した駆動手段のインバータ６，７へ送ら
れて所定の回路へ出力される。
【０００４】
【発明が解決しようとする課題】図２に、図１の回路に
ついての電圧波形図を示してある。外部電源電圧ＥＶcc
に従って変化する分圧電圧Ｖａを式で表すと、Ｖａ＝Ｅ
Ｖcc×抵抗８／（抵抗８＋抵抗９）となる。外部電源電
圧ＥＶccが規定値以下の外部電源電圧領域Ｉにおける分
圧電圧Ｖａは基準電圧Ｖref よりも低くなるので、差動
増幅器１００の出力電圧Ｖout は論理“ロウ”の状態に
なる。
ついての電圧波形図を示してある。外部電源電圧ＥＶcc
に従って変化する分圧電圧Ｖａを式で表すと、Ｖａ＝Ｅ
Ｖcc×抵抗８／（抵抗８＋抵抗９）となる。外部電源電
圧ＥＶccが規定値以下の外部電源電圧領域Ｉにおける分
圧電圧Ｖａは基準電圧Ｖref よりも低くなるので、差動
増幅器１００の出力電圧Ｖout は論理“ロウ”の状態に
なる。
【０００５】一方、外部電源電圧ＥＶccが規定値を越え
て印加される外部電源電圧領域IIにおける分圧電圧Ｖａ
は基準電圧Ｖref より大きくなるので、差動増幅器１０
０の出力電圧Ｖout は論理“ハイ”となるが、そのとき
の論理“ハイ”レベルは、外部電源電圧ＥＶccのレベル
に準ずるものとなる。この高レベルの出力電圧Ｖout
が、テスト等の長時間にわたって第１のインバータ６へ
印加されることになると、該インバータ６を構成するト
ランジスタのゲートに過大なストレスが加えられ、最悪
の場合には絶縁破壊などを発生しチップの信頼性に影響
する。
て印加される外部電源電圧領域IIにおける分圧電圧Ｖａ
は基準電圧Ｖref より大きくなるので、差動増幅器１０
０の出力電圧Ｖout は論理“ハイ”となるが、そのとき
の論理“ハイ”レベルは、外部電源電圧ＥＶccのレベル
に準ずるものとなる。この高レベルの出力電圧Ｖout
が、テスト等の長時間にわたって第１のインバータ６へ
印加されることになると、該インバータ６を構成するト
ランジスタのゲートに過大なストレスが加えられ、最悪
の場合には絶縁破壊などを発生しチップの信頼性に影響
する。
【０００６】また、従来の電圧検出回路では定電流源の
ＮＭＯＳトランジスタ５が常に導通状態にあるので、ア
クセスなどを行わないチップの待機状態でも動作電流を
常に流しており、待機電流を極力抑制しなければならな
い低電源電圧仕様には適していない。
ＮＭＯＳトランジスタ５が常に導通状態にあるので、ア
クセスなどを行わないチップの待機状態でも動作電流を
常に流しており、待機電流を極力抑制しなければならな
い低電源電圧仕様には適していない。
【０００７】
【課題を解決するための手段】以上の従来技術に鑑みて
本発明は、外部電源電圧を分圧した分圧電圧と所定の基
準電圧とを差動入力とし、外部電源電圧を能動負荷に受
けて動作する差動増幅器を備えた半導体メモリ装置の電
圧検出回路において、能動負荷の制御端子を基準電圧入
力側に接続すると共に分圧電圧入力側から出力電圧をと
るようにし、そして、メモリ待機状態を示す信号に従い
オンオフする待機スイッチを設けて差動増幅器の動作電
流を制御することを特徴としている。またこのような電
圧検出回路において、メモリ待機状態を示す信号に従い
オンオフして差動増幅器の出力電圧に対するプルダウン
制御を行うプルダウンスイッチを更に設けることを特徴
とする。
本発明は、外部電源電圧を分圧した分圧電圧と所定の基
準電圧とを差動入力とし、外部電源電圧を能動負荷に受
けて動作する差動増幅器を備えた半導体メモリ装置の電
圧検出回路において、能動負荷の制御端子を基準電圧入
力側に接続すると共に分圧電圧入力側から出力電圧をと
るようにし、そして、メモリ待機状態を示す信号に従い
オンオフする待機スイッチを設けて差動増幅器の動作電
流を制御することを特徴としている。またこのような電
圧検出回路において、メモリ待機状態を示す信号に従い
オンオフして差動増幅器の出力電圧に対するプルダウン
制御を行うプルダウンスイッチを更に設けることを特徴
とする。
【０００８】この電圧検出回路では、内部電源電圧で動
作する論理回路を用いて差動増幅器の出力電圧とメモリ
待機状態を示す信号とを論理演算して出力し、メモリの
内部回路レベルの出力信号を得るようにしておくことが
できる。また、メモリ待機状態を示す信号としては、チ
ップ選択信号を使用するとよい。
作する論理回路を用いて差動増幅器の出力電圧とメモリ
待機状態を示す信号とを論理演算して出力し、メモリの
内部回路レベルの出力信号を得るようにしておくことが
できる。また、メモリ待機状態を示す信号としては、チ
ップ選択信号を使用するとよい。
【０００９】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１０】図３に、本発明よる電圧検出回路の回路図
を示し、図４にその電圧波形図を示す。
を示し、図４にその電圧波形図を示す。
【００１１】差動増幅器１００において、外部電源電圧
ＥＶccにつながれた能動負荷の第１ＰＭＯＳトランジス
タ２１及び第２ＰＭＯＳトランジスタ２２は、その両ゲ
ートを第２ＰＭＯＳトランジスタ２２のドレインへ接続
してある。そして、第１ＰＭＯＳトランジスタ２１のド
レインには、分圧電圧Ｖａをゲート入力とする第１ＮＭ
ＯＳトランジスタ２３が接続され、第２ＰＭＯＳトラン
ジスタ２２のドレインには、基準電圧Ｖref をゲート入
力とする第２ＮＭＯＳトランジスタ２４が接続される。
出力電圧Ｖout は、第１ＰＭＯＳトランジスタ２１のド
レイン側から出力される。基準電圧Ｖref は図１のよう
な基準電圧発生器１０から出力される定電圧で、例えば
１．５Ｖ〜２Ｖとされる。また分圧電圧Ｖａは、外部電
源電圧ＥＶccを抵抗２９及び抵抗３０で分圧して発生さ
れる。この外部電源電圧ＥＶccに伴い変化する分圧電圧
Ｖａは、Ｖａ＝ＥＶcc×抵抗２９／（抵抗２９＋抵抗３
０）、即ち、外部電源電圧ＥＶccに対して抵抗２９／
（抵抗２９＋抵抗３０）の分圧比をもつ。
ＥＶccにつながれた能動負荷の第１ＰＭＯＳトランジス
タ２１及び第２ＰＭＯＳトランジスタ２２は、その両ゲ
ートを第２ＰＭＯＳトランジスタ２２のドレインへ接続
してある。そして、第１ＰＭＯＳトランジスタ２１のド
レインには、分圧電圧Ｖａをゲート入力とする第１ＮＭ
ＯＳトランジスタ２３が接続され、第２ＰＭＯＳトラン
ジスタ２２のドレインには、基準電圧Ｖref をゲート入
力とする第２ＮＭＯＳトランジスタ２４が接続される。
出力電圧Ｖout は、第１ＰＭＯＳトランジスタ２１のド
レイン側から出力される。基準電圧Ｖref は図１のよう
な基準電圧発生器１０から出力される定電圧で、例えば
１．５Ｖ〜２Ｖとされる。また分圧電圧Ｖａは、外部電
源電圧ＥＶccを抵抗２９及び抵抗３０で分圧して発生さ
れる。この外部電源電圧ＥＶccに伴い変化する分圧電圧
Ｖａは、Ｖａ＝ＥＶcc×抵抗２９／（抵抗２９＋抵抗３
０）、即ち、外部電源電圧ＥＶccに対して抵抗２９／
（抵抗２９＋抵抗３０）の分圧比をもつ。
【００１２】差動入力をゲートに受ける両ＮＭＯＳトラ
ンジスタ２３，２４の各ソースには、チップ選択信号Ｃ
Ｓでゲート制御される待機スイッチの第３ＮＭＯＳトラ
ンジスタ２５及び第４ＮＭＯＳトランジスタ２６が接続
され、そして、これらＮＭＯＳトランジスタ２５，２６
の各ソースは、基準電圧Ｖref をゲート入力とする定電
流源のＮＭＯＳトランジスタ２７を介して接地される。
チップ選択信号ＣＳは、よく知られたチップ選択時に活
性化される制御信号である。
ンジスタ２３，２４の各ソースには、チップ選択信号Ｃ
Ｓでゲート制御される待機スイッチの第３ＮＭＯＳトラ
ンジスタ２５及び第４ＮＭＯＳトランジスタ２６が接続
され、そして、これらＮＭＯＳトランジスタ２５，２６
の各ソースは、基準電圧Ｖref をゲート入力とする定電
流源のＮＭＯＳトランジスタ２７を介して接地される。
チップ選択信号ＣＳは、よく知られたチップ選択時に活
性化される制御信号である。
【００１３】また、第１ＰＭＯＳトランジスタ２１のド
レインに対しては、チップ選択信号ＣＳをインバータ３
３で反転してゲート制御されるプルダウンスイッチのＮ
ＭＯＳトランジスタ２８が設けられている。更に、出力
電圧Ｖout は、直列接続のインバータ３１，３２で駆動
された後、インバータ３３で反転したチップ選択信号Ｃ
ＳとＮＯＲゲート３４でＮＯＲ演算され、その結果が出
力される。これら各インバータ３１〜３３及びＮＯＲゲ
ート３４は内部電源電圧で動作するようにしてあり、出
力電圧Ｖout とチップ選択信号ＣＳとを論理演算して内
部回路レベルの出力信号を発生する。
レインに対しては、チップ選択信号ＣＳをインバータ３
３で反転してゲート制御されるプルダウンスイッチのＮ
ＭＯＳトランジスタ２８が設けられている。更に、出力
電圧Ｖout は、直列接続のインバータ３１，３２で駆動
された後、インバータ３３で反転したチップ選択信号Ｃ
ＳとＮＯＲゲート３４でＮＯＲ演算され、その結果が出
力される。これら各インバータ３１〜３３及びＮＯＲゲ
ート３４は内部電源電圧で動作するようにしてあり、出
力電圧Ｖout とチップ選択信号ＣＳとを論理演算して内
部回路レベルの出力信号を発生する。
【００１４】この電圧検出回路ではまず、チップ非選択
の待機状態においてチップ選択信号ＣＳが論理“ロウ”
なので、ＮＭＯＳトランジスタ２５，２６は非導通であ
る。従って差動増幅器１００の動作電流は流れず、また
出力電圧Ｖout をプルダウンするＮＭＯＳトランジスタ
２８が導通するので、出力電圧Ｖout は論理“ロウ”を
維持する。これに応じてインバータ３１の出力は論理
“ハイ”、インバータ３２の出力は論理“ロウ”にな
る。そして、この論理“ロウ”出力と、インバータ３３
で反転したチップ選択信号ＣＳの論理“ハイ”とがＮＯ
Ｒ演算されるので、ＮＯＲゲート３４を通じた最終出力
は論理“ロウ”になる。つまり、待機電流は抑制され
る。
の待機状態においてチップ選択信号ＣＳが論理“ロウ”
なので、ＮＭＯＳトランジスタ２５，２６は非導通であ
る。従って差動増幅器１００の動作電流は流れず、また
出力電圧Ｖout をプルダウンするＮＭＯＳトランジスタ
２８が導通するので、出力電圧Ｖout は論理“ロウ”を
維持する。これに応じてインバータ３１の出力は論理
“ハイ”、インバータ３２の出力は論理“ロウ”にな
る。そして、この論理“ロウ”出力と、インバータ３３
で反転したチップ選択信号ＣＳの論理“ハイ”とがＮＯ
Ｒ演算されるので、ＮＯＲゲート３４を通じた最終出力
は論理“ロウ”になる。つまり、待機電流は抑制され
る。
【００１５】一方、チップ選択で動作状態となる場合に
はチップ選択信号ＣＳが論理“ハイ”になるので、ＮＭ
ＯＳトランジスタ２５，２６は導通し、従って差動増幅
器１００に動作電流が流れて正常動作を遂行する。また
同時にインバータ３３の出力が論理“ロウ”にるので、
ＮＭＯＳトランジスタ２８は非導通になる。
はチップ選択信号ＣＳが論理“ハイ”になるので、ＮＭ
ＯＳトランジスタ２５，２６は導通し、従って差動増幅
器１００に動作電流が流れて正常動作を遂行する。また
同時にインバータ３３の出力が論理“ロウ”にるので、
ＮＭＯＳトランジスタ２８は非導通になる。
【００１６】外部電源電圧ＥＶccが規定値以下にあると
きの外部電源電圧領域Ｉで分圧電圧Ｖａは基準電圧Ｖre
f より低いので、基準電圧入力側のＮＭＯＳトランジス
タ２４，２６を介して流れる電流量の方が多くなり、こ
れに従って出力電圧Ｖout は論理“ハイ”の状態にな
る。これに応じてインバータ３１が論理“ロウ”出力、
インバータ３２が論理“ハイ”出力となり、チップ選択
信号ＣＳを反転するインバータ３３の論理“ロウ”出力
とＮＯＲ演算される結果、ＮＯＲゲート３４から論理
“ロウ”が出力される。
きの外部電源電圧領域Ｉで分圧電圧Ｖａは基準電圧Ｖre
f より低いので、基準電圧入力側のＮＭＯＳトランジス
タ２４，２６を介して流れる電流量の方が多くなり、こ
れに従って出力電圧Ｖout は論理“ハイ”の状態にな
る。これに応じてインバータ３１が論理“ロウ”出力、
インバータ３２が論理“ハイ”出力となり、チップ選択
信号ＣＳを反転するインバータ３３の論理“ロウ”出力
とＮＯＲ演算される結果、ＮＯＲゲート３４から論理
“ロウ”が出力される。
【００１７】外部電源電圧ＥＶccが規定値を越える外部
電源電圧領域IIでは出力電圧Ｖａが基準電圧Ｖref より
高くなるので、分圧電圧入力側のＮＭＯＳトランジスタ
２３，２５を介する電流量の方が増加し、これに従って
出力電圧Ｖout は論理“ロウ”の状態になる。これに応
じる結果、インバータ３２の出力は論理“ロウ”にな
り、ＮＯＲゲート３４でインバータ３３の論理“ロウ”
出力とＮＯＲ演算される結果、論理“ハイ”が最終的に
出力される。つまり、外部電源電圧ＥＶccがテスト用な
どの特定電圧になるような場合には差動増幅器１００の
出力電圧Ｖａが論理“ロウ”になり、これがインバータ
３１へ印加される結果、ストレスはなくなる。
電源電圧領域IIでは出力電圧Ｖａが基準電圧Ｖref より
高くなるので、分圧電圧入力側のＮＭＯＳトランジスタ
２３，２５を介する電流量の方が増加し、これに従って
出力電圧Ｖout は論理“ロウ”の状態になる。これに応
じる結果、インバータ３２の出力は論理“ロウ”にな
り、ＮＯＲゲート３４でインバータ３３の論理“ロウ”
出力とＮＯＲ演算される結果、論理“ハイ”が最終的に
出力される。つまり、外部電源電圧ＥＶccがテスト用な
どの特定電圧になるような場合には差動増幅器１００の
出力電圧Ｖａが論理“ロウ”になり、これがインバータ
３１へ印加される結果、ストレスはなくなる。
【００１８】
【発明の効果】本発明によれば、高電圧が印加される場
合に低レベル出力とする差動増幅器としたことでストレ
ス発生が抑えられ、尚且つ待機状態ではオフになる待機
スイッチを差動増幅器に設けたことで消費電流を抑制す
ることが可能である。従って、より高信頼性で低電源電
圧向きの電圧検出回路を提供することができる。
合に低レベル出力とする差動増幅器としたことでストレ
ス発生が抑えられ、尚且つ待機状態ではオフになる待機
スイッチを差動増幅器に設けたことで消費電流を抑制す
ることが可能である。従って、より高信頼性で低電源電
圧向きの電圧検出回路を提供することができる。
【図１】従来の電圧検出回路を示す回路図。
【図２】図１に示した電圧検出回路の電圧波形図。
【図３】本発明による電圧検出回路を示す回路図。
【図４】図３に示した電圧検出回路の電圧波形図。
２５，２６ 待機スイッチ ２８ プルダウンスイッチ １００ 差動増幅器
Claims (3)
- 【請求項１】 外部電源電圧を分圧した分圧電圧と所定
の基準電圧とを差動入力とし、外部電源電圧を能動負荷
に受けて動作する差動増幅器を備えた半導体メモリ装置
の電圧検出回路において、 能動負荷の制御端子を基準電圧入力側に接続すると共に
分圧電圧入力側から出力電圧をとるようにし、そして、
メモリ待機状態を示す信号に従いオンオフする待機スイ
ッチを設けて差動増幅器の動作電流を制御するようにし
たことを特徴とする電圧検出回路。 - 【請求項２】 メモリ待機状態を示す信号に従いオンオ
フして差動増幅器の出力電圧に対するプルダウン制御を
行うプルダウンスイッチを更に設けた請求項１記載の電
圧検出回路。 - 【請求項３】 内部電源電圧で動作する論理回路を用い
て差動増幅器の出力電圧とメモリ待機状態を示す信号と
を論理演算して出力する請求項１又は請求項２記載の電
圧検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950020768A KR0140124B1 (ko) | 1995-07-14 | 1995-07-14 | 반도체 메모리 장치의 전원 전압 검출회로 |
| KR1995P20768 | 1995-07-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0935484A true JPH0935484A (ja) | 1997-02-07 |
Family
ID=19420632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8184760A Pending JPH0935484A (ja) | 1995-07-14 | 1996-07-15 | 半導体メモリ装置の電圧検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5907283A (ja) |
| JP (1) | JPH0935484A (ja) |
| KR (1) | KR0140124B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337827B1 (en) | 2001-01-05 | 2002-01-08 | Oki Electric Industry Co., Ltd. | Voltage-dropping power unit for semiconductor memory device |
| JP2006236579A (ja) * | 1993-11-08 | 2006-09-07 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19854051C2 (de) * | 1998-11-24 | 2001-05-23 | Temic Semiconductor Gmbh | Verfahren und Schaltungsanordnung zum Vergleich eines Eingangssignals mit unterschiedlichen Spannungsschwellen in einem elektronischen Blinkgeber |
| US6593726B1 (en) * | 2002-02-15 | 2003-07-15 | Micron Technology, Inc. | Voltage converter system and method having a stable output voltage |
| KR100795014B1 (ko) * | 2006-09-13 | 2008-01-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 내부전압 발생기 |
| KR20170135063A (ko) | 2016-05-30 | 2017-12-08 | 삼성전자주식회사 | 피이드백 제어 회로를 포함하는 전압 발생기 및 메모리 장치 |
| CN116184255B (zh) * | 2023-04-27 | 2023-08-01 | 南京芯驰半导体科技有限公司 | 一种测试芯片内部电源的瞬态响应的方法和控制系统 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256296A (ja) * | 1986-04-30 | 1987-11-07 | Fujitsu Ltd | 半導体不揮発性記憶装置 |
| DE69118420T2 (de) * | 1990-01-30 | 1996-12-05 | Nec Corp | Integrierte Halbleiterschaltungsanordnung mit einem Hauptleistungsanschluss und einem Sicherungsleistungsanschluss, die unabhängig voneinander sind |
| KR100209449B1 (ko) * | 1990-05-21 | 1999-07-15 | 가나이 쓰토무 | 반도체 집적회로 장치 |
| JPH04119595A (ja) * | 1990-09-11 | 1992-04-21 | Toshiba Corp | 不揮発性半導体メモリ |
| JP3583482B2 (ja) * | 1994-10-04 | 2004-11-04 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
1995
- 1995-07-14 KR KR1019950020768A patent/KR0140124B1/ko not_active IP Right Cessation
-
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- 1996-07-15 US US08/683,638 patent/US5907283A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006236579A (ja) * | 1993-11-08 | 2006-09-07 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| US6337827B1 (en) | 2001-01-05 | 2002-01-08 | Oki Electric Industry Co., Ltd. | Voltage-dropping power unit for semiconductor memory device |
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